DE3521879A1

DE3521879A1 - Sukzessivannaeherungsregister

Info

Publication number: DE3521879A1
Application number: DE19853521879
Authority: DE
Inventors: Robert L. Tucson Ariz. White
Original assignee: Burr Brown Corp
Current assignee: Texas Instruments Tucson Corp
Priority date: 1984-06-19
Filing date: 1985-06-19
Publication date: 1986-07-17
Also published as: JPS6113714A; FR2566211A1; GB2160729B; GB2160729A; GB8426189D0; US4593270A

Description

Beschreibung Sukzessivannäherungsreqister

Die Erfindung bezieht sich allgemein auf Analog-Digital-Wandleranordnungen und insbesondere auf eine Anordnung zum Schaffen einer Darstellung einer elektrischen Signalspannung durch eine Gruppe von BinärSignalen, die durch Annähern des Analog-Signals mit einer vorbestimmten Anzahl von abnehmenden Spannungsniveaus bestimmt werden.

Es ist bekannt, ein Signal, das ein willkürliches Potential aufweist, durch eine Vielzahl von binären Zuständen anzunähern. Die Digitalisierung des Signals hat den Vorteil, daß sie eine bequeme Übertragung und Handhabung gestattet, ohne daß es nötig ist, das ursprüngliche Potentialniveau aufrechtzuerhalten. Die Annäherung wird üblicherweise so durchgeführt, daß Vorkehrungen getroffen werden, daß sich das Analogsignalniveau innerhalb bestimmter Grenzen befindet, und daß Vorkehrungen getroffen werden, daß eine Folge von binären Zuständen spezifiziert, ob eine Amplitudenkomponente in einer Folge von Komponenten mit abnehmender Amplitude vorhanden ist oder darin fehlt. In einem typischen Beispiel, bei dem mit einer willkürlichen Amplitude begonnen wird, stellt jeder aufeinanderfolgende binäre Zustand eine Größe dar, die halb so groß ist, wie die Größe, die von dem vorhergehenden binären Zustand dargestellt wird. Eine Annäherung des ursprünglichen Signals kann aus der Vielzahl von Binärzuständen mittels eines Digital-Analog-Wandlers rekonstruiert werden, wobei die

einzelnen aktivierten Bir.ärzustände elektrisch summiert werden, um eine Rekonstruktion des ursprünglichen Signalniveaus zu bilden.

Die vorliegende Erfindung bezieht sich auf das Verfahren des Schaffens der Vielzahl von binären Zuständen durch vergleichsweises Prüfen des Enthaltenseins einer jeden abnehmenden Amplitudenkomponente mit dem ursprünglichen Signal, Wenn d'.e Prüfung ergibt, daß das teilweise re-

XO konstruierte Signal kleiner ist als das ursprüngliche Signal, dann ist die in Prüfung befindliche Komponente in der Gruppe von binären Zuständen enthalten. Wenn das rekonstruierte Signal größer ist als das ursprüngliche Signal, wird die zuletzt geprüfte Komponente nicht benutzt, und es wird die nächstkleinere Amplitudenkomponente geprüft. Auf diese Weise kann das ursprüngliche Signal mit einer Genauigkeit angenähert werden, die nur durch die Anzahl der verfügbaren binären Größenund Fehlergrenzen der Prüfanordnung begrenzt ist.

Ein Ziel der Erfindung besteht daher darin, eine verbesserte Anordnung für die Analog-Digital-Umwandlung unter Anwendung von Techniken der sukzessiven Annäherung zu schaffen.

Ein weiteres besonderes Ziel der Erfindung besteht darin,

eine Reihevon bistabilen Elementen zu schaffen, die in Abhängigkeit von einem Taktsignal eine Folge von Aktivierungssignalen liefern, so daß eine Prüfung einer Reihe von vorgO bestimmten Ausgangssignalniveaus möglich ist.

Ein weiteres besonderes Ziel der Erfindung besteht darin, eine Anordnung zu schaffen zum Prüfen einer Folge von Binärzustandssignalen abnehmender Wertigkeit und, wo angezeigt, zum Halten der Signale zwecks Schaffung einer

Annäherung eines Eingangssignalniveaus bei Benutzung in Verbindung mit einem Digital-Analog-Wandlers.

Ein weiteres besonderes Ziel der Erfindung besteht darin, eine Anordnung zu schaffen zum zeitweiligen Anlegen eines Ausgangssignales und, beruhend auf den Ergebnissen einer externen Entscheidungsanordnung, zum Halten des Signals oder Halten des logischen Komplements des angelegten Ausgangssignals.

Ein weiteres Ziel der Erfindung besteht darin, eine Anordnung zu schaffen, die mit Logiktechniken vom Stromtyp ausgerüstet ist, um eine Analog-Digital-Umwandlung mit sukzessiver Annäherung zu erhalten.

Die vorstehenden und weitere Ziele der Erfindung werden erfindungsgemäß erreicht durch eine Taktschaltung, eine Reihe von bistabilen Multivibratoren, eine Reihe von Neben-Halteschaltungen (slave latch circuit), die dem Multivibrator zugeordnet sind, eine Haupt-Halteschaltung (master latch circuit) und zugehörige logische Elemente. Auf ein Anfangssignal hin schafft die Taktschaltung eine Reihe von Impulsen und aktiviert die Multivibratoren in einer vorbestimmten Folge. Die Ausgangssignale der Multivibratoren aktivieren die zugehörigen Neben-Halteschaltungen. Jede Neben-Halteschaltung setzt zeitweilig ein positives logisches Signal. Das positive logische Signal veranlaßt eine externe Signalverarbeitung, die zum Anlegen eines logischen Signals an die Haupt-Halteschaltung führt. Abhängig von dem an die Haupt-Halteschaltung angelegten Signal kann in der aktivierten Neben-Halteschaltung ein positives oder ein negatives logisches Signal verriegelt oder gehalten werden. Während des nächsten Taktzyklus wird der Prozess für den nächsten Multivibrator in der FoI-ge und die zugehörige Halteschaltung fortgesetzt. Wenn

die Folge von Multivibratoren betätigt worden ist, wird ein Signal erzeugt, welches die Folge von Taktimpulsen unterbindet, pie Erfindung kann in der Logiktechnologie vom Stromtyp verwirklicht werden und umfaßt eine Anordnung zum Minimieren des Effekts eines Spannungsabfalls entlang einer Leitung, die die Schaltungen mit Strom versorgt, sowie Schaltungsentwurfstechniken zum Minimieren der Anzahl von Elementen.

Diese und weitere Merkmale der Erfindung verdeutlicht am besten die folgende Beschreibung anhand der Zeichnung.

In der Zeichnung zeigt:

Fig. 1 ein schematisches Blockdiagramm einer vollständigen Schaltungsanordnung zum Schaffen einer digitalen Signalannäherung eines angelegten Eingangssignals,

Fig. 2 ein Blockdiagramm der Registerschaltung für die Sukzessivannäherung gemäß der vorliegenden Erfindung,

Fig. 3 ein Zeitdiagramm für den Betrieb des Analog-Digital-Wandlers zur Sukzessivannäherung gemäß Fig. 2,

Fig. 4 ein Schaltbild eines in Stromart-Logik ausgeführten Schalt-Netzwerkes gemäß der Erfindung,

Fig. 5 ein Schaltbild eines in Stromart-Logik ausgeführten logischen UND-Gatters gemäß der Erfindung ,

Fig. 6 ein Schaltbild eines in Stromart-Logik ausgeführten logischen ODER-Gatters gemäß der Erfindung ,

AO ■.. .·■ -.·'■ ■ ;;-■"

Fig. 7 ein Schaltbild einer in Stromart-Logik ausgeführten Grund-Latchschaltung vom D-Typ gemäß der Erfindung,

Fig. 8 ein Schaltbild eines in Stromart-Logik ausgeführten erfindungsgemäßen Datenhalte- oder Datenlatchelements

Fig. 9 ein vereinfachtes Schaltbild der in Stromart-Logik ausgeführten erfindungsgemäßen Taktschaltung, und

Fig. 10 ein schematisches Schaltbild einer Flip-Flop-Schaltung oder eines bistabilen Multivibrators vom D-Typ, in Stromart-Logik ausgeführt, gemäß der Erfindung.

Gemäß Fig. 1 empfängt ein Sukzessivannäherungsregister ein Anfangssignal und ein Ausgangssignal von einem Signalvergleichsnetzwerk 3 und legt Signalbit 1 bis Signalbit η an den Digital-Analog-Wandlers 2 an. Die Signalbits 1 bis η stellen auch die Ausgangssignale des Sukzessivannäherungsregisters 1 dar und schaffen bei Beendigung der Umwandlung eine digitale Darstellung des Eingangssignals. Das Signalvergleichsnetzwerk 3 empfängt das Eingangssignal und vergleicht das Signal mit dem Ausgangssignal des Digital-Analog-Wandlers 2.

Die Fig. 2 zeigt die Anfangs- oder Eingangsgruppe elektrischer Elemente, eine End- oder Ausgangsgruppe elektrischer Elemente und eine exemplarische Zwischengruppe oder i-te-Gruppe von elektrischen Elementen für das Sukzessivannäherungsregister gemäß der Erfindung. Für die Anfangs- oder Eingangsgruppe von Elementen werden ein Rücksetz-Signal und ein Vergleichssignal an die Eingangsklemmen des logischen NOR-Gatters 111 angelegt. Die Ausgangsklemme des

logischen NOR-Gatters 111 ist an die D-Klemme des Datenlatch 110 angeschlossen. Die G-Klemme des Datenlatch 110 ist an ein Taktsignal angeschlossen, während die Q-Klemme des Datenlatch 110 mit einer Eingangsklemme des logischen AND-Gatters 155 verbunden ist. Das Rücksetz-Signal liegt an der D-Klemme des bistabilen Multivibrators (Flip-Flop) 120 an, während das Taktsignal an die ck-Klemme des Flip-r Flop 120 angeschlossen ist. Die Q-Klemme des Flip-Flop ist mit einer Eingangsklemme des logischen OR-Gatters 141

IQ verbunden, ferner über einen logischen Signalinverter 154 an einer Eingangsklemme des logischen AND-Gatters 155, ferner an einer Eingangsklemme des logischen OR-Gatters 153 und an einer Eingangsklemme des logischen OR-Gatters 156. Die Q-Klemme des Flip-Flop 120 ist an eine Eingangsklemme eines logischen OR-Gatters angeschlossen, das mit der D-Klemme eines Flip-Flops in der nachfolgenden Gruppe von Elementen verbunden ist. Die Ausgangsklemme des logischen AND-Gatters 155 ist an eine zweite Eingangsklemme des logischen OR-Gatters 156 angeschlossen, während die Ausgangsklemme des logischen OR-Gatters 156 an eine Eingangsklemme eines logischen AND-Gatters 158 geführt ist. Das Taktsignal ist über den logischen Signalinverter 157 an eine zweite Eingangsklemme des logischen AND-Gatters 158 angeschlossen, während die Ausgangskiemme des logisehen AND-Gatters 158 mit der D-Klemme des Datenlatch-Elements 150 verbunden ist. Die zweite Eingangsklemme des logischen OR-Gatters 153 ist mit der Q-Klemme des Flip-Flop in der nachfolgenden Gruppe von Elementen verbunden. Die Ausgangsklemme des logischen OR-Gattes 153 ist über

QQ den logischen Signalinverter 152 an eine Eingangsklemme des logischen OR-Gatters 151 angeschlossen. Eine zweite Eingangsklemme des logischen OR-Gatters 151 ist an das Taktsignal angeschlossen, während die Ausgangsklemme des logischen OR-Gatters 151 mit dem logischen Signalinverter

gg der G-Klemme des Datenlatch 150 verbunden ist. Die Q-Klemme des Datenlatch 150 ist das Bit-Signal von höchster

Wertigkeit des Analog-Digital-Wandlers.

Was die exemplarische i-te-Gruppe der Elemente für den Analog-Digital-Wandler der sukzessiven Annäherung anbetrifft, wird das Rücksetz-Signal an eine erste Eingangsklemme eines logischen OR-Gatters 126 angelegt, während eine zweite Eingangsklemme des logischen OR-Gatters 126 mit einer Q-Klemme des vorhergehenden Flip-Flops verbunden ist (es sei denn, daß es sich bei der vorhergehenden Flip-Flopschaltung um das Flip-Flop 120 der Anfangsgruppe von Elementen handelt, in welchem Falle die zweite Klemme des logischen OR-Gatters 126 mit der Q-Klemme verbunden ist). Die Ausgangsklemme des logischen OR-Gatters 126 ist an die D-Klemme des Flip-Flops 121 angeschlossen.

Das Taktsignal liegt an der ck-Klemme des Flip-Flops 121 an, während die Q-Klemme des Flip-Flops 121 an eine Eingangsklemme eines logischen OR-Gatters der nachfolgenden Gruppe verbunden ist, wobei die Ausgangsklemme des OR-Gatters an die D-Klemme des Flip-Flops in der nachfolgenden Gruppe von Elementen angeschlossen ist. Die ©-Klemme des Flip-Flops 121 steht mit einer i-ten-Eingangsklemme 141 des logischen OR-Gatters 141, einer zweiten Eingangsklemme des logischen OR-Gatters 163, über einen logischen Signalinverter 164 mit einer ersten Eingangsklemme eines logischen AND-Gatters 165, mit einer Eingangsklemme des logischen OR-Gatters 166 und mit einer dritten Eingangsklemme eines logischen OR-Gatters der vorhergehenden Gruppe von Elementen in Verbindung, wobei das logische OR-Gatter auch an die Q-Klemme des Flip-Flop 120 und an die Q-Klemme des Flip-Flop der vorhergehenden Gruppe von Elementen angeschlossen ist (es sei denn, daß die exemplarische Gruppe an die Ausgangs-Elementengruppe angeschlossen ist, in welchem Falle die Q-Klemme der zweiten Elementengruppe mit dem logischen ODER-Gatter 153 verbunden ist).

Eine erste Eingangsklemme des logischen ODER-Gatters 163

ist mit der Q-Klemme der Flip-Flop-Schaltung 120 verbunden, während eine dritte Eingangsklemme des logischen ODER-Gatters 163 an die Q-Klemme der Flip-Flop-Schaltung der nachfolgenden Gruppe von Elementen angeschlossen ist. Die Ausgangsklemme des logischen ODER-Gatters 163 ist über einen logischen Signalinverter 162 an die Eingangsklemme des logischen ODER-Gatters 161 geführt. Eine 2weite Eingangsklemme des logischen ODER-Gatters 161 ist an das Takt-Signal angeschlossen, während die Ausgangsklemme des logischen ODER-Gatters 161 mit einem logischen Signalinverterelement verbunden ist, das an die G-Klemme vom Datenlatch 160 angeschlossen ist. Die Q-Klemme des Datenlatch 110 ist an eine zweite Eingangsklemme des logischen AND-Gatters 165 geführt, während die Ausgangsklemme des logisehen AND-Gatters 165 an eine zweite Eingangsklemme des logischen QR-Gatters 166 angeschlossen ist. Das Takt-Signal ist über einen logischen Signalinverter 167 an eine erste Eingangskiemme eines logischen AND-Gatters 168 geführt, während eine zweite Eingangsklemme des logischen AND-Gatters 168 an die Ausgangsklemme des logischen OR-Gatters 166 angeschlossen ist. Die Ausgangsklemme des logischen AND-Gatters 168 steht mit der D-Klemme des Datenlatch 160 in Verbindung. Die Q-Klemme des Datenlatch 160 ist das i-te Bit-Signal.

Für die Endgruppe von Elementen in der Folge wird das Rücksetz-Signal an eine erste Klemme des logischen OR-Gatters 127 angelegt, während eine zweite Eingangsklemme des logischen ODER-Gatters 127 mit der Q-Klemme des Flip-Flop der vorhergehenden Gruppe von Elementen verbunden ist. Die Ausgangsklemme des logischen OR-Gatters 127 steht mit der D-Klemme des Flip-Flop 122 in Verbindung. Das Taktsignal ist an die ck-Klemme des Flip-Flop 122 angeschlossen. Die Q-Klemme des Flip-Flop 122 steht mit einer End-Eingangsklemme des logischen OR-Gatters 141, einer zweiten

Klemme des logischen OR-Gatters 173, einer dritten Klemme eines OR-Gatters, das der vorhergehenden Gruppe von Elementen zugeordnet ist, (z.B. des logischen OR-Gatters 163 der exemplarischen Zwischenelementgruppe), einer ersten Eingangsklemme des logischen OR-Gatters 176 und über den logischen Signalinverter 174 mit einer ersten Eingangsklemme des logischen AND-Gatters 175 in Verbindung. Eine zweite Eingangsklemme des logischen AND-Gatters 175 ist an die Q-Klemme des Datenlatch 110 angeschlossen, während die Ausgangsklemme des logischen AND-Gatters 175 mit einer zweiten Eingangsklemme des logischen OR-Gatters 176 verbunden ist. Das Taktsignal ist über den logischen Signalinverter 177 an eine erste Eingangsklemme des logischen AND-Gatters 178 angeschlossen, während eine zweite Eingangsklemme des logischen ANd-Gatters 178 mit einer Ausgangsklemme des logischen OR-Gatters 176 in Verbindung steht. Die Ausgangsklemme des logischen AND-Gatters 178 ist an die D-Klemme des Datenlatch 170 angeschlossen. Eine dritte Eingangsklemme des logischen ODER-Gatters 173 ist an das Rücksetz-Signal angeschlossen, während eine erste eingangsklemme des logischen ODER-Gatters 173 mit der Q-Ausgangsklemme des Flip-Flop 120 verbunden ist. Die Ausgangsklemme des logischen OR-Gatters 173 ist über den logischen Signalinverter 172 an eine erste Eingangsklemme des logischen OR-Gatters 171 angeschlossen, während eine zweite Eingangsklemme des logischen OR-Gatters 171 mit dem Taktsignal in Verbindung steht. Die Ausgangskiemme des logischen OR-Gatters 171 ist an ein Signalinverterelement ange-QQ schlossen, das mit der G-Klemme vom Datenlatch 170 verbunden ist. An die Q-Klemme des Datenlatch 170 ist das Bit-Signal von kleinster Wertigkeit angeschlossen. Das Takt-Signal steht über das signalinvertierende Element mit der G-Klemme vom Datenlatch 140 in Verbindung, wähgg rend die Q-Klemme des Datenlatch 110 an die D-Klemme

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des Datenlatch 140 angeschlossen ist.

Die Fig. 3 zeigt das Zeitdiagramm der Signale, die an bestimmten Klemmen der erfindungsgemäßen Anordnung vorhanden sind. Das Taktsignal (1) befindet sich anfänglich in einem niedrigen Zustand und folgt nach Initierung des Annäherungsvorgangs der dargestellten Wellenform, die während des anfänglichen Teils der Periode in einen hohen Zustand und den, folgenden in einen niedrigen Zustand während des Endteiles der Taktperiode geht. Das Rücksetz-Signal (2) ist anfänglich ein Signal von hohem Zustand und fällt auf einen niedrigen Zustand während des AnnäherungsVorgangs ab. Die dritte Kurvenform der Fig. 3 gibt das Signal an der Klemme Q des Flip-Flop 120 wieder, während die vierte und die fünfte Kurvenform der Fig. 3 die Kurvenformen an der Klemme Q des Flip-Flop 121 bzw. an der Klemme Q des Flip-Flop 122 darstellen. Die nächsten beiden Kurvenformen (6 und 7) geben das Signal an der Klemme G und an der Klemme D des Datenlatch 150 wieder. Die nächsten vier Kurvenformen {8 - 11) geben die Signale an den Klemmen G und D der Datenlatch-Schaltungen 160 bzw. 170 wieder, und zwar im Verhältnis zu den Taktsignalen der Ausgangskurvenform der Fig. 3. Die nächsten drei Kurvenformen (12,13 und 14) geben das Verhältnis der Signale an den Klemmen Q der Datenlatch-Schaltungen 150, bzw. 160 bzw. 170 wieder. Die letzte Wellenform der Fig. 3 stellt das Ausgangssignal des logischen ODER-Gatters 141 dar. Es ist ersichtlich, daß das Zeitdiagramm der Fig. 3 dadurch erhalten wird, daß die drei Stufen des Sukzessiv-QQ annaherungsregisters gemäß Fig. 2 zusammengeschlossen werden, um eine acht Inkremente umfassende Annäherung einer Eingangs-Kurvenform zu erhalten. Das Konzept kann auf eine Anzahl von Stufen, begrenzt durch Genauigkeit und Rauschen, erweitert werden.

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Die Fig. 4 zeigt einen in Stromart-Logik (current mode logic) ausgeführten Schalter. Der Kollektor des Transistors Q., ist an die Versorgungsleitung V angeschlos-41 ver s.

sen. Die Basis des Transistors Q., ist über eine Fühlerleitung mit einem Referenzpunkt auf der V„ -Leitung verbunden. Der Referenzpunkt ist über einen Widerstand R _f an eine Anode einer Diode D., angeschlossen. Der Emitter des Transistors Q., ist über einen Widerstand R₄₁ mit der negativen Klemme des V- -Signals und mit dem Kollektor des Transistors Q.„ und über einen Widerstand R₄₂ mit der positiven Klemme des V_Aus-Signalausgangs und mit dem Kollektor des Transistors Q₄₃ verbunden. Die Basis des Transistors Q _ ist an die Klemme für das angelegte Signal angeschlossen, während der Emitter des Transistors Q._ mit dem Kollektor des Transistors Q₄₄ und mit dem Emitter des Tranistors Q₄₃ verbunden ist. Die Basis des Transistors Q₄₃ ist an die Kathode der Diode D . und an den Kollektor des Tranistors Q₅ angeschlossen. Die Basis des Transistors Q steht mit einem Vorspann-Signal V_T, in Verbindung, und der Emitter ist über einen Vorsp. ³

Widerstand R₃ geerdet. Die Basis des Transistors Q₄₅ ist an V„ angeschlossen, während der Emitter des Transistors Q₄,. über einen Widerstand R₄ an Erdpotential gelegt ist.
25

Die Fig. 5 zeigt ein in Stromart-Logik ausgeführtes logisches AND-Gatter. Der Kollektor des Transistors Q ist an die Leitung V angeschlossen. Die Basis des Transistors Q₁-, ist mit dem Referenzpunkt auf der V„

«5 J. Vers.

Leitung über die Fühlerleitung verbunden. Der Referenzpunkt ist über den Widerstand R₁ an eine Anode der Diode D_. angeschlossen. Der Emitter des Tranistors Q₁... ist über einen Widerstand R „ an die negative Klemme des V -Signals und den Kollektor des Transistors Q _ und

AUS 5 2,

über den Widerstand R zu der positiven Klemme des V Signals, zum Kollektor des Transistors Q₃ und zu dem

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Kollektor des Transistors Q- geführt. Die Basis des Transistors Q^_ ist an die Klemme "angelegtes Signal 1" angeschlossen, während der Emitter des Transistors Q₅₂ mit dem Emitter des Tranistors Q-- und dem Kollektor des Transistors Q-. verbunden ist. Die Basis des Transistors Q ist an die Klemme "angelegtes Signal 2" angeschlossen, während der Emitter mit dem Emitter des Tranistors Q__c und dem Kollektor des Transistors Q_c,

DD 3D

in Verbindung steht. Die Basis des Transistors Q_- ist an die Kathode der Diode D_. und an die Anode der Diode D₅₂ angeschlossen. Die Kathode der Diode D₁.₂ ist mit der Basis des Transistors Qj.,- und mit dem Kollektor des Transistors Qc₇ verbunden. Die Basis des Transistors Q₁.- ist an das V -Signal angeschlossen, während der Emitter über den Widerstand R-. an Erdpotential liegt. Die Basis des Transistors Q₅₆ ist an das V_y -Signal angeschlossen, während der Emitter über den Widerstand R₅ auf Erdpotential liegt.

Die Fig. 6 zeigt ein erfindungsgemäßes OR-Gatter, das in Stromart-Logik ausgeführt ist. Der Kollektor des Transistors Q,, ist mit V„ verbunden. Die Basis des Transistors Q,, ist an die Fühlerleitung und über den Widerstand R _f an die Anode der Diode D_fi, angeschlossen.

Der Emitter des Transistors Q_ft6 ist über den Widerstand R_fil mit der negativen Klemme des V- _ß-Signals, dem Kollektor des Transistors Q₁,_Ί und dem Kollektor des

bl

Transistors Q--_o sowie über den Widerstand R-- mit der positiven Klemme des V, -Signals und mit dem Kollektor des Transistors Q_fi, verbunden. Die Basis des Tranistors Q₆₃ ist an die Kathode der Diode D₆, und an den Kollektor des Transistors Q₆₅ angeschlossen. Die Basis des Transistors Q₆- ist mit der Klemme "angelegtes Signal 1" verbunden, während die Basis des Tranistors Q,- an die Klemme "angelegtes Signal 2" angeschlossen ist. Der Emitter des Transistors Q-, ist mit dem Emitter des

Dl

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. und dem

Transistors Q,-, dem Emitter des Transistors Q

bZ DJ

Kollektor des Transistors Q₆₄ verbunden. Das Signal

V„ ist an die Basis des Transistors Q,_c und an die Vorsp. öd

Basis des Transistors Q₆₄ angeschlossen. Der Emitter des Transistors Q_fi. steht über den Widerstand R₆₅ mit Erdpotential in Verbindung, während der Emitter des Transistors Q,- über den Widerstand R,.. geerdet ist. ob o4

Die Fig. 7 zeigt eine erfindungsgemäße Grund-Latch (Halte) -schaltung vom D-Typ, die in Stromart-Logik ausgeführt ist. Der Kollektor des Transistors Q₇, ist an die Klemme

^VT7«^o angeschlossen. Die Basis des Transistors Q_, vers. /x

steht über die Fühlerlleitung mit dem Referenzpunkt der Leitung V_y in Verbindung. Dieser Referenzpunkt ist über den Widerstand R„ _c mit einer Anode der Diode D₁₁

Ref /1

verbunden. Der Emitter des Transistors Q_, ist über den Widerstand R_. an einen Kollektor von Q₇₃, an eine Basis von Q₇₄ und mit der positiven Klemme des V -Signals sowie über den Widerstand R₇₂ mit dem Kollektor des Transistors Q₇₄, der Basisklemme des Transistors Q₇₃ und mit der negativen Klemme des Signals V verbunden. Die Basisklemme des Transistors Q₇₂ ist an die Datenleitung angeschlossen und bildet die "D"-Klemme der Schaltung, während der Emitter des Transistors Q₇₂ mit einer Emitterklemme des Transistors Q₇₃ und mit der Kollektorklemme des Transistors Q₇₅ verbunden ist. Eine zweite Emitterklemme des Transistors Q₇₃ ist mit der Emitterklemme des Transistors Q und einer Kollektorklemme von Q-,, verbunden. Die Kathode der Diode D_. ist

/D /1

an die Anode der Diode D₇₂ angeschlossen, während die Kathode der Diode D₇₂ mit einer Basisklemme von Transistor Q__£ und mit einer Kollektorklemme von Transistor /o

Q-,ο verbunden ist. Die Basisklemme von Transistor Q__r /o /b

ist an ein Taktsignal angeschlossen, während der Emitter des Transistors Q₇₁. mit dem Emitter des Transistors

Q_, und dem Kollektor des Transistors Q__ verbunden ist. /0 77

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Die Emitterklemme des Transistors Q₇₇ ist über einen Widerstand R₇₃ geerdet, während die Emitterklemme des Transistors Q_7R über einen Widerstand R . an Erdpotential angeschlossen ist. Die V₁₇ -Klemme ist an

Vorsp.

die Basis des Transistors Q und an die Basis des Transistors Q__o angeschlossen.

Die Fig. 8 zeigt eine erfindungsgemäße, in Stromart-Logik ausgeführte Datenlatch-Schaltung für die sukzessive Annäherung. Die V„ -Klemme ist an die Kollektorklemme

V €iITS ·

des Transistors Q_fi,, über den Widerstand R_, mit der Basisklemme des Transistors Q_0n, mit dem Kollektor des Transistors Q₀- und mit der Kollektorklemme des Transistors Qq. verbunden. Die Emitterklemme des Transistors Qq₁ ist an die Basisklemme des Transistors Q₈₂, über den Widerstand R₀₀ mit.der Basisklemme des Transistors Q₀₁

ö ί öl

und mit der Kollektorklemme des Transistors Q_, verbunden. Die Emitterklemme des Transistors Q₈- ist an die ZN-Klemme angeschlossen. Die Fühlerleitung ist mit der Basisklemme des Transistors -Q₀- und mit der Basisklemme

DJ

des Transistors Q₀. verbunden. Die Emitterklemme des Transistors Q_^ ist über den Widerstand R₈₃ mit der Kollektorklemme des Transistors Q₀₀, der Kollektorklemme des Transistors Q_0n, der Kollektorklemme des

öy

Transistors Q_fifi und der Basisklemme des Transistors Q₈₅ verbunden. Die Emitterklemme des Transistors Q₈₄ ist über den Widerstand R₈₄ mit einer Kollektorklemme des

Transistors Q_QC, einer Basisklemme des Transistors Q_a, ob ob

und einer Kollektorklemme des Transistors Q_g7 verbunden. Die Datenleitung ist an die Basisklemme des Transistors Q₈₈ angeschlossen, während die ν,-Leitung mit der Basisklemme des Transistors Q₈₇ verbunden ist. Die Emitterklemme des Transistors Q₀₀ ist mit der Emitterklemme des

Transistors Q₀-,, der Kollektorklemme des Transistors Q_01n ο / ölu

und der Kollektorklemme des Transistors Qo₁T verbunden.

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Die Leitung von der Klemme Q. ist an die Basisklemme des Transistors Q_ofi angeschlossen, und die Emitterklemme des

Transistors Q _Q ist mit der Emitterklemme des Transistors by

Q_1n, der Kollektorklemme des Transistors Qqto' der Emitterklemme des Transistors Q₀₁₁ und der Emitterklemme

oll

des Transistors Q₀₁₀ verbunden. Die Basisklemme des

öl £■

Transistors Q₈₁₀ ist an die Leitung von der Klemme Q, angeschlossen, während die Basisklemme des Transistors Q_ftl, mit der Leitung von der Klemme Q-.i verbunden ist. in Die Emitterklemme des Transistors Q_oc ist an die Emitterklemme des Transistors Q_oc, die Kollektorklemme des Tran-

OD

sistors Qn₁₂ ^un<^ die Kollektorklemme des Transistors Q₁₄ angeschlossen. Die Basisklemme des Transistors Q₈₁₂ ist mit der Leitung von der Klemme V„ verbunden. Die Leitung von der Klemme V ist an die Basis des Transistors

Q₀₁-. angeschlossen, während die Takt-Klemme mit der Bao 1 j

sisklemme des Transistors Q₈₁₄ verbunden ist. Die Emitterklemme des Transistors Q₈I₃ ist an die Emitterklemme des Transistors Q₈₅₄ sowie an die KoIlektorklemme des Transistors Q₈₁ r angeschlossen. Die Basisklemme des Transistors

Q_0nc steht mit V„_ __ in Verbindung, während die Emitter-Öls vorsp·

klemme des Transistors Q_{01 c} über Widerstände R_oc, R _o/r und

ölD o3 ob

R_0n, die parallel geschaltet sind, an Erdpotential angeo /

schlossen ist.

Die Fig. 9 zeigt ein Schaltbild einer erfindungsgemäßen, in Stromart-Logik ausgeführen vereinfachten Version der Taktschaltung. Die Leitung V„ ist über einen Widerstand Rg, mit dem Emitter des Transistors Q^, und über den Widerstand R_q~ mit dem Emitter des Transistors Q_qo verbunden. Die Basisklemme des Transistors Q_q1 ist mit dem Kollektor des Transistors Q_., der Basisklemme des Transistors Qn^f der Basisklemme des Transistors Q₉₄ und über die Stromquelle I_._o mit Erdpotential verbunden.

gg Der Kollektor des Transistors Q_Q2 ist an die Basis und den

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Kollektor des Transistors Q„-., die Basisklemme des Transistors Q ₂₁, die Basisklemme des Transistors Q_₁₇, die Basisklemme des Transistors Q_n,_o und die Basisklemme des

y io

Transistors Q_Q1Q angeschlossen. Die Klemme V ist y χ y Vers·

über den Widerstand R__ mit der Anode der Diode D_g, ver bundan. Die Kathode der Diode D„, steht mit der Anode der Diode Dg₂ in Verbindung, während die Kathode der Diode Dq_? (a) mit der Anode der Diode D-₂ , deren Kathode an die Kollek .orklemme des Transistors Qq₂] angeschlossen ist, (b) mit der Basisklemme des Transistors und (c) mit der Basisklemme des Transistors Qq₁₄ verbunden ist. Die Emitterklemme des Transistors Q ist über den Widerstand R_Q-, an Erdpotential angeschlossen, während die Emitterklemme des Transistors Qq₂₁ über den Widerstand R-. mit Erdpotential verbunden ist. Die Klemme V ist über den Widerstand R„₆ mit der Emitterklemme des Transistors Q-. verbunden, während die Kollektorklemme des Transistors Q_Q> an die Basisklemme des Transistors Qq-, die Kollektorklemme des Transistors Qq₅/ die Basisklemme des Transistors Q_, und die Basisklemme des Transistors Qg₂₀ angeschlossen ist. Die Emitterklemme des Transistors Q-,- ist über den Widerstand R-₇ mit Erdpotential und mit der Emitterklemme des Transistors Q₉₂₀ verbunden. Die Klemme V„ ist an die Kollektorklemme

des Transistors Qg.,, an die Kollektorklemme des Transistors Q„,., die Kollektorklemme des Transistors Qq₇» die Kollektorklemme des Transistors Qq_8f die Kollektorklemme des Transistors Q„_Q und die Kollektorklemme des Transistors Qq₁₀ angeschlossen. Die Basisklemme des Tran-3Q sistors Q- ist über einen Widerstand Rq₁₀ irtit der Klemme

V verbunden und an die Basisklemme des Transistors vers.

Q „ sowie an die Kollektorklemme des Transistors Qq-ii angeschlossen. Die Basis des Transistors Q- liegt über einen Widerstand R-.. an der Klemme V ,und sie ist an die Basis des Transistors Q_q1ft und an den Kollektor dos Transistors Q₀, ., angeschlossen. Die Em it Verklemme

- - 17 -

des Transistors Q_g_ ist über eine Kapazität C_. an die Emitterklemme des Transistors Qg₁₀ angeschlossen und mit der Anode der Diode D₉₃ verbunden. Die Kathode der Diode D_q, ist über einen Widerstand R_Og an die Basisklemme des Transistors Qg₁₆ und an die Kollektorklemme des Transistors Q₉₆ angeschlossen. Die Emitterklemme des Transistors Q₉₆ ist über einen veränderlichen Widerstand R_QO mit Erdpotential verbunden. Die Emitteklemme y ο

des Transistors Q_QO ist über den Widerstand R_n, _o mit Erd-

y 0 y 1 j

potential und über den Widerstand Rg₁₄ mit der Basisklemme des Transistors Q₉₁₂ ^sowi^{e m}it ^^er Kollektorklemme des Transistors Qg₁₄ verbunden. Die Emitterklemme des Transistors Qg_n ist über einen Widerstand Rg₁ an Erdpotential angeschlossen und über einen Widerstand R_1ß mit der Basisklemme des Transistors Qg₁₁ und niit der Kollektorklemme des. Transistors Q₉₁₅ verbunden. Die Emitterklemme des Transistors Qg₁₁ ist mit der Emitterklemme des Transistors Qg₁₂ ^un<^ ^mit dem Kollektor des

Transistors Q₀₁₀ verbunden. Die Emitterklemme des Trany ίο

sistors Qg₁₀ ist an die Anode der Diode Dg. angeschlossen. Die Kathode der diode D_n. steht über den Widerstand

R_n,- mit der Basisklemme des Transistors Q_n,, und mit y L·/· y χ i

der Kollektorklemme des Transistors Q_05n in Verbindung. Die Emitterklemme des Transistors Qg₁₄ ist mit der Emitterklemme des Transistors Qg₁₃ und mit der Kollektorklemme des Transistors Qg->g verbunden. Die Emitterklemme des Transistors Qg₁₆ ist an die Emitterklemme des Transistors Qg₁C und an die Kollektorklemme des Transistors Q₉₁₇ angeschlossen. Die Emitterklemme des Transistors Qgi7 steht über den Widerstand R₉₁₇ mit Erdpotential in Verbindung. Die Emitterklemme des Transistors Q₀₁₀ ist

y ίο

über den Widerstand R₉₁₃ an Erdpotential angeschlossen, und die Emitterklemme des Transistors Qg₁Q ist über den Widerstand Rg₁₉ mit Erdpotential verbunden. 35

- 18 -

Die Fig. 10 zeigt ein Schaltbild einer erfindungsgemäßen, in Stromart-Logik ausgeführten Flip-Flop-Schaltung. Die

Klemme V„ ist an eine Kollektorklemme des Transistors Vers.

Q_10n angeschlossen. Eine Basisklemme des Transistors Q₁₀₀ ist an eine Versorgungsfühlerleitung angeschlossen. Eine Emitterklemme des Transistors Q₁₀₀ ist über einen Widerstand R₁Q₁ an eine Kollektorklemme des Transistors Q₁₀Cf eine Basisklemme des Transistors Q, _Λ, und eine Basisklem-

IUb

me des Translators Q-I₀₇ angeschlossen und über einen Widerstand Ri₀₂ ^mit einer Kollektorklemme des Transistors Q_ino» einer Kollektorklemme des Transistors Q₁₀₄/ einer Kollektorklemme des Transistors Q₁„-, einer Basisklemme

IUo

des Transistors Q₁₀₅ und einer Basisklemme des Transistors Qt no verbunden. Die Klemme vom Bit-Latch i-1 ist an eine Basisklemme des Transistors Q₁₀₃ angeschlossen. Die Klemme V ist über den Widerstand R₁₀₃ mit einer Basisklemme des Transistors Q₁₀₁, einer Kollektor klemme des Transistors Q_1no und einer Kollektorklemme des Transistors

IUo

Q,_Og verbunden. Die Klemme V ist an eine Kollektor-

2Q klemme des Transistors Q₁₀₁ angeschlossen. Sie ist ferner mit einer Kollektorklemme des Transistors Q₁₀₂ ^unc* über einen Widerstand R₁₀₄ mit der Basisklemme des Transistors Q₁₀₂, einer Kollektorklemme des Transistors Q₁₀₁₀ und einer Kollektorklemme des Transistors Q-I₀₇ verbunden. Eine Emitterklemme des Transistors Q-I₀-) ist an eine Klemme des logischen OR-Gatters 141 angeschlossen, während eine zweite Emitterklemme des Transistors Q₁₀₂ an eine Anodenklemme der Diode D₁₀₁ und an eine Basisklemme des Transistors Q₁₀₉ angeschlossen ist. Die Emitterklemme des Tranistors ^iOi ^^st ^m^ ^e;"-^ner Basisklemme des Transistors Q₁₀₁₀, dein i+1 Flip-Flop, und über einen Widerstand R-I₀₁₁ mit Erdpotential verbunden. Die Kathode der Diode D₁₀, ist an eine Kollektorklemme des Transistors Q₁₀₁₇ angeschlossen. Die Rückset ζ -^Klemme steht mit einer Basisklemme des

gg Transistors Q₁₀₄ in Verbindung.Die Emitterklemme des

- 19 -

Transistors Q₁₀₃ ^{ist an} eine Emitterklemme des Transistors

an eine Emitterklemme des Transistors Q..,, an eine Emitterklemme des Transistors Q₁₀,, und an eine Klemme eines Widerstandes R... angeschlossen. Eine zweite Emitterklemme des Transistors Q₁₀₅ ist mit einer Emitterklemme des Transistors Q₁ _n,, einer Kollektorklemme des Tran-

IUo

sistors Q_1n-I-J und einer zweiten Klemme des Widerstandes R verbunden. Eine Emitterklemme des Transistors Q₁₀₇ ist an eine Emitterklemme des Transistors Q₁₀₈r eine Kollektorklemme des Transistors Q₁Qi₃ und eine erste Klemme eines Widerstandes R₁₀₆ angeschlossen. Eine Emitterklemme des Transistors Q₁₀₁₀ ist an eine Emitterklemme des Transistors Q₁₀Qf eine Kollektorklemme des Transistors Q_inl4r und an eine zweite Klemme des Wider-Standes R₁₀₆ angeschlossen. Die Taktklemme ist mit einer Basisklemme des Transistors Q-I₀₁₂ ^un(^ einer Basisklemme des Transistors Q₁... verbunden. Die V -Klemme

IUi ο c

ist an eine Basisklemme des Transistors Q₁₀₁₁ und an eine Basisklemme des Transistors Q₁₀-I₄ angeschlossen.

Die Emitterklemme des Transistors Q₁₀₁₂ i^{st m}i^t der Emitterklemme des Transistors Q₁₀₁₁ und mit einer Kollektorklemme des Transistors Q₁₀₁C verbunden. Eine Emitterklemme des Transistors Q₁₀₁₃ ist an eine Emitterklemme des Transistors Q₁₀₁₄ ^unc* ^an eine KoIl ekt or klemme des Transistors Q₁₀₁₆ angeschlossen. Die Quelle V ist mit einer Basisklemme des Transistors Q₁₀₁₅' einer Basisklemme des Transistors Q₁₀₁₆ und einer Basisklemme des Transistors Q₁₀₁₇ verbunden. Die Emitterklemme des Transistors Q₁₀₁₅ ist über einen Widerstand R₁₀₇ an Erd-

QQ potential geführt, während eine Emitterklemme des Transistors Q₁₀₁₆ über einen Widerstand R₁₀₈ an Erdpotential angeschlossen ist. Eine Emitterklemme des Transistors Q₁₀₁₇ ist über die parallel geschalteten Widerstände ^R109 ^un<^ ^R1010 ^{an Er}^P^otential angeschlossen.

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Beschreibung der bevorzugten Ausführungsform

Unter Bezugnahme auf Fig. 1 kann die Arbeitsweise des Sukzessivannäherungs-Registers (SAR) 1 in der nachstehenden Weise erklärt werden. Ein durch das SAR 1 anzunäherndes Eingangssignal wird an das Signalvergleichsnetzwerk angelegt. An das SAFi 1 gelangt ein Anfangs-oder Auslösesignal und initiert dessen Betrieb. Bit 1, das Bit des SAR 1 von grjßter Wertigkeit, wird auf "ein" (positiv logisch) eingestellt und an den Digital-Analog-Konverter (DAC) 2 angelegt, während sich die Signalleitungen der Bits niedrigerer Wertigkeit im Zustand "aus" (logisch negativ) befinden. Das Anlegen des "Bit 1 ein" - Signals an den DAC 2 hat -zur Folge, daß eine Ausgangsspannung gleich 1/2 des vollen Spannungsbereichs an das Signalvergleichsnetzwerk 3 angelegt wird. Wenn das Ausgangssignal des DAC 2 größer ist als das Eingangssignal, veranlaßt der Zustand des Vergleichssignals, daß das Bit 1 in einem "Aus" - Zustand gelatcht (festgehalten) wird. Wenn das Ausgangssignal des DAC 2 kleiner ist als das Eingangssignal, dann veranlaßt der Zustand des Vergleichssignals, daß das Bit 1 in dem "Ein" - Zustand gelatcht wird. Als nächstes wird das Bit 2 des SAR 1 in den "Ein"-Zustand gebracht, während die Leitungen der Bits niedrigerer Ordnung in dem "Aus"-'Zustand verbleiben. Das Ausgangssignal des DAC 2 ist das Ergebnis des Anlegens des Bits 2 und des Bits 1 (wenn dieses durch den vorhergehenden Schritt im "Ein"-Zustand gelatcht worden ist), welches Ergebnis gleich 1/2 + 1/4 des vollen Eingangs-Spannungs-

go bereiches ist, und dieses DAC-Ausgangssignal wird in dem Vergleichsnetzwerk 3 mit dem Eingangssignal verglichen.. Wenn das DAC-Ausgangssignal kleiner ist als das Eingangssignal, wird das Bit 2 im "Ein"-Zustand gelatcht. Wenn das DAC-Ausqangssignal größer ist als das Eingangssignal,

gg dann wird das Bit 2 des ADC 1 im "Aus"-Zustand gelatcht.

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·■ " !§21879 Die Bit-Signalleitungen werden in der Reihenfolge abnehmender Wertigkeit aktiviert,bis die (n)-Leitung des letzten Bits aktiviert worden ist, und das DAC-Ausgangssignal, das sich aus der Aktivierung des Bit η und der Kombination der im "Ein"-Zustand gelatchten Bit-Leitungen ergibt, wird mit dem Eingangssignal vergleichen. Die n-te Bit-Leitung wird in dem "Ein"-Zustand gelatcht, wenn das DAC-Ausgangssignal kleiner ist als das Eingangssignal. Sonst wird die n-te Bit-Leitung in dem "Aus"-Zustand gelaicht. Die resultierende Gruppe von η Signal-Bits schafft, wenn sie an eine vergleichbare Ditital-Analog-Einrichtung angelegt wird, ein Signal, das das am weitesten angenäherte Signal unterhalb des Eingang signal ist, welches die "Körnigkeit" oder Stufung des DAC-Ausgangssignals in Abhängigkeit von der Gruppe von η Aktivierungssignalen erlaubt.

Der allgemeine Betrieb der in der Sukzessivannäherungstechnik benutzten Schaltung kann folgendermaßen erklärt werden. Es wird auf Fig. 2 Bezug genommen. Die Folge der bi_stabilen Multivibratoren oder Flip-Flops 120-122 bestimmt das in Prüfung befindliche Annäherungs-Bit und die Latch-Schaltung, die einen Bit-Zustand als Ergebnis der Prüfung speichern wird. Das Rücksetz-Signal bringt das Bit 1, das Bit von höchster Wertigkeit, in einen "Ein"-Zustand und die anderen n-1 Bits in einen "Aus"-Zustand. Die die Folge oder Reihe der Flip-Flop-Schaltungen aktivierende Taktschaltung bewegt den "Ein"-Zustand zu der Bit-Position von nächst-niedrigerer Wertigkeit, was einen Vergleich dieses mit den früher gespeicherten Bit-Zuständen summierten "Ein"-Zustandsmit dem anzunäherenden Signal gestattet. Dieser Zustand (oder der entgegengesetzte Zustand) wird abhängig von dem Ergebnis der Prüfung gespeichert. Bei der letzten Taktperiode des Annäherungsvorgangs wird der "Ein"-Zustand

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aus dem Sequenzer herausgeschoben, so daß alle Bit-Zustände als "Aus"-Zustand zurückbleiben. Das logische OR-Gatter 141 fällt in einen "Aus"-Zustand, wodurch die Taktschaltung angehalten, ein Rücksetzsignal angelegt und ein Betriebsbeendigungssignal geschaffen werden. Die Kurvenformen an der Q-Ausgangsklemme von Bit 1 und den Q-Ausgangsklemmen der Bits i und η der Sequenzer-Flip-Flops zeigen die Kurvenformen 3 bzw. 4 b2w. 5 in Fig. 3.

Bezugnehmend auf Fig. 2 ist in dem Intervall zwischen Aktivität des Analog-Digital-Wandlers für die sukzessive Annäherung die Takteinrichtung inaktiv, und der Taktausgang befindet sich auf einem niedrigen Signalniveau oder in einem niedrigen Zustand. Alle Q-Ausgangssignale für die Sequenzer-Flip-Flops (12 und 122) und das Q-Ausgangssignal für das Sequenzer-Flip-Flop 120 befinden sich in einem niedrigen Zustand. Der Ausgang des logischen OR-Gatters 141 (Figl 2) befindet sich in einem niedrigen Zustand und der Datenlatch 110 ist getastet. Die Rücksetzleitung ist hoch und ist über das logische NOR-Gatter 111 an den Datenlatch 110 angelegt, wodurch dessen Q-Klemme in einen niedrigen Zustand gebracht wird. Die Q-Klemme des Datenlatch 110 wird als die Datenleitung des SAR bezeichnet.

Der Betrieb der Taktschaltungen und die anschließende ansteigende Kante des Taktimpulses (Fig. 3) zwingen die Q-Klemme des Flip-Flop 120 in einen hohen Zustand, wäh-

QQ rend die Q-Klemmen der anderen Flip-Flops in einem niedrigen Zustand bleiben. Datenlatch 110 wechselt in einen gelatchten Zustand, womit die SAR-Datenleitung während des positiven oder "Hoch" Haltzyklus des Taktimpulses zwischen 1 und 2 in einem niedrigen Zustand gehalten wird.

Die die Datenlatcher steuernde Dekodierlogik veranlaßt die Daten-Latcher oder Datenhalter 150-160-170 in einen

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getasteten Zustand einzutreten, wobei das Inverte des an die Klemme D angelegten Signals an die Klemme Q angelegt wird, wodurch Q des Flip-Flop 150 in einen niedrigen Zustand und die Q~-Klemmen der anderen Flip-Flops in einen hohen Zustand gesetzt werden. Wenn die abfallenden Kante des ersten Taktimpulses auftritt, tritt Daten-Latch 110 in einen getasteten Zustand ein, was zur Folge hat, daß der Q-Ausgang invers zum COMP-Eingang wird und die Daten-Latche oder Datenhalter 150-170 sich in einem gelatchten Zustand befinden. Bei der abfallenden Kante des zweiten Taktimpulses wird ein hoher Zustand an die Q-Klemmen des zweiten Flip-Flops des Sequenzers angelegt, während alle anderen Q-Klemmen der Flip-Flops in dem Sequenzer sich in einem niedrigen Zustand befinden. Der Daten-Latch 110 latcht oder speichert das Signal von der Komparatorschaltung (COMP) auf der SAR-Datenleitung. Dieser Signalzustand bestimmt den Ausgangszustand der Q-Klemme vom Daten-Latch 150, was zu der Entscheidung hinsichtlich des Signals vom Bit größter Wertigkeit führt. Die Steuerlogik an den G- und D-Klemmen der verbleibenden Daten-Latch-Schaltungen stellt sicher, daß nur der Daten-Latch 150 von der SAR-Datenleitung beeinfluß wird, und zwar im wesentlichen wegen der Signale von den zugehörigen Flip-Flop -Schaltungen in dem Sequenzer. Die ansteigende Kante des zweiten Taktimpulses zwingt auch die Q-Klemme des zweiten Daten-Latches in einen niedrigen Zustand. Der niedrige Zustand der Q-Klemme veranlaßt das zweite Bit des DAC, für den Prüfvergleich der Signale zu arbeiten. Der Kon-

QQ verter fährt fort, von der Position des Bits von höchster Wertigkeit zur Position des Bits von kleinster Wertigkeit hin zu arbeiten . Eine Verschiebung entlang der Sequenzer-Elemente findet mit jeder ansteigenden Flanke der Taktimpulse statt. Das besondere Sequenzer-Flip-Flop,

gg das gerade aktiviert ist, bestimmt, welches Annäherungsbit sich in Prüfung befindet. Es bewirkt, daß der

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Q-Ausgang des Neben-Datenlatches für dieses Bit durch die Vergleichsentscheidung auf der Datenleitung bestimmt wird. Zusätzlich dazu zwingt es den Q-Ausgang des Bits von nächstniedrigerer Wertigkeit in einen "Niedrig"-Zu-

5. stand, wodurch dieses DAC-Bit in den Zustand "Ein" gebracht wird. Diese Ereignisse finden bei der nächsten ansteigenden Flanke des Taktsignals statt.

Die letzte ansteigende Kante der Folge von Taktimpulsen bewirkt, daß der hohe Zustand von der Q-Klemme des Flip-Flop 122 des Sequenzers entfernt wird. Die Q-Klemme des Flip-Flops 120 und die Q-Klemme der verbleibenden Flip-Flops befinden sich in dem niedrigen Zustand, der Ausgang des logischen OR-Gatters fällt in einen niedrigen Zustand, womit angezeigt wird, daß der Umwandlungsprozess vollzogen ist. Der Ausgang des logischen OR-Gatters 141 unterbricht den Betrieb der Taktschaltung bei Beendigung des gegenwärtigen Zyklus, schafft ein Ausgangssignal, das anzeigt, daß die Umwandlung vollzogen ist, und setzt die Rücksetz-Leitung in einen hohen Zustand zur Vorbereitung , für die nächste Umwandlungsfolge.

Die Schaltungen gemäß den Figuren 4, 5 und 6 sind eine Schalteranordnung, eine logische AND-Gatter-Schaltung und eine logische OR-Gatter-Schaltung, in Stromart-Logik ausgeführt.

Unter Bezugnahme auf Fig. 7 kann die Arbeitsweise der Datenlatch -Schaltung 110 der Fig. 2 in der nachstehen-

QQ den Weise erklärt werden. An die Basisklemme des Transistors Q₇c (den G-Eingang) wird ein Toreingangssignal in Form eines Taktimpulses angelegt. An die Basisklemme des Transistors Q__fi wird eine Referenzspannung gleich dem Mittelwert der Änderung des Toreingangssignales an-

gg gelegt. Somit wählt der Zustand des Toreingangsignals

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den Transistor Q-_r oder den Transistor Q_, für die Strom-

Ib /b

führung von dem Transistor Q weg aus. Wenn der Transistor Q leitet, leitet der Transistor Q_„ oder der Transistor Q₇₂ oder der Transistor Q₇₃. abhängig von dem Niveau des Spannungssignals, das an der Basis des Transistors Q₂ anliegt. Der Strom fließt durch den Widerstand R₇₁ oder den Widerstand R₇* r was den logischen Ausgang schafft. Dieser Zustand wird als getasteter Zustand bezeichnet, weil der logische Zustand durch die an den Transistor Q₇₂ angelegte Basisspannung bestimmt wird. Wenn das Augangssignal stabil ist und das an die Basis des Transistors Q_7t. angelegte Signal in seinen niedrigen Zustand fällt, dann leitet der Transistor Q^_e Strom und

/0

der Transistor Q_73B oder der Transistor Q . wird leitend. Da die Basisklemmen und Kollektorklemmen über Kreuz verbunden sind, bestimmt der Ausgangszustand, welche dieser Anordnungen leitend ist, und die Anordnung, die sich im leitenden Zustand befindet, schafft den Ausgangszustand. Dieser Zustand ist der gelatchte Zustand, und in diesem Zustand wird das Ausgangssignal nicht durch das Eingangssignal gesteuert, weil der Transistor Q₇₅ r eier Transistor Q₇₂ und der Transistor Q₇o_A sich nicht in dem leitenden Zustand befindet.

Das Eingangssignal zu allen Differentialschaltern ist unsymmetrisch und wird an nur eine Seite der Schalterelemente angelegt, während die andere Seite mit einer Referenzspannung vorgespannt ist, gegen die das Eingangssignal vergleichen wird. Diese Methode des elektrischen Anschließens spart Raum auf dem Chip durch Reduzierung der Anzahl von metallischen Leitern, aber sie beinhaltet das Problem der Haltung eines Vergleichs von gutem Off-set, weil die Referenzniveauspannung und die Signalniveauspannung von verschiedenen Stellen auf den Chip herkommen. Wegen des Spannungsabfalls in den Leitern

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können die Offset-Spannungsniveaus variieren. Dieses Problem kann durch die Verwendung des in Fig. 7 zu sehenden Transistors Q_, gemildert werden. Die an die Basisklemme des Transistors Q₇₁ angeschlossene Leitung ist auch mit der Basisklemme eines äquivalenten Transistors in jeder logischen Schaltungszelle verbunden. Diese Leitung führt auch direkt zu dem Punkt in der Logikstromversorgung, wo die Referenzspannung erzeugt wird. Da der metallische Leiter lediglich den Basisstrom des Transistors führt, ist der Leiterstrom klein und der Leiter dient als Fühlerleitung zur Ursprungsstelle der Referenzspannung. Da der Ausgang einer jeden Logikzelle auf diese äquivalente Basisspannung für jeden äquivalenten Transistor bezogen ist, steht diese Ausgangsspannung in einer engen Beziehung zu der Referenzspannung, und das Offset-Problem ist gemildert.

Die Schaltung gemäß Fig. 7 hat die Elemente einer Stromquelle, Transistor Q₇₇, Differenzpaare von Transistoren, und Lastwiderstände R , und R₇₇. Der Stromquellentransistor schafft einen Vorstrom proportional zur Temparatur. Die Differenzpaare von Transistoren führen den Strom durch den passenden Lasttransistor, um die logische Funktion durchzuführen.

Unter erneuter Bezugnahme auf Fig. 8 wird die Arbeitsweise der einzelnen Daten-Latche und der zugehörigen Steuerlogik für die einzelnen Daten-Latche mit Ausnahme des Daten-Latches 150 erörtert. Der Betrieb dieser Daten-Latche oder Datenspeicher ist ähnlich dem Betrieb der unten beschriebenen Flip-Flop-Elemente, mit der Ausnahme, daß nur ein Latch benötigt wird, wobei der Zustand der Datenleitung durch die Daten-Latch-Schaltung 110 gelatcht oder gehalten wird, wenn die Latch-Schaltung 110 nicht getastet wird. Somit dient eine einzige Haupt-Datenlatch -Schaltung (110) allen zwölf Neben-Datenlatch-

- - 27 -

Schaltungen und schafft einen flankengetriggerten Betrieb. Der Transistor Qo₁C bildet die Stromquelle für den Daten-Latch. Der Vorstrom wird über den Transistor Q₀₁, an die Dateneingangselemente (die Transistoren Q₀ und Q₀.,) an-

ob ο / gelegt, wenn das Takt-Signal kleiner ist als das Referenzsignal V . Er wird über den Transistor Q_n.. an die gela chten Ausgangselemente, die die Transistoren Q_0n und Q_oc beinhalten, angelegt, wenn das Takt-Eingangs-

Ou

signal größer ist als V . Die Steuerlogik wird durch die Transistoren Q₈₉, Q₈₁₀* Q₈₁₁ und Q_gl2 verwirklicht, welche weitere Stromsteuereingänge (z.B. durch die Flip-Flop-Elemente gesteuert) schaffen. Die Datenlatch-Schaltungen (bis auf den Daten-Latch 150) können während dreier Taktintervalle bedient werden. Während des IQ Taktimpulses 1 werden die Bits 2 - η auf eine logische "1" gesetzt,und Bit 1 wird unbedingt auf "O" zurückr gesetzt. Während des i-ten Taktimpulses wird das Bit i unbedingt auf logisch "O" zurückgesetzt. Während des (i+l)-ten Taktimpulses wird das Bit i auf den Zustand des internen Datenbusses gelatcht. Kein anderer Taktimpuls beeinflußt den i-ten Daten-Latch. Mit Bezug auch auf Fig. 3 ist in der ersten Hälfte eines jeden Taktintervalls der Taktimpuls hoch. Während der ersten Hälfte des Taktimpulses 1 ist Takt niedrig, und der Transistor Qq₁-, ist leitend. Ebenfalls während dieses Intervalls ist die Q.-Leitung hoch, wodurch der Transistor Q_01n leitend wird. Auf der Datenleitung wird

öl U

durch die Haupt-Datenlatchschaltung ein niedriger Zustand gelatcht oder gehalten. Diese Kombination von go Eingangssignalen bewirkt die Rücksetzung des Daten-Latches (z.B. Q=I) über die D-Eingangsklemme (die Basis von

Q₀₀). Die Q₁-Leitung, die Daten-Leitung, und die CK-Lei-00 1

tung sind mit allen Neben-Datenlatchschaltungen (mit Ausnahme des Daten-Latches 150) in der gleichen Weise gc verbunden, so daß alle logischen Signale zurückgesetzt werden. Während der zweiten Hälfte des Taktintervalles

- - 28 -

wird der Takt hoch, wodurch der Transistor Q .. bei allen Neben-Datenlatch-Schaltungen eingeschaltet wird und diese veranlaßt, unbedingt gelatcht zu werden. Datenlatch i bleibt bis zum i-ten Taktimpuls gelatcht, weil die Basisklemmen der Transistoren Q_ftlOf Qq τι ^und Qog während dieses Intervalls alle mit einem niedrigen logischen Signal beaufschlagt sind. Der Basisstrom wird durch den Transistor Q₀₁T gesteuert, wodurch die Datenlatch-Schaltungen unter allen Taktbedingungen in einen gelatchten Zustand gebracht werden. Der nächste relevante Taktimpuls·zum Datenlatch i ist der i-te Taktimpuls. Während der ersten Hälfte dieser Taktperiode befindet sich Takt in einem niedrigen Zustand, wodurch der Vorstrom durch den Transistor Q₀₁₀ gesteuert wird, und die Klemme Q des i-ten

öl J

Flip-Flops wird hoch, wodurch der Transistor Q _Q leitend wird. Diese Änderung bewirkt, daß die Datenlatch-Schaltung i unbedingt (Q ist niedrig) ohne Rücksicht auf den Zustand der anderen Eingangssignale gesetzt wird. Der gesetzte Ausgangszustand latcht während der zweiten Hälfte des Taktzyklus, wodurch das Bit i bei dem Digital-Analog-Wandler für die volle i-te Taktperiode in dem "Ein"-Zustand gehalten wird und das Komparatorergebnis die interne (SAR) Datenleitung steuern kann. Beim nächsten hohen Taktimpuls gelangt der (i+l}-te Ausgang des Sequenzers in den hohen Zustand. Dieses Ausgangssignal ist an die Basis des Transistors Q₀₁₁ angeschlossen und

oll

veranlaßt diesen Transistor zu leiten. Dieser Transistorzustand gibt das Differenz-Transistorpaar Q„_R und Q__ frei, das den D-Eingang zur Datenlatchschaltung bildet.

Mit freigegebenem D-Eingang gibt der Datenlatchausgang den Zustand auf der internen Daten-Leitung wieder, und die Bit-i-Entscheidung ist beendet. Die zweite Hälfte der (i+l)-ten Taktperiode bewirkt, daß das i-te Ausgangssignal auf einen Zustand verriegelt oder gelatcht,

d.h. gespeichert , wird, der den entschiedenen Datenzustand repräsentiert. Das Ausgangssignal des

- 30 -

i-ten Datenlatches wird bis nach dem Rücksetzsignal durch keine der nachfolgenden Taktperioden beeinflußt. Dies kommt daher, weil die Signale an den Basen von Q₈Qf Qg in und Q₀₁₁ bis nach der Rücksetzung alle niedrig sind. Die

oll

Arbeitsweise; des Datenlatches 150 ist etwas anders, weil diese Schaltung den Digital-Analog-Wandler während des ersten Taktimpulses einschaltet und daher keine "Takt 1"-Rücksetzvorkehrung hat. Diese Arbeitsweise eliminiert die Notwendigkeit für den Transistor Q_01Λ.

ο 1 υ

Unter erneuter Bezugnahme auf Fig. 9 kann der Betrieb der vereinfachten Taktschaltung in der nachstehenden Weise erläutert werden. Die Taktschaltung ist eine über Kreuz gekoppelte Multivibratorschaltung mit Frequenz-Stabilität erster Ordnung, die durch die Temperaturdrift einer MOS-Rapazität und eines NiChrom-Widerstandes bestimmt ist. Die Technologie ist mit der Stromart-Logik oder stromgesteuerten Logik, die in dem Rest des Analog-Digital-Wandlers für die sukzessive Annäherung zur Anwendung gelangt, verträglich und hat innewohnende Funktionen, die eine Synchronisation mit dem Betrieb des Wandlers zulassen und seine Arbeitsweise mit kurzen Zyklen erlauben. Der Schaltkern der Taktschaltung ist ein bistabiler Multivibrator mit zwei über Kreuz gekoppelten Transistoren. Die Basis des leitenden Transistors wird durch eine Schaltstromquelle heruntergesteuert, welche durch die Spannung an einer Kapazität gesteuert ist. Die Zeitkonstante der Kapazität steuert die Schaltfrequenz der Taktschaltung. Das Multivibratorpaar begO steht darstellungsgemäß aus den Transistoren Q und

Q-._o, die durch den Stromquellentransistor Q₀₁₀ vorgey 1 / y 1 ο

spannt sind. Die geschalteten Stromquellen, die die Spannungen absenken, die an die Basen des Multivibratorpaares angelegt sind, sind die Transistoren Qq-I₁- und ^914* ^D^^{e Trans;}"-^Storen Q916 ^unc^ Qqi-i schaffen die Schalteingänge zu diesen Stromquellen.Die Stromquellen-

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Eingangssignale werden durch die Spannung an der Kapazität C_,_f niveauverschoben durch die Diode D_q,, gesteuert. Die Spannung an der Kapazität C_.. ist eine lineare Rampe, wobei dV/dt durch den Wert der Kapazität und den Strom in den Stromquellentransistoren Q_q, und Q-₂₀ bestimmt ist.

Die Genauigkeit der Frequenz der Taktschaltung kann dadurch erläutert werden, daß der Taktzyklus und mathematisch die Beziehung zwischen der Änderung bei der Spannung an der Kapazität und der Schaltschwelle der geschalteten Stromquellentransistoren beschrieben werden. Die Schwellenspannung Vth ist gegeben durch:

Vth = (I_bs χ R₉₅) - (2 x V_be)

wobei I, der Schaltungs-Vorstrom und V, die Spannung an einer Diode ist. Die Änderung bei der Spannung an der Kapazität kann bestimmt werden durch die Beobachtung, claß " i-^m Augenblick des Schaltens - der Transistor Qg₁₂ oder der Transistor Q-. abgeschaltet wird, während der andere Transistor eingeschaltet ist. Der Eingang eines der geschalteten Stromquellentransistoren (Qq₁₃ oder Q_lfi) liegt auf der Schaltschwellenspannung. Unter der

Annehme, daß der Transistor Qq₁₂ ^^er "AUS" -Transistor ist, liegt der eine Belag der Kapazität auf -V. , während der andere Belag sich auf Vth + V, befindet. Die Spannung an der Kapazität ist daher gegeben zu:

V , = - V - (vth + V₁) = I, X R_Q(-cl be be bs 95

Aufgrund von Symmetriebetrachtungen ist V , beim anderen Schaltübergang von gleicher Größe und von entgegengesetztem Vorzeichen. Die Änderung bei der

- 32 -

.. ,36 .

Spannung der Kapazität beträgt daher 2 χ V_cl·

Die Taktfrequenz wird durch die Zeit zwischen den Schaltübergängen gesetzt. Diese Zeit ist bestimmt durch

T = C₉₁ χ (V_cl/I_c91)

worin I », der Strom in C₉₁ ist τ = C₉₁ χ (2 χ i_bs χ R₉₅

Der Strom I _o, ist der Kollektorstrom des Transistors c91

Q₆ oder des Transistors Q₉₂₀- ^{Der Wert ist} gegeben durch:
15

^{= I}bs ^{x R}97^/R98*

Daher ist

T= C₉₁ χ 2 χ R₉₅ ^χ Rgß/ R₉7 ·

R-J. und R_Q7 sind beide Widerstände vom p-Basis-Typ und

haben daher den gleichen Temperaturgang. Das Verhältnis 25

ist daher konstant. Die Temperaturdrift von T ist dann durch die Zeitkonstante von C₉, und Rg_ bestimmt. Die Drift an diesen beiden Elementen ist klein, wobei C_q, eine MOS-Kapazität und R₉₈ ein NiChrome-Widerstand ist. Der aus den Transistoren Q_n.,,, und Q_nno bestehende Dif^y" ^y"

ferentialschalter dient dazu, den Takt zu unterbinden, wenn die Umwandlung beendet ist. Wenn sich die Auslöseleitung im Zustand "hoch" befindet, fließt der Vorstrom von Q₉₁₉ durch Q₉₂O ^un<^ aktiviert den aus den Transistoren Q₉₁₄ und Q₉₁₃ bestehenden Schalter. Dieser Zustand gestattet den Taktbetrieb.

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Wenn sich das Auslösesignal im Zustand "niedrig" befindet, fließt der Vorstrom vom Transistor Q... durch den Transistor Q₉₂₂, der an die ^Versorgung "

Leitung angeschlossen ist. Dadurch wird der aus Qgio ^un<^ Qq-i 4 bestehende Differentialschalter entaktiviert, und das Taktsignal wird nicht zur Basis von Q_Qi₂ übertragen, so daß der Takt unterbunden wird.

Unter erneuter Bezugnahme auf Fig. 10 wird der Betrieb der bistabilen Multivibratorschaltungen oder Flip-Flop-Schaltungen beschrieben. Beim bevorzugten Ausführungsbeispiel sind zwölf flankengetriggerte Flip-Flop-Elemente so angeordnet, daß sie in der Reihenfolge zu den zugehörigen Datenlatchschaltungen Signale schaffen. An die D-Eingangsklemmen all dieser Flip-Flop-Schaltungen mit Ausnahme der ersten sind logische OR-Gatter angeschlossen. Lediglich die Rücksetzleitung ist an die D-Klemme des ersten Flip-Flops (120) angeschlossen. Die Flip-Flop-Schaltungen lassen sich dahingehend beschreiben, daß sie in einen Haupt- und einen Neben-Latchset vom D-Τγρ mit einem zweiphasigen Takt unterteilt sind. Die Transistoren Qn_O3^f ^Q104' ^Q 105' ^Q106'^Q1011' ^Q1012 ^{Und Q}1015 ^{bilden die} Hauptlatchschaltung, während die Transistoren Qi₀₇r ^ior»

_OK ^Q109' ^Q1010' ^Q1014' ^Q1013 ^{Und Q}1016 ^{den Neben}~ °^der 25

siavelatch bilden. Diese beiden Schaltungen stellen Grundelemente im Sequenzer- oder Folgeapparat dar, und es genügt daher, den Betrieb von nur einer Schaltung, der Haupt- oder Masterlatch-Schaltung zu beschreiben. Der von dem Stromquellentransistor 0,_ηιΙ. geschaffene Vorstrom iuij

wird durch die Eingänge von Differenzpaaren so gelenkt, daß die gewünschten logischen Funktionen Zustandekommen. Das Differenzpaar Qi₀₁₂ ^un^ Qinii schafft ^^en G-Eingang der an "Takt" angeschlossen ist. Wenn "Takt" niedrig ist, wird der Strom durch den Transistor Q,_n11 hindurch zu den

OO lull

Emitterklemmen der Transistoren Q₁₀₃/ Q104 ^unc^ Qi ης

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lenkt. Diese drei Transistoren sind als Differentialverstärker von niedriger Verstärkung gestaltet der das logische OR der beiden Eingänge (z.B. der Basen von Q₁₀-. und Q_in4) zum Differentialausgang an den Kollektoren der Transistoren Q₁₀₄ und Q₁₀,- durchgibt. Wenn somit "Takt" niedrig ist, verursacht ein "1"-Zustand an der Eingangsklemme, Dl (z.B. der Basisklemme des Transistors Q₁₀₃ ) oder der Rücksetzleitung, D2 (z.B. der Basisklemme am Transistor Q₁₀J, daß der Ausgangszustand "1" ist. Der Ausgangszustand ist "1" wenn der Kollektor des Transistors Q_lnc. hoch ist und der Kollektor des Transistors Q₁ _nA niedrig ist. Ein "O"-Zustand sowohl an Dl als auch an D2 verursacht einen Ausgangszustand "0". Wenn der Eingang "Takt" in einen hohen Zustand schaltet, wird der vom Transistor Q,.,,. kommende Vorstrom durch den Transistor Q₁₀₁₂ hindurchgelenkt, so daß der Emitter des Transistors Q₁₀C und des Transistors Q₁₀₆ mit Strom beaufschlagt wird und der Emitterstrom in den Transistoren Q₁₀₃f QiQ₄ und Q_1n,- unterbrochen wird. Die Transistoren Q, „,. und Q-, _Ofi sind als Latchschaltung gestaltet, so daß der Ausgang in dem Zustand gehalten wird, der vor der ansteigenden Flanke von "Takt" gerade vorhanden war. Sollten sich die Eingänge Dl und D2 ändern, während "Takt" hoch ist, hat dies keinen Einfluß auf den Ausgangszustand. Zusammengefaßt ist zu sagen, daß die Sequenzer- oder Folgeschaltung aus zwölf in Kaskade geschalteten Flip-Flops vom D-Typ besteht, die von der ansteigenden Flanke des Taktes flankengetriggert sind. Diese Flip-Flops haben die Eigenschaft, daß der gerade vor einer Triggerflanke vorhandene Zustand der D-Eingangsklemme unmittelbar nach der Triggerflanke zu den Ausgangsklemmen übertragen wird, und daß der Ausgangszustand dann bis zu einer nächsten Triggerflanke gehalten wird. Das Flip-Flop vom D-Typ wird durch ein Paar von nahezu identischen Latch-Schaltungen vom D-Typ gebildet.

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Die Figuren 8 und 10 lassen den Fachmann erkennen, daß die Differentialverstärker unipolare Eingänge haben, die mit Bezugsspannungen (z.B. V und V. ) verglichen werden. Die Anwendung einer unipolaren Gestaltung vermindert die Anzahl von Elementen und die Komplexheit des Schaltungsentwurfs.

Die vorstehende Beschreibung dient lediglich der Erläuterung der Arbeitsweise des bevorzugten Ausführungsbeispiels und beschränkt nicht den Rahmen der Erfindung. Aus der vorstehenden Beschreibung ergeben sich für den Fachmann vielerlei Abwandlungen, durch die der Rahmen der Erfindung nicht überschritten wird.

Claims

Patentansprüche

I^ Sukzessivannäherungsregister zum Empfangen eines Eingangssignals, mit mehreren Datenlatchschaltungen und mehreren Flip-Flop-Schaltungen, wobei jede Flip-Flop-Schaltung an eine Datenlatchschaltung (Datenhalteschaltung) angeschlossen ist, dadurch gekennzeichnet, daß die mehreren Plip-Flop-Schaltungen befähigt sind, die angeschlossenen Datenlatchschaltungen der Reihe nach zu aktivieren, wobei jede aktivierte Datenlatchschaltung ein erstes Signal zum Anlegen an Ausgangsklemmen schafft und die aktivierte Datenlatchschaltung abhängig von dem Eingangssignal das erste oder ein zweites Signal speichert.

2. Sukzessivannäherungsregister nach Anspruch 1, gekennzeichnet durch eine an die mehreren Datenlatchschaltugnen angeschlossene Haupt-Datenlatchschaltung, die ein durch das Eingangssignal bestimmtes Ausgangssignal an die mehreren Datenlatchschaltungen anlegt.

3. Sukzessivannäherungsregister nach Anspruch 2 oder 3, gekennzeichnet durch eine Taktschaltung, die von einem Auslösesignal aktiviert wird und die Flip-Flop-Schaltungen veranlasst, die Datenlatchschaltungen der Reihe nach zu aktivieren.

4. Sukzessivannäherungsregister nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Schaltungan

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mit stromgesteuerten logischen Komponenten und damit verträglichen Komponenten ausgeführt sind und das Register auf einem einzigen Chip hergestellt ist.

5. Sukzessivannäherungsregister nach Anspruch 1 oder 2,

dadurch gekennzeichnet, daß die Schaltungen eine Spannungsfühleinrichtung zum Kompensieren eines Spannungsabfalls an Leitern, die die Schaltungen mit einer Energieversorgung verbinden, umfassen. 10

6. Sukzessivannäherungsregister nach Anspruch 3, d adurch gekennzeichnet, daß die Taktschaltung einen Differentialverstärker zum Herstellen einer konstanten Taktperiode über einen Temperaturbereich umfaßt.

7. Sukzessivannäherungsregister gemäß Anspruch 1, 2 oder

3, dadurch gekennzeichnet, daß die Differentialschaltungen in unipolarer Ausführung benutzt und mit einer Mehrzahl von Referenzspannungen verglichen werden.

8. Sukzessivannäherungsregister nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Register in Verbindung mit einem Digital-Analog-Wandler und einer Komparatorschaltung zur Anwendung gelangt und daß eine Anordnung zum Schaffen einer Analog-Digital-Umwandlung durch sukzessive Annäherung auf ein Zustandssignal und ein Auslösesignal hin versehen ist mit

einer Taktschaltung zum Schaffen einer Reihe von Impulsen auf das Auslösesignal hin,

Datenlatchschaltungen, die eine Mehrzahl von Neben-Datenlatchschaltungen umfassen, die in einer vorbestimmten Folge auf die Taktimpulse hin aktiviert

werden, wobei eine aktivierte Neben- Datenlatch-35

schaltung ein vorgewähltes logisches Signal an eine

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Ausgangsklemme anlegt, und

einer mit der Vielzahl von Neben-Latchschaltungen verbundenen Haupt-Latchschaltung zum Empfangen des Zustandssignals, wobei die Haupt-Latchschaltung bewirkt, daß in der aktivierten Neben-Datenlatchschaltung ein von dem Zustandssignal bestimmtes logisches Signal auf die Aktivierung einer nächsten Neben-Datenlatchschaltung in der Folge hin gespeichert wird.

9. Kombination gemäß Anspruch 8, dadur ch gekennzeichnet, daß die mehreren Flip-Flop-Schaltungen zur aufeinanderfolgenden Aktivierung der mehreren Datenlatchschaltungen an die Taktschaltung angeschlossen sind, wobei die Aktivierung aller dieser Flip-Flop-Schaltungen ein,Signal verursacht, das die Taktimpulse unterbindet.

10. Kombination nach Anspruch 9, dadurch gekenn-

zeichnet, daß jedes der Schaltungselemente in stromgesteuerter Logiktechnologie (Logiktechnologie vom Stromart-Typ) ausgeführt ist.

11; Kombination nach Anspruch 8, gekennzeichnet durch eine Fühlerleitung zum Minimieren eines Spannungsabfalls an den Leitern zwischen den Schaltungselementen und einer Energieversorgung.

12. Kombination gemäß Anspruch 2 oder 3, gekennzeichnet durch ein Schaltungselement zum Speichern einer Vielzahl von logischen Signalzuständen in Abhängigkeit von einer Vielzahl von Zustandssignalen, wobei das Schaltungselement versehen ist mit

einer Taktschaltung zum Schaffen einer Folge von Taktimpulsen,

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* wobei die mehreren Flip-Flop-Schaltungen an die Taktschaltung angeschlossen sind und die Taktimpulse die mehreren Flip-Flop-Schaltungen in einer vorbestimmten Folge aktivieren, und

wobei die mehreren Datenlatchschaltungen eine Vielzahl von Neben-Datenlatchschaltungen umfassen, von denen jede einer der vielen Flip-Flop-Schaltungen zugeordnet ist und aktiviert wird, wenn die zugehörige Flip-Flop-Schaltung aktiviert ist, wobei die Neben-Datenlatchschaltungen anfänglich ein vorbestimmtes logisches Signal anlegen, wenn sie aktiviert werden , und

_mit einer Haupt-Datenlatchschaltung, die an die Neben-Datenlatchschaltungen zum Empfangen der Vielzahl von Zustandssignalen angeschlossen ist, wobei die Neben-Datenlatchschaltung einen logischen Zustand, der in Beziehung zu den Zustandssignalen steht, speichert, wenn eine nächst-folgende Flip-Flop-Schaltung aktiviert wird.

13. Kombination gemäß Anspruch 12, dadurch gekennzeichnet, daß das Schaltungselement in stromgesteuerter Logiktechnologie ausgeführt ist.

14. Kombination nach Anspruch 13, dadurch gekennzeichnet, daß die Flip-Flop-Schaltungen und die Datenlatchschaltungen eine Fühlerleitung zum Minimieren von Wirkungen eines potentiellen Spannungsabfalles an Leitern aufweisen.

Kombination nach Anspruch 13, dadurch gekennzeichnet, dai? in den Datenlatchschaltungen und in den Flip-Flop-Schaltungen Differenzverstärker vorgesehen sind, die unipolar ausgeführt sind.

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16. Kombination nach Anspruch 13, dadurch gekennzeichnet, daß die Taktschaltung Differentialschalterpaare zum Herstellen eines konstanten Stromverhältnisses über einen Temperaturbereich aufweist.

17. Kombination nach Anspruch 13, dadurch gekennzeichnet, daß die Aktivierung einer letzten Flip-Flop-Schaltung die Impulsfolge anhält.