DE3517662A1

DE3517662A1 - Verfahren zum betrieb einer prozesssteuerung

Info

Publication number: DE3517662A1
Application number: DE19853517662
Authority: DE
Inventors: Georg Dipl.-Ing. 3308 Königslutter Scharfenberg
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1985-05-15
Filing date: 1985-05-15
Publication date: 1986-11-20
Anticipated expiration: 2005-05-16
Also published as: DE3517662C2

Description

Verfahren zum Betrieb einer Prozeßsteuerung
Die Erfindung bezieht sich auf ein Verfahren nach dem Oberbegriff des Patentanspruches 1 sowie auf Einrichtungen zur Durchführung dieses Verfahrens.
Bei der Steuerung insbesondere umfangreicher Betriebsgeschehen werden zunehmend Mikroprozessoren und Mikrocomputer verwendet. Sie nehmen von außen kommende Meldungen auf, verarbeiten sie und setzen sie in Ausgaben um, z.B. in Kommandos für die zu steuernden Peripheriebausteine. Die Verarbeitung der Daten erfolgt taktgesteuert, wobei die jeweilige Verarbeitungszeit bei interner Datenverarbeitung durch die jeweils zur Anwendung kommenden Maschinenzyklen bestimmt ist. Beim Zugriff auf externe Bausteine, bei denen das zur Verfügungstellen von Daten und das Aufnehmen von Daten häufig mehr Zeit beansprucht als die interne Datenübertragung, werden bislang über eine sogenannte Ready-Steuerung bedarfsweise Wartephasen, sogenannte Wait-Zustände, in die Maschinenzyklen eingefügt (Fachbuch ~Mikrocomputerbausteine" der Siemens AG, Bestell-Nr. B/2157, 1980/81, Seite 40 bis 44).
Bei den modernen Mikroprozessoren und Mikrocomputern ist ein Trend zu immer höheren Taktfrequenzen festzustellen. Durch höhere Taktfrequenzen wird nicht nur die Verarbeitung innerhalb der Mikroprozessoren und Mikrocomputer schneller, sondern auch der Buszugriff erfolgt schneller. Langsame Peripheriebausteine, zu denen auch externe Speicher gehören können, haben aber in der Regel auch größere Reaktionszeiten am Bus zur Folge.
Hierunter sind die Adreßvorbereitungszeit, die Adreßhältezeit, die Datenvorbereitungszeit, die Datenhaltezeit und die Busfreigabezeit zu verstehen. Hinzu kommt, oaß bei ausgedehnten Mikrocomputern sich die erforderlichen Wartezeiten durch die zusätzlichen Laufzeiten der im Signalweg vorhandenen Dekoder und Treiberbausteine erhöhen.
Üblicherweise wird heute eine Ready-Steuerung eingesetzt, die eine Anpassung der schnell arbeitenden CPU an langsamere Peripheriebausteine vornimmt. Mit der Ready-Steuerung kann allerdings nur die Datenvorbereitungszeit verlängert werden. Unbeeinflußt bleiben die genannten anderen Zeiten, weil die Ready-Steuerung lediglich während der Datentransportzeit sogenannten "Wartezyklen" einfügt.
Es besteht daher Bedarf an einem Verfahren zum Betrieb einer Prozeßsteuerung mit automatischer Anpassung der Verarbeitungsgeschwindigkeit eines Mikroprozessors bzw.
Mikrocomputers an unterschiedlich schnell arbeitende interne und externe Prozeßelemente. Aufgabe der vorliegenden Erfindung ist es, ein derartiges Verfahren sowie Einrichtungen zum Durchführen dieses Verfahrens anzugeben.
Die Erfindung löst diese Aufgabe durch die kennzeichnenden Merkmale des Patentanspruches 1. Vorteilhafte Einrichtungen zur Durchführung des erfindungsgemäßen Verfahrens sind in den Unteransprüchen angegeben.
Die Erfindung ist nachstehend anhand eines in der Zeichnung dargestellten Ausführungsbeispieles näher erläutert.
Die Zeichnung zeigt einen Mikroprozessor CPU, der zusammen mit einem Speicher SP einen Mikrocomputer bildet.
Dieser Mikrocomputer arbeitet zusammen mit Peripheriebausteinen PB eines zu steuernden Prozesses. Die interne wie externe Übertragung von Adressen, Daten und mindestens eines Teiles der Steuersignale erfolgt über ein Bussystem BUS. Die für die Verarbeitung von Daten erforderlichen Taktsignale erhält der Mikroprozessor von einem Oszillator OS mit konstanter Taktfolgefrequenz T.
Üblicherweise, c'.h. bei interner Datenverarbeitung und bei Zugriff auf schnelle Peripherieeinheiten gelangen die Taktimpulse T des Oszillators OS über eine Torschaltung T1 auf den Takteingang des Mikroprozessors. Kommuniziert der Mikroprozessor mit einem langsameren Peripheriebaustein, so gibt dieser Peripheriebaustein erfindungsgemäß über eine schnelle Auswahlerkennung PAUS ein Anforderungssignal PANF an eine Anforderungssynchro nisierung ANSYN. Diese Anforderungssynchronisierung synchronisiert das Anforderungssignal PANF mit dem Verarbeitungstakt T des Oszillators OS, sperrt die Torschaltung T1 und schaltet über einen Inverter I eine Torschaltung T2 durch. Dieser Torschaltung sind die Ausgangssignale T* eines fest eingestellten Teilers Tx zugeführt, der eingangsseitig an den Ausgang des Oszillators OS angeschlossen ist. Abhängig von dem jeweils vorliegenden Teilerverhältnis des Teilers Tx werden dem Mikroprozessor für die Dauer der Behandlung des langsamen Peripheriebausteines PB nun Taktimpulse zugeführt, die deutlich unterhalb der Taktfrequenz bei interner Datenverarbeitung liegen. Hierdurch lassen sich sämtliche Reaktionszeiten der Peripheriebausteine einschließlich eventuell vorhandener zusätzlicher Verzögerungszeiten durch Dekoder und Treiberbausteine problemlos abfangen.
Eine weitere vorteilhafte Einrichtung zum Durchführen des erfindungsgemäßen Verfahrens sieht vor, daß die Anforderungssignale an die Anforderungssynchronisierung nicht von der Auswahlerkennung des jeweils angesprochenen Peripheriebausteines gegeben werden, sondern von einer prozessoreigenen Adressenerkennungsschaltung stam- men. Die Steuerung der Tor schaltungen zur Vorgabe niederfrequenterer Taktimpulse geschieht auf die gleiche Weise wie bei dem dargestellten Ausführungsbeispiel.
5 Patentansprüche 1 Figur

Claims

Patentansprüche 1. Verfahren zum Betrieb einer Prozeßsteuerung mit mindestens einem Mikroprozessor oder Mikrocomputer und von diesem gesteuerten und/oder überwachten Peripheriebau steinen, deren Verarbeitungsgeschwindigkeit mindestens zum Teil langsamer ist als die Verarbeitungsgeschwindigkeit des Mikroprozessors bzw. Mikrocomputers, d a -d u r c h g e k e n n z e i c h n e t , daß die Frequenz des dem Mikroprozessor bzw. Mikrocomputer zugeführten Verarbeitungstaktes bei jedem Zugriff auf einen langsamen Peripheriebaustein für die Dauer des Zugriffs zu diesem vermindert wird.
2. Einrichtung zur Durchführung des Verfahrens nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t daß jeder langsame Peripheriebaustein (PB) bei seiner Beanspruchung durch den Mikroprozessor (CPU) bzw. Mikrocomputer die Ausgabe eine Anforderungssignals (PANF) an diesen veranlaßt, daß dieses Anforderungssignal dort die Verbindung zwischen einem Taktgeber (OS) für den normalfrequenten Verarbeitungstakt (T) und dem Mikroprozessor (CPU) bzw. Mikrocomputer unterbricht und eine Verbindung zwischen dem Mikroprozessor bzw. Mikrocomputer und einem ebenfalls an den Taktgeber (05) angeschlossenen Teiler (Tx) für einen verminderten Verarbeitungstakt (T*) herstellt.
3. Einrichtung zur Durchführung des Verfahrens nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t daß eine Adressenerkennungsschaltung vorgesehen ist, die bei Adressierung eines langsamen Peripheriebausteines die Verbindung zwischen einem Taktgeber für den normalfrequenten Verarbeitungstakt und dem Mikroprozessor bzw.

Mikrocomputer unterbricht und eine Verbindung zwischen dem Mikroprozessor bzw. Mikrocomputer und einem ebenfalls an den Taktgeber angeschlossenen Teiler für einen verminderten Verarbeitungstakt herstellt.
4. Einrichtung nach Anspruch 2 oder 3, d a d u r c h g e k e n n z e i c h n e t , daß zum Sperren und Durchschalten der Ausgangssignale des Taktgebers (OS) und des Teilers (Tx) Torschaltungen (T1, T2) vorgesehen sind.
5. Einrichtung nach Anspruch 2 oder 3, d a d u r c h g e k e n n z e i c h n e t , daß Mittel (ANSYN) zum Synchronisieren eines Anforderungssignals (PANF) mit dem Verarbeitungstakt (T) vorgesehen sind.