DE2911909A1 - Verfahren und geraet zur digitalen datenverarbeitung, insbesondere von digitalen audiosignalen - Google Patents
Verfahren und geraet zur digitalen datenverarbeitung, insbesondere von digitalen audiosignalenInfo
- Publication number
- DE2911909A1 DE2911909A1 DE19792911909 DE2911909A DE2911909A1 DE 2911909 A1 DE2911909 A1 DE 2911909A1 DE 19792911909 DE19792911909 DE 19792911909 DE 2911909 A DE2911909 A DE 2911909A DE 2911909 A1 DE2911909 A1 DE 2911909A1
- Authority
- DE
- Germany
- Prior art keywords
- data
- processor
- memory
- speed
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Data Mining & Analysis (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Algebra (AREA)
- Computational Mathematics (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Analysis (AREA)
- Complex Calculations (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Electrophonic Musical Instruments (AREA)
Description
BRITISH BROADCASTING CORPORATION, London, England
Verfahren und Gerät zur digitalen Datenverarbeitung, insbesondere von digitalen Audiosignalen
Die Erfindung betrifft Verfahren und Geräte zur Verarbeitung digitaler Daten und eignet sich besonders
für die Verarbeitung digitaler Audiosignale in Echt- oder Realzeit.
Bei der Verarbeitung von Audiosignalen hoher Qualität ist es erforderlich, daß das Signal kontinuierlich ohne
Unterbrechung erzeugt wird, obwohl ziemlich komplizierte Operationen bei der Durchführung der Verarbeitung erforderlich
sein können, insbesondere wenn es erforderlich ist, die Daten zu analysieren, um Regel- oder Steuerungsparameter
zur Verwendung bei diesen Operationen zu erhalten. Die Anforderungen für die Verarbeitung sind dadurch besonders
hart, daß ein sehr großer Prozessor erforderlich ist, der mit sehr hoher Geschwindigkeit arbeiten muß.
Der Erfindung liegt die Aufgabe zugrunde, eine Abhilfe dieser Schwierigkeiten zu schaffen und ein Verfahren
und ein Gerät anzugeben, die die gestellten Aufgaben mit weniger hohem Aufwand durchzuführen gestatten.
Gemäß der Erfindung ist das Verfahren zum Verarbeiten digitaler Daten, bei dem die Daten mit hoher Ge
schwindigkeit in Echtzeit verarbeitet werden, dadurch gekennzeichnet, daß Unterstützungsoperationen bezüglich der
Daten langsam durchgeführt werden und die Daten zwischen der Echtzeit- und der Unterstützungsverarbeitung über einen
gemeinsamen Speicherabschnitt übertragen werden, wobei die
«09841/0640
Übertragung der Daten zwischen dem gemeinsamen Speicherabschnitt und der Echtzeitverarbeitung ohne Unterbrechung
der Echtzeitverarbeitung erfolgt.
Das Gerät zur Ausführung des Verfahrens enthält zwischen einer Dateneingabevorrichtung und einer Datenausgabevorrichtung
einen Hochgeschwindigkeitsprozessor sowie einen langsamen Prozessor zur Durchführung von
Unterstützungsoperationen bezüglich der Daten sowie einen gemeinsamen Speicherabschnitt, der Zugriff von und zu dem
Hochgeschwindigkeitsprozessor und dem langsamen Prozessor hat, wobei die Daten zwischen dem gemeinsamen Speicherabschnitt
und dem Hochgeschwindigkeitsprozessor übertragen werden können, ohne daß die von dem Hochgeschwindigkeitsprozessor
ausgeführten Arbeiten unterbrochen werden.
Die Erfindung wird nun unter Bezugnahme auf die Zeichnung, die eine einzige Figur enthält, das ein Blockschaltbild
eines digitalen Datenprozessors gemäß der Erfindung ist, näher beschrieben.
Das Gerät, dessen Schaltbild in der Figur dargestellt ist, enthält einen Hochgeschwindigkeitsprozessor
50, der die Bestandteile enthält, die in der Figur oberhalb der strichpunktierten Linie X-X liegen und der
Eingangsanschlüsse 52 und Ausgangsanschlüsse 54 zur Zuführung und Lieferung von Daten hat. Ein Zwischenspeicher
("Notizblock") 56 ist mit dem Hochgeschwindigkeitsprozessor 50 verbunden und auch mit einem langsamen Unterstützungsprozessor
58, der als Mikroprozessor ausgebildet ist. Der Speicher 56 ist dem Hochgeschwindigkeitsprozessor
50 und dem Unterstützungsprozessor 58 gemeinsam, insofern, als beide Prozessoren Zugriff zu den Daten in dem Speicher
haben und beide Prozessoren Daten in den Speicher eintragen können.
909841/0640
Der Hochgeschwindigkeitsprozessor hat folgenden Aufbau. Der Kern des Prozessors ist eine Zentraleinheit
(CPU) 60, die durch vier Bitslice-Schaltungen von je vier Bits gebildet wird. Dies sind allgemein erhältliche Vorrichtungen,
die die Verarbeitungsschaltung für vier Bits zusammen mit dem Befehlssatz enthalten, z.B. die Schaltung
Nr. 74S481 der Firma Texas Instruments. Ein getrennter
Hochgeschwindigkeitsmultiplizierer 62 ist vorgesehen, -weil die Geschwindigkeit der Multiplizierungsfunktion in der
Schaltung 74S481 zu gering ist. Bei einem Ausführungsbeispiel arbeitet der Prozessor 50 mit 16 Bitabtastungen bei
einer Abtastgeschwindigkeit von 32 kHz, obwohl auch eine höhere Abtastgeschwindigkeit benutzt werden kann. Zwischen
den Abtastimpulsen liegen bei dieser Geschwindigkeit 192
Maschinenzyklen, und der Multiplizierer 62 kann eine Multiplikation von 16 Bit χ 16 Bit in einer Zeit von 160 ns
ausführen.
Die Schaltungsanordnung enthält drei Hauptverbindungsleitungen oder Busse. Ein erster Bus 64 ist mit einem
in zwei Richtungen wirkenden Eingangs/Ausgangsanschluß auf der Zentraleinheit CPU 60 verbunden und auch mit den
Eingangsanschlüssen 52, dem Ausgang des Speichers 56 und
dem Eingang des Unterstützungsprozessors 58. Ein zweiter Datenbus 68 ist mit einem Datenausgangsanschluß 70 auf
der Zentraleinheit CPU 60 verbunden und ermöglicht es, daß Daten in den Speicher 56 eingeschrieben werden oder dem
Ausgangsanschluß 54 zugeführt oder dem Unterstützungsprozessor
58 zugeleitet werden, ohne daß sie die erste Busleitung 64 stören. Schließlich ist ein Adressenbus 72 vorgesehen,
der Adressen der Zentraleinheit CPU 60, dem Unterstützungsprozessor 58, und über einen Multiplizierer
74 dem Speicher 56 zuführt. Der Eingang des Adressenbus
wird durch eine Programmsteuerungsanordnung 76 oder durch einen Zähler in der Zentraleinheit gespeist.
909841/0640
Die Programmsteuerungsanordnung 76 enthält einen Mikroprogrammspeicher 78, der Maschinencodebefehle in Form
von 48 Bit Mikrobefehlen enthält, die den Prozessor steuern, um die gewünschten Operationen durchzuführen. Ein
getrenntes "Pipeline"-Register 80 ist vorgesehen, um den laufenden Mikrobefehl festzuhalten, damit eine Sequenzschaltung
82 den nächsten Mikrobefehl auswählen kann, während der laufende Befehl ausgeführt wird. Zu diesem
Zweck ist die Sequenzschaltung mit dem Adressenbus 72 verbunden und erhält auch ein Steuersignal "nächste Adresse"
über eine Leitung 84 von dem Pipelineregister 80. Die Sequenzschaltung erhält auch ein CPU-Statussignal von
einem Statusregister 86, das an die Zentraleinheit CPU 60 angeschlossen ist.
Die Sequenzschaltung 82 kann in ihrer einfachsten Form als ein einfacher Zähler ausgebildet sein, der bei
jedem Maschinentakt weiterzählt, es wird jedoch bevorzugt, eine Sequenzschaltung zu benutzen, die eine bedingte Verzweigung
und eine Verschachtelung von Unterprogrammen ermöglicht und einen unabhängigen Schleifenzähler hat. Die
bedingte Verzweigung macht von der Leitung 84 des Pipelineregisters
Gebrauch, um eine Adresse, die von dem vorhergehenden Befehl stammt, in das Pipelineregister 80 über
den Adressenbus 72 abzuzweigen oder mit dem nächsten Befehl in dem Speicher 78 fortzufahren.
Die verbleibenden 34 Befehlsbits in dem Pipelineregister
steuern die verschiedenen Komponenten des Systems mit Hilfe von Steuerleitungen, die in der Figur zur Vereinfachung
nicht dargestellt sind. Die hauptsächlichen zu steuernden Operationen sind:
(I) Funktionen des Multiplizierers 62. (II) Arithmetische/logische (ALU)-Funktionen der
Zentraleinheit CPU 60.
(Ill) Datenzuführung und Ausgabe zwischen der Zentraleinheit
CPU und den Datenbussen. 903841/Ο64Θ
(IV) Datenadressierung von dem Pipelineregister oder dem CPU-Speicher.
(V) Prüfen der vorhergehenden ALU-Operation (für bedingte Verzweigung).
(VI) Auslesen von Daten vom Eingang oder Speicher
und Schreiben der Daten am Ausgang oder Speicher.
(VII) Auswahl der nächsten Programmadresse.
Im folgenden wird der Unterstützungsprozessor 58 näher beschrieben. Es wurde bereits erwähnt, daß der Unterstützungsprozessor mit dem zweiten Datenbus 68 verbunden ist und zwar
über eine Hochgeschwindigkeitsschnittstelle 88, die in bei-. den Richtungen wirkt. Der Prozessor 58 ist auch mit dem
Adressenbussystem 72 über einen Hochgeschwindigkeitsanschluß 90 für beide Richtungen und einen langsamen Eingang
91 verbunden. Der Prozessor 58 ist mit dem ersten Datenbus 64 durch einen Eingangsanschluß 92 auf dem Microprozessor
verbunden.
Der Prozessor 58 hat andere Eingangs/Ausgangsanschlüsse, die mit den verschiedenen peripheren Geräten, z.B. einem
Sichtgerät 94, einer digitalen Kassetteneinheit 96, einem Lochstreifenablesegerät 98 und anderen Geräten 100 verbunden,
die spezielle Benutzersteuerungen in einem Anschlußgerät sein können. Programme können entweder von Hand oder durch ein
Bandgerät oder durch eine digitale Kassetteneinheit eingegeben werden.
Der Unterstützungsmicroprozessor 58 kann mit einem oder mehreren identischen Datenprozessoren der in der Figur
dargestellten Art über einen Bus 102 verbunden sein, der z.B. nach der Norm IEEE 488 ausgebildet ist. Der Prozessor
58 ist über einen Sender/Empfänger 104 mit dem Bus verbunden.
Ein Ausführungssteuerungsgerät ist dann erforderlich, um die einzelnen Prozessoren der Anordnung zu steuern.
Der Unterstützungsprozessor 58 erzeugt Taktimpulse, z.B.
909841/0646
29119QS
zum Laden des Microprogrammspeichers oder zum Antreiben der Papierbandablesesteuerleitungen. Der Prozessor 58
führt auch alle notwendigen Eingangsschritte der Register
beim Einschalten oder Ausschalten aus. Zuerst wird der Unterstützungsprozessor 58 selbsi^initialisiert und
dann übernimmt der Unterstützungsprozessor die Steuerung der Daten- und Adressenbusse, um den Hochgeschwindigkeitsprozessor
in einen geeigneten Anfangszustand zu bringen. Hierdurch wird die Schwierigkeit beseitigt, daß der Microprogrammspeicher
78 und die internen Register der Maschine zufällige Daten beim Arbeitsbeginn haben.
Die Hauptkomponenten eines Datenprozessors der dargestellten Art sind folgende:
Unterstützungsprozessor 58 Intel 8085
Zwischenspeicher 56 . Fairchild 93425A Multiplizierer 62 TRW" MPY16AJ
CPU 60 Vier Stück Texas
Instruments 74S481
Statusregister 86 Advanced Micro
Devices 25LS2535
Sequenzschaltung 82 Advanced Micro
Devices 2910
Microprogrammspeicher 78 Fairchild 93422
Sender/Empfänger 104 Motorola 3448
Die Arbeitsweise der dargestellten Schaltungsanordnung wird nun beschrieben. Man sieht zunächst, daß Daten
übertragen werden können zwischen dem Hochgeschwindigkeitsspeicher 50, dem Zwischenspeicher 56 und dem Unterstützungsprozessor 58. Das heißt, daß Daten in den Speicher 56 von
dem CPU 60 über den Bus 68 und von dem Speicher 56 zum Unterstützungsprozessor 58 über Bus 64 zum CPU 60 und dann
über den Bus 68 geführt werden können. Hierdurch erhält man eine schnellere Datenübertragung als es möglich wäre, wenn
man direkt eine Übertragung über den Microprozessoreingangs-
-9- 2811309
anschluß 92 durchführen würde. Die Daten können in der
anderen Richtung von dem Unterstützungsprozessor 58 zum
Speicher 56 über den Bus 68 und vom Speicher 56 zum CPU
über den Bus 64 fließen. Der Datenaustausch zwischen CPU 60 und dem Speicher 56 unterbricht nicht die Verarbeitung
in der Zentraleinheit CPU.
In dem Speicher ist also ein gemeinsames Gebiet vorhanden, das sowohl für den Prozessor 50 als auch 58 zugänglich
ist. Der Unterstützungsprozessor 58 ist nicht schnell genug, um eine aktive Rolle bei der Realzeitaudioverarbeitung
zu spielen, er kann jedoch dazu beitragen, Unterstützungsfunktionen auszuführen, indem er von dem
Zwischenspeicher 56 Gebrauch macht. Die Daten- und Adressenbusse
64, 68 und 72 stehen normalerweise unter der Steuerung des Hochgeschwindigkeitsprozessors 50, werden
aber für einen Maschinenzyklus in jeder Abtastperiode freigegeben, so daß sie für den Unterstützungsprozessor verfügbar
sind, um eine Datenübertragung zwischen dem Zwischenspeicher 56 und dem Unterstützungsprozessor zu ermöglichen.
Der Maschinenzyklus, der für diesen Zweck benutzt wird, ist auch erforderlich, um das Programm des Hochgeschwindigkeitsprozessors
mit den Audioabtastimpulsen zu synchronisieren und daher geht keine Zeit für andere Zwecke verloren. Der
Hochgeschwindigkeitsprozessor signalisiert die Ankunft dieses Maschinenzyklus mit Hilfe eines Unterbrechungssignals,
das dem Unterstützungsprozessor zugeführt wird, der dann die Daten und Adressen an seinen Anschlüssen 88 und
bereithält.
Im folgenden wird ein Beispiel für die Verwendung des Prozessors gegeben. Es sei angenommen, daß der Hochgeschwindigkeitsprozessor
als ein digitales Transversalfilter arbeiten soll. Die notwendigen Filterkoeffizienten,
die bis zu 64 betragen können, können in dem Zwischenspeicher 56 festgehalten werden. Der Unterstützungsprozessor
hat Zugriff zu einer Bibliothek von Koeffizienten, die in seinem eigenen Speicher oder auch außerhalb festgehalten
sein können und kann auch durch äußere Selektorschalter gesteuert werden. Der Unterstützungsprozessor
kann die Schalter prüfen, um den erforderlichen Koeffizientensatz zu bestimmen und dann die notwendigen Koeffizienten
in den Zwischenspeicher eintragen. All dies geschieht mit einer verhältnismäßig langsamen Geschwindigkeit,
während der Hochgeschwindigkeitsprozessor 50 ohne Unterbrechung weiterläuft. Auf diese Weise reserviert der
Hochgeschwindigkeitsprozessor seine ganze Arbeitskraft für die Echtzeitaudioverarbeitung.
Die Anordnung kann weiter entwickelt werden, wenn man annimmt, daß ein adaptive s Filter nachgebildet werden
soll. Zu diesem Zweck schreibt der Hochgeschwindigkeitsprozessor periodisch einen Block von Eingangsdaten in
den Zwischenspeicher 56. Der Unterstützungsprozessor 58
kann diese Daten prüfen, z.B. könnte er eine Fourier-Transformation der Daten vornehmen, um ein Frequenzspektrum
zu erhalten. Er kann dann die maximalen Frequenzkomponenten feststellen und einen Satz von Gewichtskoeffizienten
auswählen, die das Filter mit einem Durchlaßbereich versehen, so daß diese Frequenzkomponente in der
Mitte liegt. Die Veränderung der Verarbeitungsparameter wird also ohne Unterbrechung der Hochgeschwindigkeitsverarbeitung
durchgeführt und ohne daß es notwendig ist, eine große Hochgeschwindigkeitsunterstützungsverarbeitung
durchzuführen·
Beispiele für andere Verarbeitungsvorgänge, die auf diese Weise ausgeführt werden können, sind Änderungen der
Abstimmung, Erzeugung von Schwingungseffekten, Mischen oder Abklingen von zwei oder mehr Eingangsgrößen, Kompandierung,
und Programmüberwachung, z.B. Pegelüberwachung.
909641/0640
Claims (4)
- -ÜM. I;·:-.:-:··£:;[; HUiM 9370Jr i'.·; \I- ^i α. £α. 1BRITISH BROADCASTING CORPORATION, London, EnglandPatentansprüche1J Verfahren zum Verarbeiten von digitalen Daten, insbesondere digitalen Audiosignalen, bei dem die Daten in Echtzeit mit hoher Geschwindigkeit verarbeitet v/erden, dadurch gekennzeichnet, daß Unterstützungsoperationen für die Daten langsam durchgeführt werden und die Daten zwischen der Echtzeit- und der Unterstützungsverarbeitung über einen gemeinsamen Speicherabschnitt übertragen werden, wobei die Übertragung der Daten zwischen dem gemeinsamen Sjteicherabschnitt und der Echtzeitverarbeitung ohne Unterbrechung der Echtzeitverarbeitung erfolgt.
- 2. Digitales Datenverarbeitungsgerät zur Ausführung des Verfahrens nach Anspruch 1 mit einer Dateneingabevorrichtung und einer Datenausgabevorrichtung und einem dazwischen liegenden Hochgeschwindigkeitsprozessor, gekennzeichnet durch einen langsamen Prozessor (58) zur Ausführung von Unterstützung sop er at ionen bezüglich der Daten und durch einen gemeinsamen Speicherabschnitt (56), der Zugriff von und zu dem Hochgeschwindigkeitsprozessor und dem langsamen Prozessor hat, und bei dem Daten zwischen dem gemeinsamen Speicherabschnitt und dem Hochgeschwindigkeitsprozessor übertragen werden können, ohne daß die von dem Hochgeschwindigkeitsprozessor ausgeführten Arbeiten unterbrochen werden.909841/06AO
- 3. Datenverarbeitungsgerät nach Anspruch 2, dadurch gekennzeichnet, daß die Daten direkt von dem Speicherabschnitt zu dem Hochgeschwindigkeitsprozessor übertragbar sind sowie von dem langsamen Prozessor zu dem Speicher und von dem Hochgeschwindigkeit spro ze ssor zum Speicher- und daß Daten von dem Speicher dem langsamen Prozessor über den Hochgeschwindigkeitsprozessor zuführbar sind.
- 4. Datenverarbeitungsgerät nach Ansprüchen 2 oder 3, dadurch gekennzeichnet, daß der langsame Prozessor mit einer oder mehreren peripheren Eingabe/Ausgabeeinheiten (94 bis 100) versehen ist.909841/0640
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB1229578 | 1978-03-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2911909A1 true DE2911909A1 (de) | 1979-10-11 |
DE2911909C2 DE2911909C2 (de) | 1984-03-15 |
Family
ID=10001913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2911909A Expired DE2911909C2 (de) | 1978-03-29 | 1979-03-27 | Digitales Datenverarbeitungsgerät |
Country Status (5)
Country | Link |
---|---|
US (1) | US4470109A (de) |
JP (1) | JPS6019029B2 (de) |
DE (1) | DE2911909C2 (de) |
FR (1) | FR2421421B1 (de) |
NL (1) | NL183611C (de) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57191703A (en) * | 1981-05-20 | 1982-11-25 | Fanuc Ltd | Sequence controller |
EP0166046B1 (de) * | 1984-06-25 | 1988-08-24 | International Business Machines Corporation | Graphisches Anzeigegerät mit Pipelineprozessoren |
CA1270338C (en) * | 1985-09-11 | 1990-06-12 | DATA PROCESSING SYSTEM FOR PROCESSING UNITS WITH DIFFERENT RATES | |
US4740894A (en) * | 1985-09-27 | 1988-04-26 | Schlumberger Systems And Services, Inc. | Computing processor with memoryless function units each connected to different part of a multiported memory |
JPS6282402A (ja) * | 1985-10-07 | 1987-04-15 | Toshiba Corp | シ−ケンス制御装置 |
US4862348A (en) * | 1986-01-20 | 1989-08-29 | Nec Corporation | Microcomputer having high-speed and low-speed operation modes for reading a memory |
US5297260A (en) * | 1986-03-12 | 1994-03-22 | Hitachi, Ltd. | Processor having a plurality of CPUS with one CPU being normally connected to common bus |
US6379998B1 (en) * | 1986-03-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor device and method for fabricating the same |
JPH0731662B2 (ja) * | 1986-07-15 | 1995-04-10 | 富士通株式会社 | マルチプロセッサシステム |
US5142684A (en) * | 1989-06-23 | 1992-08-25 | Hand Held Products, Inc. | Power conservation in microprocessor controlled devices |
JPH0329831U (de) * | 1989-07-28 | 1991-03-25 | ||
US5144230A (en) * | 1990-11-26 | 1992-09-01 | The Boeing Company | Method and system for testing integrated circuits by cycle stealing |
US5838991A (en) * | 1994-12-29 | 1998-11-17 | International Business Machines Corporation | Preemptable idle time activities for constant data delivery by determining whether initiating a host command will conflict with an idle time activity being executed |
US5748983A (en) * | 1995-06-07 | 1998-05-05 | Advanced Micro Devices, Inc. | Computer system having a dedicated multimedia engine and multimedia memory having arbitration logic which grants main memory access to either the CPU or multimedia engine |
US7317957B1 (en) * | 1997-09-24 | 2008-01-08 | Sony Corporation | Memory allocation for real-time audio processing |
US7787463B2 (en) * | 2006-01-26 | 2010-08-31 | Broadcom Corporation | Content aware apparatus and method |
US10318904B2 (en) | 2016-05-06 | 2019-06-11 | General Electric Company | Computing system to control the use of physical state attainment of assets to meet temporal performance criteria |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3408628A (en) * | 1965-10-20 | 1968-10-29 | Bell Telephone Labor Inc | Data processing system |
FR1582641A (de) * | 1967-08-16 | 1969-10-03 | ||
BE786342A (fr) * | 1971-04-15 | 1973-01-17 | Int Standard Electric Corp | Perfectionnements aux systemes utilisant des calculateurs |
US4107773A (en) * | 1974-05-13 | 1978-08-15 | Texas Instruments Incorporated | Advanced array transform processor with fixed/floating point formats |
US4212057A (en) * | 1976-04-22 | 1980-07-08 | General Electric Company | Shared memory multi-microprocessor computer system |
US4153942A (en) * | 1977-01-24 | 1979-05-08 | Motorola, Inc. | Industrial control processor |
US4110823A (en) * | 1977-02-17 | 1978-08-29 | Xerox Corporation | Soft display word processing system with multiple autonomous processors |
US4257095A (en) * | 1978-06-30 | 1981-03-17 | Intel Corporation | System bus arbitration, circuitry and methodology |
-
1979
- 1979-03-27 DE DE2911909A patent/DE2911909C2/de not_active Expired
- 1979-03-27 JP JP54036188A patent/JPS6019029B2/ja not_active Expired
- 1979-03-28 FR FR7907770A patent/FR2421421B1/fr not_active Expired
- 1979-03-29 NL NLAANVRAGE7902456,A patent/NL183611C/xx not_active IP Right Cessation
-
1981
- 1981-09-30 US US06/307,251 patent/US4470109A/en not_active Expired - Lifetime
Non-Patent Citations (1)
Title |
---|
NICHTS-ERMITTELT * |
Also Published As
Publication number | Publication date |
---|---|
NL183611C (nl) | 1988-12-01 |
JPS6019029B2 (ja) | 1985-05-14 |
FR2421421A1 (fr) | 1979-10-26 |
JPS55105767A (en) | 1980-08-13 |
NL183611B (nl) | 1988-07-01 |
US4470109A (en) | 1984-09-04 |
NL7902456A (nl) | 1979-10-02 |
DE2911909C2 (de) | 1984-03-15 |
FR2421421B1 (fr) | 1986-04-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3210816C2 (de) | ||
DE2911909A1 (de) | Verfahren und geraet zur digitalen datenverarbeitung, insbesondere von digitalen audiosignalen | |
DE2934971C2 (de) | Nach dem Fließbandprinzip arbeitender Zentralprozessor | |
DE3303488C2 (de) | Digitales Signalverarbeitungssystem | |
DE69130852T2 (de) | Verarbeitungsmechanismus zur Verschachtelung in einem Schleifensteuersystem | |
DE2457612C3 (de) | Mikroprogrammier-Steuereinrichtung | |
DE2311220A1 (de) | Digital-informations-verarbeitungsvorrichtung zur zeichenerkennung | |
DE2244402A1 (de) | Datenverarbeitungsanlage | |
DE3752280T2 (de) | Mustergenerator | |
DE3400723C2 (de) | ||
DE2813080A1 (de) | Einrichtung zur speicheradressierung | |
DE68927659T2 (de) | Vektorprozessor mit Puffer für Vektordaten-Vorbereitung | |
DE3727017A1 (de) | Synchronisiervorrichtung fuer prozessoren | |
DE4005042C2 (de) | Mehrrechnersystem zur Durchführung von Bewegungssteuerungen | |
DE2064383B2 (de) | Datenverarbeitungsanlage mit mehreren zentralen Verarbeitungseinrichtungen | |
CH692311A5 (de) | Datenverarbeitungsanlage zum Erzeugen eines Unterbruchsignals. | |
DE2745204A1 (de) | Mikroprogramm-leitwerk fuer eine datenverarbeitungsanlage | |
DE68903280T2 (de) | Vektorschlange in computern mit vektorregister. | |
DE3751353T2 (de) | Verzweigungsmechanismus einer Befehlsfolgekontrolleinheit. | |
DE2632277A1 (de) | Mikroprogrammierbarer computer fuer eine numerische steuervorrichtung | |
DE68927902T2 (de) | Befehlspufferspeicher für einen Mikrocomputer | |
DE3435741C2 (de) | ||
DE2931121C2 (de) | ||
DE3853025T2 (de) | Anordnung und Verfahren zur Digitalsignalverarbeitung. | |
DE3314600C2 (de) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8126 | Change of the secondary classification |
Ipc: ENTFAELLT |
|
8125 | Change of the main classification |
Ipc: G06F 3/00 |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |