DE69305049T2 - Hochfrequenz- cmos-schaltung mit geringen verbrauch - Google Patents
Hochfrequenz- cmos-schaltung mit geringen verbrauchInfo
- Publication number
- DE69305049T2 DE69305049T2 DE69305049T DE69305049T DE69305049T2 DE 69305049 T2 DE69305049 T2 DE 69305049T2 DE 69305049 T DE69305049 T DE 69305049T DE 69305049 T DE69305049 T DE 69305049T DE 69305049 T2 DE69305049 T2 DE 69305049T2
- Authority
- DE
- Germany
- Prior art keywords
- signal
- clock signal
- clock
- multiplexer
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 5
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 230000006870 function Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Logic Circuits (AREA)
- General Induction Heating (AREA)
- Power Sources (AREA)
- Electronic Switches (AREA)
Description
- Diese Erfindung betrifft CMOS-Logik- und Speicherschaltungen, und insbesondere solche Schaltungen, die in Mikroprozessoren oder dergleichen verwendet werden, die mit niedrigem Stromverbrauch jedoch hoher Frequenz arbeiten, und ein Verfahren bzw. Verfahren zum Betreiben dieser Schaltungen mit niedrigem Stromverbrauch und hoher effektiver Frequenz.
- In vielen auf Mikroprozessoren basierenden Hochleistungs-Computersystemen ist die Computersystem-Taktgeschwindigkeit üblicherweise viel schneller als verschiedene System-Zykluszeiten, wie beispielsweise Haltezyklen und Speicherzyklen. Dies stellt insbesondere bei einer Computersystem-Architektur, wie beispielsweise dem IBM-PC-AT, beispielsweise dann ein Problem dar, wenn sie bzw. er auf den relativ langsamen peripheren Bus zugreift. (Derartige Zugriffe werden vorliegend als "AT-Zyklen" bezeichnet.) Während derartig relativ langsamer Zyklustypen ist die CPU (der Mikroprozessor) herkömmlicherweise in einem Wartezustand gehalten worden, wobei der CPU-Takt weiterhin mit derselben (hohen) Geschwindigkeit arbeitet. Das Problem dabei besteht darin, daß in CMOS-Schaltungen (wie beispielsweise in einem Mikroprozessor) die Verlustleistung direkt proportional zur Taktfrequenz ist. Dadurch verschwendet dieser Betriebsmodus wertvolle Energie (insbesondere bei batteriegetriebenen Computersystemen), um die CPU bei voller Geschwindigkeit am Laufen zu halten, während die CPU in einem Wartezustand gehalten wird, da das CPU-Takten zu diesem Zeitpunkt keine nützliche Funktion durchführt. Eine CPU, wie beispielweise der Intel 486-Mikroprozessor, hat eine Verlustleistung von ungefähr 4 Watt bei einer Arbeitsfrequenz von 33 MHz. Eine Taktgeberschaltung, die sämtliche Merkmale vorwegnimmt, die im Oberbegriff von Anspruch 1 aufgeführt sind, ist aus der EP-A-0 291 335 bekannt.
- Um diese Verlustleistung zu verringern, verlangsamt die vorliegende Erfindung dynamisch den CPU-Takt während ausgewählter Betriebsvorgänge, wie beispielsweise dem HLDA (halten), dem CPUWAIT (warten) und dem ATCYCLE (ausgewählte IBM-PC-AT- Zyklen). Der CPU-Takt wird auf seine minimal zulässige Frequenz bei präziser Synchronsteuerung verlangsamt, um die Genauigkeit der Hochfrequenz-Taktflanken beizubehalten und um Störungen oder um unter dem Standard liegende Impulsbreiten zu verhindem. Beispielsweise während eines ATCYCLE f wird der CPU-Takt dynamisch auf 2 MHz mit dem Ergebnis eine Verlustleistung auf 1/4 Watt ausgehend von 4 Watt bei 33 MHz verlangsamt. Dieses dynamische Verlangsamen des CPU-Takts verringert deutlich die gesamte mittlere Verlustleistung, ohne die Systemleistungsfähigkeit zu verringern. Diese Energieeinsparung verringert ihrerseits die Systemwärmeerzeugung und erhöht die Batterieund die System-Standzeit. Diese Erfindung läßt sich in Verbindung mit der folgenden detaillierten Beschreibung in Verbindung mit den Zeichnungen besser verstehen.
- Fig. 1 zeigt die Schaltung dieser Erfindung zur Verringerung der Betriebsfrequenz einer CMOS-Schaltung, wie beispielsweise eines Mikroprozessors, während bestimmter Betriebsvorgänge
- Fig. 2 zeigt die Wellenformen, die den Betrieb der in Fig. 1 gezeigten Schaltung zugeordnet sind.
- Wie in Fig. 1 gezeigt, weist die vorliegende Erfindung drei Negativ-Flanken-getriggerte D-Flip-Flops (DFF's) 11, 12 und 13 auf. Sämtliche drei D-Flip-Flops 11, 12 und 13 werden durch dasselbe Taktsignal CK2X auf der Leitung 35 0-getaktet. Der Daten-Eingang D des ersten D-Flip-Flops 11 ist an den Eingangsanschluß 30 angeschlossen, an welchem ein Steuersignal CKFAST zum Flip-Flop 11 übertragen wird. Das (in Fig. 2 gezeigte) Signal CKFAST ist ein Impulsfreigabesteuersignal, das für die doppelte Breite des positiven CK2X-Impulses (ebenfalls in Fig. 2 gezeigt) einen hohen Zustand einnimmt und sich über beide Enden jedes weiteren Impulses in dem CK2X-Signal erstreckt, um Störungen oder eine Impulsbreitenverzerrung zu verhindern, wenn die beiden Signale (CKFAST und CK2X miteinander logisch UND- verknüpft werden.
- Der Dateneingangsanschluß D des zweiten D-Flip-Flops 12 ist an einen Eingangsanschluß 31 angeschlossen, der das Signal CKSLOW führt. Das Signal CKSLOW (ebenfalls in Fig. 2 gezeigt) ist ein anderes Impulsfreigabesteuersignal, ähnlich dem Signal CKFAST, mit der Ausnahme, daß das Signal CKSLOW viel weniger Freigabeimpulse als das Signal CKFAST aufweist. Der Dateneingangsanschluß D des dritten D-Flip-Flops 13 ist an den Ausgangsanschluß 38 eines ODER-Gatters 16 angeschlossen. Das D-Flip- Flop 13 wählt (über einen Multiplexer 14) die schnellen als Funktion der langsamen Taktsignale auf Leitungen 30 bzw. 31 zur Verwendung beim Treiben des Mikroprozessorsystems aus.
- Die Ausgangssignale von den D-Flip-Flops 11 und 12 werden auf Leitungen 36 und 37 zu Eingängen A und B des Multiplexers 14 übertragen. Der Multiplexer 14 wird durch ein Signal auf eine Ausgangsleitung 40 von dem D-Flip-Flop 13 gesetzt. Wenn das Signal auf der Leitung 40 von dem D-Flip-Flop 13 einen hohen Zustand aufweist (wie in Fig. 2 gezeigt), überträgt der Multiplexer 14 das langsame Taktsignal an den Ausgangsanschluß 37 von dem D-Flip-Flop 12 zu dem B-Eingangsanschluß des Multiplexers 14 und er überträgt den Impuls 41-3 an den Ausgangsanschluß 41 als Teil des CLKOUT-Signals. Wenn das Ausgangssignal von dem D-Flip-Flop 13 einen niedrigen Zustand aufweist, wird das Signal an dem Ausgangsanschluß 36 von dem D-Flip-Flop 11 (das frequenzmäßig dem CKFAST-Signal auf der Leitung 30 entspricht) auf der Leitung 36 über den Eingangsanschluß A des Multiplexers 14 zum Ausgangsanschluß 39 des Multiplexers 14 übertragen. Dieses Signal wird daraufhin durch ein UND-Gatter 15 übertragen, wenn das Signal CK2X auf der Leitung 35, die an die B-Eingangsleitung des UND-Gatters 15 angeschlossen ist, einen hohen Zustand aufweist, wodurch auf der Ausgangsleitung 41 ein Hochfrequenz-CLKOUT-Signal erzeugt wird, das durch die Impulse 41-1, 41-2, 41-5 und 41-6 wiedergegeben wird, wie in Fig. 2 gezeigt. Es wird bemerkt, daß bei diesem Beispiel die Frequenz des CLKOUT-Signals während des Ausgangssignals niedrigen Zustands auf der Leitung 40 von dem D-Flip-Flop 13 die Hälfte der Frequenz des Taktsignals CK2X auf der Leitung 35 aufweist. Ferner wird bemerkt, daß jedoch dieses "CLKOUT- Signal" bezüglich seiner Frequenz gleich derjenigen des CK2X- Signals gemacht werden kann, indem das "CKFAST-Signal" auf einen hohen Zustand gehalten wird, anstatt es zum Kippen zu bringen.
- Sämtliche drei D-Flip-Flops 11, 12 und 13 werden auf der abfallenden Flanke des Eingangstaktsignals CK2X getaktet. Infolge davon wird das CLKOUT-Signal am Anschluß 41 für den nächsten Halbzyklus des Signals CK2X derart auf niedrigem Zustand gehalten, daß sämtliche Ausbreitungsverzögerungen durch die D-Flip- Flops 11, 12 und 13 und den MUX 14 am Anschluß 39 ausgeregelt werden, bevor das CK2X-Signal in den hohen Zustand zurückkehrt Dies stellt die konsistente Genauigkeit der CKLOUT-Impulsbreite an dem Ausgangsanschluß 41 sicher, noch während das CLKOUT- Signal am Anschluß 41 dynamisch zwischen den langsamen und schnellen Frequenzen hin- und herschaltet.
- Die Schaltung in Fig. 1 weist außerdem ein ODER-Gatter 16 mit drei Eingängen auf. Die drei Eingangsleitungen 32, 33 und 34 des ODER-Gatters 16 führen die Steuersignale ATCYCLE, HLDA bzw. CPUWAIT, von denen jedes anzeigt, daß die CPU sich in einem langsamen Zyklus derart befindet, daß das CPU-Taktsignal CLKOUT ohne die Gesamtgeschwindigkeit einer Befehlsfunktion verlangsamt werden kann bei gleichzeitig deutlicher Energieeinsparung.
- Wenn die Signale auf sämtlichen drei Eingangsleitungen 32, 33 und 34 einen niedrigen Zustand aufweisen, weist das Ausgangssignal am Ausgangsanschluß 38 des ODER-Gatters 16 einen niedrigen Zustand auf, weshalb das Ausgangssignal am Ausgangsanschluß 39 des Multiplexers 14 dieselbe Frequenz aufweist wie das Signal auf der Ausgangsleitung 36 des D-Flip-Flops 11, das dieselbe Frequenz aufweist wie das schnelle Taktsignal CKFAST 30.
- Wenn sämtliche der drei Eingangssignale auf den Leitungen 32, 33 und 34 einen hohen Zustand aufweisen, geht das Ausgangssignal von dem ODER-Gatter 16 auf der Leitung 38 in einen hohen Zustand über, wodurch das Ausgangssignal am Anschluß 40 von dem D-Flip-Flop 13 veranlaßt wird, auf der abfallenden Flanke des nächsten Taktimpulses in einen niedrigen Zustand überzugehen, der durch das Taktsignal CK2X auf der Leitung 35 erzeugt wird. Das Signal hohen Zustands auf der Leitung 40 von dem D-Flip- Flop 13 aktiviert den Multiplexer 14 zur Übertragung des Eingangssignals auf der Leitung 37, die an den B-Eingang des Multiplexers 14 angeschlossen ist, zum Ausgangsanschluß 39 des Multiplexers 14. Das Signal auf der Leitung 39 wird zum selben Signal wie das Signal auf der Leitung 37, die an die Ausgangsleitung von dem D-Flip-Flop 12 angeschlossen ist, und wählt das langsame Taktsignal CKSLOW zur Übertragung zur Ausgangsleitung 41.
- Die Schaltung verwendet auch ein UND-Gatter 15 mit zwei Eingängen. Das Ausgangssignal des Multiplexers 14 auf der Leitung 39, bei dem es sich effektiv um ein Impuls-durch-Impuls-Freigabesignal handelt, wird auf der Leitung 35 mit dem Taktsignal CK2X UND-verknüpft, um jeden positiven Impuls des CK2X-Eingangssignals zu wählen oder nicht zu wählen. Die gewählten Impulse werden auf der Ausgangsleitung als Ausgangssignal CLKOUT übertragen, das zum Treiben des Mikroprozessors (CPU) oder einer geeigneten Logikschaltung verwendet wird.
- Während die Signale CKFAST und CKSLOW in an sich bekannter Weise unter Verwendung von Standard-Takterzeugungsschaltungen erzeugt werden, können diese Signale entweder auf dem CPU-Chip selbst oder auf anderen integrierten Schaltungschips erzeugt werden, die mit der CPU verwendet werden. Während die Signale ATCYCLE, HLDA und CPUWAIT die Verwendung des langsamen Taktsignals festsetzend gezeigt sind, um die CPU oder eine andere Logikschaltung zu treiben, können selbstverständlich andere Signale oder Ereignisse verwendet werden, um in geeigneter Weise ein langsames Takt-Ausgangssignal zu erzeugen. Die Minimalfrequenz des langsamen Takt-Ausgangssignals CKSLOW wird lediglich durch die Minimalfrequenz gesteuert, mit welcher die CPU betrieben werden kann, um keine Information zu verlieren, oder Taktgabeproblemen und Störungen entgegenzuwirken. Soweit die Logikschaltung einer Auffrischung bedarf, muß die Minimalfrequenz der Schaltung selbstverständlich derart sein, daß sie die Auffrischung der Schaltung ausreichend häufig ermöglicht, um den Informationsverlust zu verhindern.
- Die Arbeitsweise der anhand von Fig. 1 in Verbindung mit den Wellenformen von Fig. 2 erläuterten Taktverringerungsschaltung ist zumindest insoweit einzigartig, als das Ausgangssignal während sowohl der schnellen wie der langsamen Betriebstaktphase mit dem Gesamtsystem takt-synchronisiert wird, der auf der Leitung 35 mit CK2X bezeichnet ist. Obwohl das System in zufälliger Weise von der hohen auf die langsame Geschwindigkeit urnschaltet, synchronisiert damit das Taktsignal CK2X auf der Leitung 35 zusammen mit den D-Flip-Flops 11, 12 und 13 abhängig von dem Vorhandensein von einem oder mehreren Steuersignalen auf den Eingangsleitungen 32, 33 oder 34 zu dem ODER-Gatter 16 in effektiver Weise die Übertragung der schnellen und langsamen Taktsignale auf den Leitungen 30 und 31 zu der Ausgangsleitung 39 von dem Multiplexer 14. Das Taktsignal CK2X auf der Leitung 35 synchronisiert außerdem den Durchlauf des Signals auf der Leitung 39 durch das UND-Gatter zu der Ausgangsleitung 41. Dadurch wird jegliche Verzögerung des Eintreffens des Signals aufgrund der Ausregelzeit oder andere Systemstörungen kompensiert. Es wird bemerkt, daß das "CLKOUT-Signal" frequenzmäßig von einem Signal gleich dem "CK2X-Eingangstakt" bis hinunter zu einem vollständig statischen Zustand (gestoppt) reichen kann.
- Bei einer typischen Anwendung ist die Schaltung von Fig. 1 in einer Chip-Anordnung enthalten, die zum Taktanschluß des Mikroprozessors eine Schnittstelle bildet.
- Während diese Erfindung in Verbindung mit einer Ausführungsform erläutert wurde, erschließen sich dem Fachmann andere Ausführungsformen dieser Erfindung, die in den Ansprüchen festgelegt sind.
Claims (3)
1. Taktgeberschaltung zur Verwendung zur Bereitstellung
eines Taktsignals für eine Logikschaltung, wobei die
Taktgeberschaltung umfaßt:
Eine Einrichtung (30, 11) zum Erzeugen eines ersten
Taktsignals, das zum Treiben der logischen Schaltung
geeignet ist,
eine Einrichtung (31, 12) zum Erzeugen eines zweiten
Taktsignals, das zum Treiben der logischen Schaltung
geeignet ist, wobei das zweite Taktsignal eine Frequenz
aufweist, die niedriger ist als diejenige des ersten
Taktsignals,
eine Multiplexereinrichtung (14), die wenigstens zwei
Eingangsleitungen aufweist&sub1; wobei eine erste (36) der
Eingangsleitungen zum Empfangen des ersten Taktsignals
und eine zweite (37) Eingangsleitung zum Empfangen des
zweiten Taktsignals ansprechend auf ein Steuersignal
dient, um entweder das erste Taktsignal oder das zweite
Taktsignal zur Übertragung zu der logischen Schaltung
auszuwählen, um die logische Schaltung zu treiben,
eine Ausgangsleitung (39), die an die
Multiplexereinrichtung angeschlossen ist,
eine Einrichtung (13, 16, 32, 33, 34, 38, 40) zum
Steuern des Zustands der Multiplexereinrichtung, um das
erste Taktsignal bei Abwesenheit des Steuersignals und
das zweite Taktsignal bei Anwesenheit des Steuersignals
zu der Ausgangsleitung zu übertragen,
eine Einrichtung zum Ermitteln der Anwesenheit des
Steuersignals, wobei die Einrichtung zum Ermitteln der
Anwesenheit des Steuersignals umfaßt:
Ein erstes logisches Gatter (16), das in der Lage ist,
eine Mehrzahl von Eingangssignalen zu empfangen, wobei
das erste logische Gatter ein Ausgangssignal erzeugt,
das einen ersten Zustand aufweist, ansprechend auf
irgendeines der Mehrzahl von Eingangssignalen, die
anzeigen, daß das zweite Taktsignal verwendet werden sollte,
und
eine Einrichtung (13) zum Erzeugen des Steuersignals,
die auf das Ausgangssignal anspricht,
dadurch gekennzeichnet, daß die Einrichtung zum
Erzeugen umfaßt:
Ein erstes Flip-Flop (11), das eine Eingangsleitung
(30) zum Empfangen des ersten Taktsignals und eine
Ausgangsleitung (36) zum Übertragen einer Replik des
ersten Taktsignals zu der ersten Eingangsleitung des
Multiplexers (14) aufweist,
ein zweites Flip-Flop (12), das eine Eingangsleitung
(31) zum Empfangen des zweiten Taktsignals und eine
Ausgangsleitung zum Übertragen einer Replik des zweiten
Taktsignals zu der zweiten Eingangsleitung des
Multiplexers (14) aufweist,
ein drittes Flip-Flop (13), das eine Eingangsleitung
(38) zum Empfangen des Ausgangssignals aufweist, das
einen ersten Zustand von dem logischen Gatter (16) hat,
und eine Ausgangsleitung (40) zum Übertragen eines
Steuersignals, das von den Ausgangssignal abgeleitet
ist, das einen ersten Zustand hat, zu dem gewählten
Eingang des Multiplexers (14), und
daß die Taktgeberschaltung umfaßt:
Eine Quelle für ein Taktsignal, wobei das Taktsignal
verwendet wird, um das erste Flip-Flop (11), das zweite
Flip-Flop (12) und das dritte Flip-Flop (13) zu takten,
um auf der Ausgangsleitung (36, 37, 40) von jedem der
drei Flip-Flops eine Replik des Signals auf der
Eingangsleitung (30, 31, 38) zu jedem der drei Flip-Flops
zu erzeugen.
2. Struktur nach Anspruch 1, aufweisend eine Einrichtung
(15) zum Übertragen des Ausgangssignals von dem
Multiplexer (14) zu der logischen Schaltung in einer Weise
synchronisiert mit dem Taktsignal.
3. Struktur nach Anspruch 2, wobei die Einrichtung zum
Übertragen des Ausgangssignals von dem Multiplexer (14)
zu der logischen Schaltung in einer Weise
synchronisiert mit dem Taktsignal umfaßt:
Ein UND-Gatter (15), das eine erste Eingangsleitung
(39) aufweist, die mit der Ausgangsleitung von dem
Multiplexer verbunden ist,
eine zweite Eingangsleitung (35), die zum Empfangen des
Taktsignals angeschlossen ist, und
eine Ausgangsleitung (41), auf welcher das Signal von
dem Multiplexer zu der logischen Schaltung übertragen
wird, wenn das Taktsignal und das Signal auf der
Ausgangsleitung von dem Multiplexer sich beide in einem
ausgewählten Zustand befinden.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/858,834 US5254888A (en) | 1992-03-27 | 1992-03-27 | Switchable clock circuit for microprocessors to thereby save power |
PCT/US1993/002461 WO1993020618A1 (en) | 1992-03-27 | 1993-03-25 | High frequency, low power, cmos circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69305049D1 DE69305049D1 (de) | 1996-10-31 |
DE69305049T2 true DE69305049T2 (de) | 1997-02-06 |
Family
ID=25329312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69305049T Expired - Fee Related DE69305049T2 (de) | 1992-03-27 | 1993-03-25 | Hochfrequenz- cmos-schaltung mit geringen verbrauch |
Country Status (11)
Country | Link |
---|---|
US (1) | US5254888A (de) |
EP (1) | EP0598860B1 (de) |
JP (1) | JP2563888B2 (de) |
AT (1) | ATE143541T1 (de) |
CA (1) | CA2110048A1 (de) |
DE (1) | DE69305049T2 (de) |
DK (1) | DK0598860T3 (de) |
ES (1) | ES2095046T3 (de) |
GR (1) | GR3021719T3 (de) |
TW (1) | TW423670U (de) |
WO (1) | WO1993020618A1 (de) |
Families Citing this family (73)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2570845B2 (ja) * | 1988-05-27 | 1997-01-16 | セイコーエプソン株式会社 | 情報処理装置 |
US5652890A (en) * | 1991-05-17 | 1997-07-29 | Vantus Technologies, Inc. | Interrupt for a protected mode microprocessor which facilitates transparent entry to and exit from suspend mode |
US5551033A (en) * | 1991-05-17 | 1996-08-27 | Zenith Data Systems Corporation | Apparatus for maintaining one interrupt mask register in conformity with another in a manner invisible to an executing program |
US5394527A (en) * | 1991-05-17 | 1995-02-28 | Zenith Data Systems Corporation | Method and apparatus facilitating use of a hard disk drive in a computer system having suspend/resume capability |
US6193422B1 (en) * | 1992-04-03 | 2001-02-27 | Nec Corporation | Implementation of idle mode in a suspend/resume microprocessor system |
US5537660A (en) * | 1992-04-17 | 1996-07-16 | Intel Corporation | Microcontroller having selectable bus timing modes based on primary and secondary clocks for controlling the exchange of data with memory |
US5404459A (en) * | 1992-07-21 | 1995-04-04 | Advanced Micro Devices | Serial interface module and method in which the clock is only activated to send a predetermined number of data bits |
US5457414A (en) * | 1992-12-22 | 1995-10-10 | At&T Ipm Corp. | Power supply loss sensor |
US5357146A (en) * | 1992-12-31 | 1994-10-18 | At&T Bell Laboratories | Glitch-free clock multiplexer |
US5587675A (en) * | 1993-08-12 | 1996-12-24 | At&T Global Information Solutions Company | Multiclock controller |
US6052792A (en) * | 1993-08-24 | 2000-04-18 | Mensch, Jr.; William D. | Power management and program execution location management system for CMOS microcomputer |
US7216064B1 (en) * | 1993-09-21 | 2007-05-08 | Intel Corporation | Method and apparatus for programmable thermal sensor for an integrated circuit |
US5483102A (en) * | 1994-05-12 | 1996-01-09 | Intel Corporation | Employing on die temperature sensors and fan-heatsink failure signals to control power dissipation |
US5752011A (en) | 1994-06-20 | 1998-05-12 | Thomas; C. Douglas | Method and system for controlling a processor's clock frequency in accordance with the processor's temperature |
US5615376A (en) * | 1994-08-03 | 1997-03-25 | Neomagic Corp. | Clock management for power reduction in a video display sub-system |
JP3475510B2 (ja) * | 1994-08-09 | 2003-12-08 | ヤマハ株式会社 | 省電力機能付き集積回路 |
US5583461A (en) * | 1994-09-19 | 1996-12-10 | Advanced Micro Devices, Inc. | Internal clock signal generation circuit having external clock detection and a selectable internal clock pulse |
US5754436A (en) * | 1994-12-22 | 1998-05-19 | Texas Instruments Incorporated | Adaptive power management processes, circuits and systems |
US5754837A (en) * | 1994-12-22 | 1998-05-19 | Texas Instruments Incorporated | Clock control circuits, systems and methods |
US5729720A (en) * | 1994-12-22 | 1998-03-17 | Texas Instruments Incorporated | Power management masked clock circuitry, systems and methods |
US5771373A (en) * | 1994-12-22 | 1998-06-23 | Texas Instruments Incorporated | Power management masked clock circuitry, systems and methods |
EP0727728A1 (de) * | 1995-02-15 | 1996-08-21 | International Business Machines Corporation | Leistungssteuerung eines Computersystems |
US5852737A (en) * | 1995-04-24 | 1998-12-22 | National Semiconductor Corporation | Method and apparatus for operating digital static CMOS components in a very low voltage mode during power-down |
US5815736A (en) * | 1995-05-26 | 1998-09-29 | National Semiconductor Corporation | Area and time efficient extraction circuit |
US5659712A (en) * | 1995-05-26 | 1997-08-19 | National Semiconductor Corporation | Pipelined microprocessor that prevents the cache from being read when the contents of the cache are invalid |
DE69619623T2 (de) * | 1995-05-26 | 2002-11-07 | National Semiconductor Corp., Santa Clara | Integrierte primär- und sekundärbussteuereinheit mit einer reduzierten pinanzahl |
US5752269A (en) * | 1995-05-26 | 1998-05-12 | National Semiconductor Corporation | Pipelined microprocessor that pipelines memory requests to an external memory |
US5831877A (en) * | 1995-05-26 | 1998-11-03 | National Semiconductor Corporation | Bit searching through 8, 16, or 32 bit operands using a 32 bit data path |
US5583453A (en) * | 1995-05-26 | 1996-12-10 | National Semiconductor Corporation | Incrementor/decrementor |
US5682339A (en) * | 1995-05-26 | 1997-10-28 | National Semiconductor Corporation | Method for performing rotate through carry using a 32 bit barrel shifter and counter |
US5655139A (en) * | 1995-05-26 | 1997-08-05 | National Semiconductor Corporation | Execution unit architecture to support X86 instruction set and X86 segmented addressing |
US5598112A (en) * | 1995-05-26 | 1997-01-28 | National Semiconductor Corporation | Circuit for generating a demand-based gated clock |
US5731812A (en) * | 1995-05-26 | 1998-03-24 | National Semiconductor Corp. | Liquid crystal display (LCD) protection circuit |
US5541935A (en) * | 1995-05-26 | 1996-07-30 | National Semiconductor Corporation | Integrated circuit with test signal buses and test control circuits |
US5900886A (en) * | 1995-05-26 | 1999-05-04 | National Semiconductor Corporation | Display controller capable of accessing an external memory for gray scale modulation data |
US5826106A (en) * | 1995-05-26 | 1998-10-20 | National Semiconductor Corporation | High performance multifunction direct memory access (DMA) controller |
US5699506A (en) * | 1995-05-26 | 1997-12-16 | National Semiconductor Corporation | Method and apparatus for fault testing a pipelined processor |
US5717909A (en) * | 1995-05-26 | 1998-02-10 | National Semiconductor Corporation | Code breakpoint decoder |
DE69616718T4 (de) * | 1995-05-26 | 2003-02-20 | National Semiconductor Corp., Santa Clara | Vorrichtung und verfahren zur bestimmung von adressen fehlausgerichteter daten |
US5546353A (en) * | 1995-05-26 | 1996-08-13 | National Semiconductor Corporation | Partitioned decode circuit for low power operation |
US5710939A (en) * | 1995-05-26 | 1998-01-20 | National Semiconductor Corporation | Bidirectional parallel data port having multiple data transfer rates, master, and slave operation modes, and selective data transfer termination |
US5649147A (en) * | 1995-05-26 | 1997-07-15 | National Semiconductor Corporation | Circuit for designating instruction pointers for use by a processor decoder |
US5805923A (en) * | 1995-05-26 | 1998-09-08 | Sony Corporation | Configurable power management system having a clock stabilization filter that can be enabled or bypassed depending upon whether a crystal or can oscillator is used |
US5696994A (en) * | 1995-05-26 | 1997-12-09 | National Semiconductor Corporation | Serial interface having control circuits for enabling or disabling N-channel or P-channel transistors to allow for operation in two different transfer modes |
US5612637A (en) * | 1995-05-26 | 1997-03-18 | National Semiconductor Corporation | Supply and interface configurable input/output buffer |
US5680564A (en) * | 1995-05-26 | 1997-10-21 | National Semiconductor Corporation | Pipelined processor with two tier prefetch buffer structure and method with bypass |
WO1996037854A2 (en) * | 1995-05-26 | 1996-11-28 | National Semiconductor Corporation | Integrated circuit with multiple functions sharing multiple internal signal buses according to distributed bus access and control arbitration |
US5821910A (en) * | 1995-05-26 | 1998-10-13 | National Semiconductor Corporation | Clock generation circuit for a display controller having a fine tuneable frame rate |
US6237074B1 (en) | 1995-05-26 | 2001-05-22 | National Semiconductor Corp. | Tagged prefetch and instruction decoder for variable length instruction set and method of operation |
US5692146A (en) * | 1995-05-26 | 1997-11-25 | National Semiconductor Corporation | Method of implementing fast 486TM microprocessor compatible string operations |
US5652718A (en) * | 1995-05-26 | 1997-07-29 | National Semiconductor Corporation | Barrel shifter |
US5617543A (en) * | 1995-05-26 | 1997-04-01 | National Semiconductor Corporation | Non-arithmetical circular buffer cell availability status indicator circuit |
US5687102A (en) * | 1995-05-26 | 1997-11-11 | National Semiconductor Corp. | Double precision (64 bit) shift operations using a 32 bit data path |
US5754460A (en) * | 1995-05-26 | 1998-05-19 | National Semiconductor Corporation | Method for performing signed division |
US5901322A (en) * | 1995-06-22 | 1999-05-04 | National Semiconductor Corporation | Method and apparatus for dynamic control of clocks in a multiple clock processor, particularly for a data cache |
US5825648A (en) * | 1996-03-26 | 1998-10-20 | Casio Phonemate, Inc. | Backup system for a time of day clock in an electronic device |
JP3528413B2 (ja) * | 1996-04-19 | 2004-05-17 | ソニー株式会社 | 関数クロック発生回路並びにそれを用いたイネーブル機能付きd型フリップフロップおよび記憶回路 |
US5789952A (en) * | 1996-05-01 | 1998-08-04 | Cypress Semiconductor Corporation | Anti-lock CPU clock control method, circuit and apparatus |
JP3191720B2 (ja) * | 1997-04-11 | 2001-07-23 | 日本電気株式会社 | マルチプレクサ |
US6928559B1 (en) * | 1997-06-27 | 2005-08-09 | Broadcom Corporation | Battery powered device with dynamic power and performance management |
US6271701B1 (en) * | 1999-05-14 | 2001-08-07 | Analog Devices, Inc. | Resetting flip-flop structures and methods for high-rate trigger generation and event monitoring |
US6166991A (en) * | 1999-11-03 | 2000-12-26 | Cypress Semiconductor Corp. | Circuit, architecture and method for reducing power consumption in a synchronous integrated circuit |
JP3301422B2 (ja) * | 1999-11-08 | 2002-07-15 | 日本電気株式会社 | ディスプレイの駆動方法及びその回路 |
US7260731B1 (en) | 2000-10-23 | 2007-08-21 | Transmeta Corporation | Saving power when in or transitioning to a static mode of a processor |
US7085952B2 (en) * | 2001-09-14 | 2006-08-01 | Medtronic, Inc. | Method and apparatus for writing data between fast and slow clock domains |
US6988215B2 (en) * | 2001-09-14 | 2006-01-17 | Medtronic, Inc. | Method and apparatus for synchronization of clock domains |
US6865135B2 (en) * | 2003-03-12 | 2005-03-08 | Micron Technology, Inc. | Multi-frequency synchronizing clock signal generator |
US6975145B1 (en) * | 2003-06-02 | 2005-12-13 | Xilinx, Inc. | Glitchless dynamic multiplexer with synchronous and asynchronous controls |
US7129765B2 (en) | 2004-04-30 | 2006-10-31 | Xilinx, Inc. | Differential clock tree in an integrated circuit |
US7696290B2 (en) * | 2004-12-03 | 2010-04-13 | Crompton Corporation | Aromatic sulfonic acids, amines, and nitrophenols in combination with nitroxyl radical-containing compounds or C-nitrosanilines as polymerization inhibitors |
US8456193B2 (en) | 2010-09-17 | 2013-06-04 | Qualcomm Incorporated | Integrated circuit leakage power reduction using enhanced gated-Q scan techniques |
US8909509B2 (en) | 2010-10-01 | 2014-12-09 | Rockwell Automation Technologies, Inc. | Dynamically selecting master clock to manage non-linear simulation clocks |
US9225322B2 (en) | 2013-12-17 | 2015-12-29 | Micron Technology, Inc. | Apparatuses and methods for providing clock signals |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5881334A (ja) * | 1981-11-11 | 1983-05-16 | Hitachi Ltd | 情報処理装置 |
US4835681A (en) * | 1984-06-27 | 1989-05-30 | Compaq Computer Corporation | Personal computer having normal and high speed execution modes |
US4727491A (en) * | 1984-06-27 | 1988-02-23 | Compaq Computer Corporation | Personal computer having normal and high speed execution modes |
US4748417A (en) * | 1985-02-05 | 1988-05-31 | Siemens Aktiengesellschaft | Method and circuit arrangement for switching a clock-controlled device having a plurality of operating statuses |
GB8615399D0 (en) * | 1986-06-24 | 1986-07-30 | Int Computers Ltd | Switching circuit |
JP2643146B2 (ja) * | 1987-05-14 | 1997-08-20 | ソニー株式会社 | マイクロコンピュータのクロック生成回路 |
JP2570845B2 (ja) * | 1988-05-27 | 1997-01-16 | セイコーエプソン株式会社 | 情報処理装置 |
US4965524A (en) * | 1988-06-09 | 1990-10-23 | National Semiconductor Corp. | Glitch free clock select |
GB2246455A (en) | 1990-07-23 | 1992-01-29 | Philips Electronic Associated | Altering the rate at which digital circuitry operates |
US5155380A (en) * | 1991-04-12 | 1992-10-13 | Acer Incorporated | Clock switching circuit and method for preventing glitch during switching |
-
1992
- 1992-03-27 US US07/858,834 patent/US5254888A/en not_active Expired - Lifetime
-
1993
- 1993-03-25 DE DE69305049T patent/DE69305049T2/de not_active Expired - Fee Related
- 1993-03-25 DK DK93907574.3T patent/DK0598860T3/da active
- 1993-03-25 AT AT93907574T patent/ATE143541T1/de not_active IP Right Cessation
- 1993-03-25 CA CA002110048A patent/CA2110048A1/en not_active Abandoned
- 1993-03-25 EP EP93907574A patent/EP0598860B1/de not_active Expired - Lifetime
- 1993-03-25 JP JP5517488A patent/JP2563888B2/ja not_active Expired - Lifetime
- 1993-03-25 ES ES93907574T patent/ES2095046T3/es not_active Expired - Lifetime
- 1993-03-25 WO PCT/US1993/002461 patent/WO1993020618A1/en active IP Right Grant
- 1993-12-03 TW TW086220156U patent/TW423670U/zh not_active IP Right Cessation
-
1996
- 1996-11-20 GR GR960403114T patent/GR3021719T3/el unknown
Also Published As
Publication number | Publication date |
---|---|
DE69305049D1 (de) | 1996-10-31 |
ATE143541T1 (de) | 1996-10-15 |
US5254888A (en) | 1993-10-19 |
EP0598860A1 (de) | 1994-06-01 |
TW423670U (en) | 2001-02-21 |
DK0598860T3 (de) | 1997-03-17 |
CA2110048A1 (en) | 1993-10-14 |
EP0598860A4 (en) | 1994-10-05 |
EP0598860B1 (de) | 1996-09-25 |
JPH06510648A (ja) | 1994-11-24 |
JP2563888B2 (ja) | 1996-12-18 |
GR3021719T3 (en) | 1997-02-28 |
WO1993020618A1 (en) | 1993-10-14 |
ES2095046T3 (es) | 1997-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69305049T2 (de) | Hochfrequenz- cmos-schaltung mit geringen verbrauch | |
DE69120586T2 (de) | Rechnersystem mit synchronem Bus | |
DE69229162T2 (de) | Synchronisiergerät und Verfahren | |
DE19580707C2 (de) | PCI-ZU-ISA-Interrupt-Protokoll-Konverter und -Auswahlmechanismus | |
DE69111283T2 (de) | Mikroprozessor mit niedrigem Leistungsverbrauch. | |
DE69021594T2 (de) | Hochgeschwindigkeitsdatenübertragung auf einem Rechnersystembus. | |
DE69716112T2 (de) | Taktanpassung mit feinregelung | |
DE4345604B3 (de) | Vorrichtung zur Kommunikation mit einem DRAM | |
DE69502462T2 (de) | Flankensteilheitssteuerschaltung | |
DE69233510T2 (de) | Ausgangspuffer für Mikroprozessor | |
DE69115170T2 (de) | Frequenzteiler und Impulsformer. | |
DE69318348T2 (de) | Schnittstelle für asynchronen Bus zur Minimisierung von Übertragungszeiten | |
DE69428634T2 (de) | Hardware-Anordnung und Verfahren zur Ausdehnung der Datenverarbeitungszeit in den Fliessbandstufen eines Mikrorechnersystems | |
DE69525093T2 (de) | Vorrichtung und Verfahren zur Erzeugung eines phasengesteuerten Taktsignals | |
DE3110196A1 (de) | Datenverarbeitungssystem | |
DE19882870C2 (de) | Verfahren und Einrichtung zum Weiterleiten eines Signals zwischen synchronen Taktdomänen, die bei einem nicht-ganzzahligen Frequenzverhältnis arbeiten | |
DE3732798A1 (de) | Datenverarbeitungssystem mit ueberlappendem zugriff auf einen globalen speicher durch eine quelle mit hoher prioritaet | |
DE19649676A1 (de) | Peripherieeinheitwählsystem | |
DE19852457C2 (de) | Verfahren und Vorrichtung zur Phasendrehung in einem Phasenregelkreis | |
DE3850808T2 (de) | Erzeugung von Taktimpulsen. | |
DE19828620A1 (de) | Während des Betriebs aufteilbarer Computerbus für einen verbesserten Betrieb mit sich ändernden Bustaktfrequenzen | |
DE3486246T2 (de) | Getaktete logische CMOS-Schaltung ohne zeitlichen Konflikt. | |
DE69715409T2 (de) | Seriell-parallel- und parallel-seriell-umsetzer | |
DE3751083T2 (de) | Schnittstelle für seriellen Bus, fähig für den Datentransfer in verschiedenen Formaten. | |
DE69128985T2 (de) | IEEE488-Schnittstelle |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |