DE69305049T2 - Hochfrequenz- cmos-schaltung mit geringen verbrauch - Google Patents

Hochfrequenz- cmos-schaltung mit geringen verbrauch

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Description

    Technisches Gebiet
  • Diese Erfindung betrifft CMOS-Logik- und Speicherschaltungen, und insbesondere solche Schaltungen, die in Mikroprozessoren oder dergleichen verwendet werden, die mit niedrigem Stromverbrauch jedoch hoher Frequenz arbeiten, und ein Verfahren bzw. Verfahren zum Betreiben dieser Schaltungen mit niedrigem Stromverbrauch und hoher effektiver Frequenz.
    • Stand der Technik
  • In vielen auf Mikroprozessoren basierenden Hochleistungs-Computersystemen ist die Computersystem-Taktgeschwindigkeit üblicherweise viel schneller als verschiedene System-Zykluszeiten, wie beispielsweise Haltezyklen und Speicherzyklen. Dies stellt insbesondere bei einer Computersystem-Architektur, wie beispielsweise dem IBM-PC-AT, beispielsweise dann ein Problem dar, wenn sie bzw. er auf den relativ langsamen peripheren Bus zugreift. (Derartige Zugriffe werden vorliegend als "AT-Zyklen" bezeichnet.) Während derartig relativ langsamer Zyklustypen ist die CPU (der Mikroprozessor) herkömmlicherweise in einem Wartezustand gehalten worden, wobei der CPU-Takt weiterhin mit derselben (hohen) Geschwindigkeit arbeitet. Das Problem dabei besteht darin, daß in CMOS-Schaltungen (wie beispielsweise in einem Mikroprozessor) die Verlustleistung direkt proportional zur Taktfrequenz ist. Dadurch verschwendet dieser Betriebsmodus wertvolle Energie (insbesondere bei batteriegetriebenen Computersystemen), um die CPU bei voller Geschwindigkeit am Laufen zu halten, während die CPU in einem Wartezustand gehalten wird, da das CPU-Takten zu diesem Zeitpunkt keine nützliche Funktion durchführt. Eine CPU, wie beispielweise der Intel 486-Mikroprozessor, hat eine Verlustleistung von ungefähr 4 Watt bei einer Arbeitsfrequenz von 33 MHz. Eine Taktgeberschaltung, die sämtliche Merkmale vorwegnimmt, die im Oberbegriff von Anspruch 1 aufgeführt sind, ist aus der EP-A-0 291 335 bekannt.
    • Offenbarung der Erfindung
  • Um diese Verlustleistung zu verringern, verlangsamt die vorliegende Erfindung dynamisch den CPU-Takt während ausgewählter Betriebsvorgänge, wie beispielsweise dem HLDA (halten), dem CPUWAIT (warten) und dem ATCYCLE (ausgewählte IBM-PC-AT- Zyklen). Der CPU-Takt wird auf seine minimal zulässige Frequenz bei präziser Synchronsteuerung verlangsamt, um die Genauigkeit der Hochfrequenz-Taktflanken beizubehalten und um Störungen oder um unter dem Standard liegende Impulsbreiten zu verhindem. Beispielsweise während eines ATCYCLE f wird der CPU-Takt dynamisch auf 2 MHz mit dem Ergebnis eine Verlustleistung auf 1/4 Watt ausgehend von 4 Watt bei 33 MHz verlangsamt. Dieses dynamische Verlangsamen des CPU-Takts verringert deutlich die gesamte mittlere Verlustleistung, ohne die Systemleistungsfähigkeit zu verringern. Diese Energieeinsparung verringert ihrerseits die Systemwärmeerzeugung und erhöht die Batterieund die System-Standzeit. Diese Erfindung läßt sich in Verbindung mit der folgenden detaillierten Beschreibung in Verbindung mit den Zeichnungen besser verstehen.
    • Kurze Beschreibung der Zeichnungen
  • Fig. 1 zeigt die Schaltung dieser Erfindung zur Verringerung der Betriebsfrequenz einer CMOS-Schaltung, wie beispielsweise eines Mikroprozessors, während bestimmter Betriebsvorgänge
  • Fig. 2 zeigt die Wellenformen, die den Betrieb der in Fig. 1 gezeigten Schaltung zugeordnet sind.
    • Beste Art und Weise, die Erfindung auszuführen
  • Wie in Fig. 1 gezeigt, weist die vorliegende Erfindung drei Negativ-Flanken-getriggerte D-Flip-Flops (DFF's) 11, 12 und 13 auf. Sämtliche drei D-Flip-Flops 11, 12 und 13 werden durch dasselbe Taktsignal CK2X auf der Leitung 35 0-getaktet. Der Daten-Eingang D des ersten D-Flip-Flops 11 ist an den Eingangsanschluß 30 angeschlossen, an welchem ein Steuersignal CKFAST zum Flip-Flop 11 übertragen wird. Das (in Fig. 2 gezeigte) Signal CKFAST ist ein Impulsfreigabesteuersignal, das für die doppelte Breite des positiven CK2X-Impulses (ebenfalls in Fig. 2 gezeigt) einen hohen Zustand einnimmt und sich über beide Enden jedes weiteren Impulses in dem CK2X-Signal erstreckt, um Störungen oder eine Impulsbreitenverzerrung zu verhindern, wenn die beiden Signale (CKFAST und CK2X miteinander logisch UND- verknüpft werden.
  • Der Dateneingangsanschluß D des zweiten D-Flip-Flops 12 ist an einen Eingangsanschluß 31 angeschlossen, der das Signal CKSLOW führt. Das Signal CKSLOW (ebenfalls in Fig. 2 gezeigt) ist ein anderes Impulsfreigabesteuersignal, ähnlich dem Signal CKFAST, mit der Ausnahme, daß das Signal CKSLOW viel weniger Freigabeimpulse als das Signal CKFAST aufweist. Der Dateneingangsanschluß D des dritten D-Flip-Flops 13 ist an den Ausgangsanschluß 38 eines ODER-Gatters 16 angeschlossen. Das D-Flip- Flop 13 wählt (über einen Multiplexer 14) die schnellen als Funktion der langsamen Taktsignale auf Leitungen 30 bzw. 31 zur Verwendung beim Treiben des Mikroprozessorsystems aus.
  • Die Ausgangssignale von den D-Flip-Flops 11 und 12 werden auf Leitungen 36 und 37 zu Eingängen A und B des Multiplexers 14 übertragen. Der Multiplexer 14 wird durch ein Signal auf eine Ausgangsleitung 40 von dem D-Flip-Flop 13 gesetzt. Wenn das Signal auf der Leitung 40 von dem D-Flip-Flop 13 einen hohen Zustand aufweist (wie in Fig. 2 gezeigt), überträgt der Multiplexer 14 das langsame Taktsignal an den Ausgangsanschluß 37 von dem D-Flip-Flop 12 zu dem B-Eingangsanschluß des Multiplexers 14 und er überträgt den Impuls 41-3 an den Ausgangsanschluß 41 als Teil des CLKOUT-Signals. Wenn das Ausgangssignal von dem D-Flip-Flop 13 einen niedrigen Zustand aufweist, wird das Signal an dem Ausgangsanschluß 36 von dem D-Flip-Flop 11 (das frequenzmäßig dem CKFAST-Signal auf der Leitung 30 entspricht) auf der Leitung 36 über den Eingangsanschluß A des Multiplexers 14 zum Ausgangsanschluß 39 des Multiplexers 14 übertragen. Dieses Signal wird daraufhin durch ein UND-Gatter 15 übertragen, wenn das Signal CK2X auf der Leitung 35, die an die B-Eingangsleitung des UND-Gatters 15 angeschlossen ist, einen hohen Zustand aufweist, wodurch auf der Ausgangsleitung 41 ein Hochfrequenz-CLKOUT-Signal erzeugt wird, das durch die Impulse 41-1, 41-2, 41-5 und 41-6 wiedergegeben wird, wie in Fig. 2 gezeigt. Es wird bemerkt, daß bei diesem Beispiel die Frequenz des CLKOUT-Signals während des Ausgangssignals niedrigen Zustands auf der Leitung 40 von dem D-Flip-Flop 13 die Hälfte der Frequenz des Taktsignals CK2X auf der Leitung 35 aufweist. Ferner wird bemerkt, daß jedoch dieses "CLKOUT- Signal" bezüglich seiner Frequenz gleich derjenigen des CK2X- Signals gemacht werden kann, indem das "CKFAST-Signal" auf einen hohen Zustand gehalten wird, anstatt es zum Kippen zu bringen.
  • Sämtliche drei D-Flip-Flops 11, 12 und 13 werden auf der abfallenden Flanke des Eingangstaktsignals CK2X getaktet. Infolge davon wird das CLKOUT-Signal am Anschluß 41 für den nächsten Halbzyklus des Signals CK2X derart auf niedrigem Zustand gehalten, daß sämtliche Ausbreitungsverzögerungen durch die D-Flip- Flops 11, 12 und 13 und den MUX 14 am Anschluß 39 ausgeregelt werden, bevor das CK2X-Signal in den hohen Zustand zurückkehrt Dies stellt die konsistente Genauigkeit der CKLOUT-Impulsbreite an dem Ausgangsanschluß 41 sicher, noch während das CLKOUT- Signal am Anschluß 41 dynamisch zwischen den langsamen und schnellen Frequenzen hin- und herschaltet.
  • Die Schaltung in Fig. 1 weist außerdem ein ODER-Gatter 16 mit drei Eingängen auf. Die drei Eingangsleitungen 32, 33 und 34 des ODER-Gatters 16 führen die Steuersignale ATCYCLE, HLDA bzw. CPUWAIT, von denen jedes anzeigt, daß die CPU sich in einem langsamen Zyklus derart befindet, daß das CPU-Taktsignal CLKOUT ohne die Gesamtgeschwindigkeit einer Befehlsfunktion verlangsamt werden kann bei gleichzeitig deutlicher Energieeinsparung.
  • Wenn die Signale auf sämtlichen drei Eingangsleitungen 32, 33 und 34 einen niedrigen Zustand aufweisen, weist das Ausgangssignal am Ausgangsanschluß 38 des ODER-Gatters 16 einen niedrigen Zustand auf, weshalb das Ausgangssignal am Ausgangsanschluß 39 des Multiplexers 14 dieselbe Frequenz aufweist wie das Signal auf der Ausgangsleitung 36 des D-Flip-Flops 11, das dieselbe Frequenz aufweist wie das schnelle Taktsignal CKFAST 30.
  • Wenn sämtliche der drei Eingangssignale auf den Leitungen 32, 33 und 34 einen hohen Zustand aufweisen, geht das Ausgangssignal von dem ODER-Gatter 16 auf der Leitung 38 in einen hohen Zustand über, wodurch das Ausgangssignal am Anschluß 40 von dem D-Flip-Flop 13 veranlaßt wird, auf der abfallenden Flanke des nächsten Taktimpulses in einen niedrigen Zustand überzugehen, der durch das Taktsignal CK2X auf der Leitung 35 erzeugt wird. Das Signal hohen Zustands auf der Leitung 40 von dem D-Flip- Flop 13 aktiviert den Multiplexer 14 zur Übertragung des Eingangssignals auf der Leitung 37, die an den B-Eingang des Multiplexers 14 angeschlossen ist, zum Ausgangsanschluß 39 des Multiplexers 14. Das Signal auf der Leitung 39 wird zum selben Signal wie das Signal auf der Leitung 37, die an die Ausgangsleitung von dem D-Flip-Flop 12 angeschlossen ist, und wählt das langsame Taktsignal CKSLOW zur Übertragung zur Ausgangsleitung 41.
  • Die Schaltung verwendet auch ein UND-Gatter 15 mit zwei Eingängen. Das Ausgangssignal des Multiplexers 14 auf der Leitung 39, bei dem es sich effektiv um ein Impuls-durch-Impuls-Freigabesignal handelt, wird auf der Leitung 35 mit dem Taktsignal CK2X UND-verknüpft, um jeden positiven Impuls des CK2X-Eingangssignals zu wählen oder nicht zu wählen. Die gewählten Impulse werden auf der Ausgangsleitung als Ausgangssignal CLKOUT übertragen, das zum Treiben des Mikroprozessors (CPU) oder einer geeigneten Logikschaltung verwendet wird.
  • Während die Signale CKFAST und CKSLOW in an sich bekannter Weise unter Verwendung von Standard-Takterzeugungsschaltungen erzeugt werden, können diese Signale entweder auf dem CPU-Chip selbst oder auf anderen integrierten Schaltungschips erzeugt werden, die mit der CPU verwendet werden. Während die Signale ATCYCLE, HLDA und CPUWAIT die Verwendung des langsamen Taktsignals festsetzend gezeigt sind, um die CPU oder eine andere Logikschaltung zu treiben, können selbstverständlich andere Signale oder Ereignisse verwendet werden, um in geeigneter Weise ein langsames Takt-Ausgangssignal zu erzeugen. Die Minimalfrequenz des langsamen Takt-Ausgangssignals CKSLOW wird lediglich durch die Minimalfrequenz gesteuert, mit welcher die CPU betrieben werden kann, um keine Information zu verlieren, oder Taktgabeproblemen und Störungen entgegenzuwirken. Soweit die Logikschaltung einer Auffrischung bedarf, muß die Minimalfrequenz der Schaltung selbstverständlich derart sein, daß sie die Auffrischung der Schaltung ausreichend häufig ermöglicht, um den Informationsverlust zu verhindern.
  • Die Arbeitsweise der anhand von Fig. 1 in Verbindung mit den Wellenformen von Fig. 2 erläuterten Taktverringerungsschaltung ist zumindest insoweit einzigartig, als das Ausgangssignal während sowohl der schnellen wie der langsamen Betriebstaktphase mit dem Gesamtsystem takt-synchronisiert wird, der auf der Leitung 35 mit CK2X bezeichnet ist. Obwohl das System in zufälliger Weise von der hohen auf die langsame Geschwindigkeit urnschaltet, synchronisiert damit das Taktsignal CK2X auf der Leitung 35 zusammen mit den D-Flip-Flops 11, 12 und 13 abhängig von dem Vorhandensein von einem oder mehreren Steuersignalen auf den Eingangsleitungen 32, 33 oder 34 zu dem ODER-Gatter 16 in effektiver Weise die Übertragung der schnellen und langsamen Taktsignale auf den Leitungen 30 und 31 zu der Ausgangsleitung 39 von dem Multiplexer 14. Das Taktsignal CK2X auf der Leitung 35 synchronisiert außerdem den Durchlauf des Signals auf der Leitung 39 durch das UND-Gatter zu der Ausgangsleitung 41. Dadurch wird jegliche Verzögerung des Eintreffens des Signals aufgrund der Ausregelzeit oder andere Systemstörungen kompensiert. Es wird bemerkt, daß das "CLKOUT-Signal" frequenzmäßig von einem Signal gleich dem "CK2X-Eingangstakt" bis hinunter zu einem vollständig statischen Zustand (gestoppt) reichen kann.
  • Bei einer typischen Anwendung ist die Schaltung von Fig. 1 in einer Chip-Anordnung enthalten, die zum Taktanschluß des Mikroprozessors eine Schnittstelle bildet.
  • Während diese Erfindung in Verbindung mit einer Ausführungsform erläutert wurde, erschließen sich dem Fachmann andere Ausführungsformen dieser Erfindung, die in den Ansprüchen festgelegt sind.

Claims (3)

1. Taktgeberschaltung zur Verwendung zur Bereitstellung eines Taktsignals für eine Logikschaltung, wobei die Taktgeberschaltung umfaßt:
Eine Einrichtung (30, 11) zum Erzeugen eines ersten Taktsignals, das zum Treiben der logischen Schaltung geeignet ist,
eine Einrichtung (31, 12) zum Erzeugen eines zweiten Taktsignals, das zum Treiben der logischen Schaltung geeignet ist, wobei das zweite Taktsignal eine Frequenz aufweist, die niedriger ist als diejenige des ersten Taktsignals,
eine Multiplexereinrichtung (14), die wenigstens zwei Eingangsleitungen aufweist&sub1; wobei eine erste (36) der Eingangsleitungen zum Empfangen des ersten Taktsignals und eine zweite (37) Eingangsleitung zum Empfangen des zweiten Taktsignals ansprechend auf ein Steuersignal dient, um entweder das erste Taktsignal oder das zweite Taktsignal zur Übertragung zu der logischen Schaltung auszuwählen, um die logische Schaltung zu treiben, eine Ausgangsleitung (39), die an die Multiplexereinrichtung angeschlossen ist,
eine Einrichtung (13, 16, 32, 33, 34, 38, 40) zum Steuern des Zustands der Multiplexereinrichtung, um das erste Taktsignal bei Abwesenheit des Steuersignals und das zweite Taktsignal bei Anwesenheit des Steuersignals zu der Ausgangsleitung zu übertragen,
eine Einrichtung zum Ermitteln der Anwesenheit des Steuersignals, wobei die Einrichtung zum Ermitteln der Anwesenheit des Steuersignals umfaßt:
Ein erstes logisches Gatter (16), das in der Lage ist, eine Mehrzahl von Eingangssignalen zu empfangen, wobei das erste logische Gatter ein Ausgangssignal erzeugt, das einen ersten Zustand aufweist, ansprechend auf irgendeines der Mehrzahl von Eingangssignalen, die anzeigen, daß das zweite Taktsignal verwendet werden sollte, und
eine Einrichtung (13) zum Erzeugen des Steuersignals, die auf das Ausgangssignal anspricht,
dadurch gekennzeichnet, daß die Einrichtung zum Erzeugen umfaßt:
Ein erstes Flip-Flop (11), das eine Eingangsleitung (30) zum Empfangen des ersten Taktsignals und eine Ausgangsleitung (36) zum Übertragen einer Replik des ersten Taktsignals zu der ersten Eingangsleitung des Multiplexers (14) aufweist,
ein zweites Flip-Flop (12), das eine Eingangsleitung (31) zum Empfangen des zweiten Taktsignals und eine Ausgangsleitung zum Übertragen einer Replik des zweiten Taktsignals zu der zweiten Eingangsleitung des Multiplexers (14) aufweist,
ein drittes Flip-Flop (13), das eine Eingangsleitung (38) zum Empfangen des Ausgangssignals aufweist, das einen ersten Zustand von dem logischen Gatter (16) hat, und eine Ausgangsleitung (40) zum Übertragen eines Steuersignals, das von den Ausgangssignal abgeleitet ist, das einen ersten Zustand hat, zu dem gewählten Eingang des Multiplexers (14), und
daß die Taktgeberschaltung umfaßt:
Eine Quelle für ein Taktsignal, wobei das Taktsignal verwendet wird, um das erste Flip-Flop (11), das zweite Flip-Flop (12) und das dritte Flip-Flop (13) zu takten, um auf der Ausgangsleitung (36, 37, 40) von jedem der drei Flip-Flops eine Replik des Signals auf der Eingangsleitung (30, 31, 38) zu jedem der drei Flip-Flops zu erzeugen.
2. Struktur nach Anspruch 1, aufweisend eine Einrichtung (15) zum Übertragen des Ausgangssignals von dem Multiplexer (14) zu der logischen Schaltung in einer Weise synchronisiert mit dem Taktsignal.
3. Struktur nach Anspruch 2, wobei die Einrichtung zum Übertragen des Ausgangssignals von dem Multiplexer (14) zu der logischen Schaltung in einer Weise synchronisiert mit dem Taktsignal umfaßt:
Ein UND-Gatter (15), das eine erste Eingangsleitung (39) aufweist, die mit der Ausgangsleitung von dem Multiplexer verbunden ist,
eine zweite Eingangsleitung (35), die zum Empfangen des Taktsignals angeschlossen ist, und
eine Ausgangsleitung (41), auf welcher das Signal von dem Multiplexer zu der logischen Schaltung übertragen wird, wenn das Taktsignal und das Signal auf der Ausgangsleitung von dem Multiplexer sich beide in einem ausgewählten Zustand befinden.
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