JPS6297033A - 乗算装置 - Google Patents
乗算装置Info
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- JPS6297033A JPS6297033A JP60237884A JP23788485A JPS6297033A JP S6297033 A JPS6297033 A JP S6297033A JP 60237884 A JP60237884 A JP 60237884A JP 23788485 A JP23788485 A JP 23788485A JP S6297033 A JPS6297033 A JP S6297033A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/523—Multiplying only
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- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の利用分野〕
本発明はデータ処理装置における乗算装置に係り、特に
１マシンサイクル毎に１個の演算結果を求めるベクトル
処理装置に好適な乗算装置に関する。
１マシンサイクル毎に１個の演算結果を求めるベクトル
処理装置に好適な乗算装置に関する。
乗数を重複走査して被乗数の倍数を発生する乗算装置の
例として、例えばＩ Ｂ Ｍ Ｊ ｏｕｒｎａｌ（ア
イ・ビー・エムジャーナル）（１９６７年１月号３４〜
５３頁）にＡｎｄｅｒｓｏｎ （アンダーソン）他によ
り“Ｔｈｅ Ｉ Ｂ Ｍ Ｓｙｓｔｅｍ／ ３６０
Ｍｏｄｅｌ ９１ ： Ｆｌｏａｔｉｎｇ−Ｐｏｉｎｔ
Ｅｘｅｃｕｔｉｏｎ Ｕｎｉｔ” （ザアイ・ビー・
エムシステム／３６０ モデル９１：フローティングー
ポイントエグゼキューションユニット″と題して発表さ
れている乗算器がある。
例として、例えばＩ Ｂ Ｍ Ｊ ｏｕｒｎａｌ（ア
イ・ビー・エムジャーナル）（１９６７年１月号３４〜
５３頁）にＡｎｄｅｒｓｏｎ （アンダーソン）他によ
り“Ｔｈｅ Ｉ Ｂ Ｍ Ｓｙｓｔｅｍ／ ３６０
Ｍｏｄｅｌ ９１ ： Ｆｌｏａｔｉｎｇ−Ｐｏｉｎｔ
Ｅｘｅｃｕｔｉｏｎ Ｕｎｉｔ” （ザアイ・ビー・
エムシステム／３６０ モデル９１：フローティングー
ポイントエグゼキューションユニット″と題して発表さ
れている乗算器がある。
これは乗数を分割して数回にわたり被乗数の倍数を発生
させ、ハーフキャリ、ハーフサムの形のま＼で１回の倍
数発生に使用される乗数のビット数だけ右にシフトして
次回の倍数に加え、右シフトにより樹木状の桁上げ保留
加算器からこぼれるハーフキャリとバーフサ１１は下位
ビット用加算器で和を求め１倍数発生のための乗数を取
り尽したところで最終的にハーフ側ヤリとハーフサムを
桁上げ伝播加算器で力１：ｌし、積を求めるというもの
である。
させ、ハーフキャリ、ハーフサムの形のま＼で１回の倍
数発生に使用される乗数のビット数だけ右にシフトして
次回の倍数に加え、右シフトにより樹木状の桁上げ保留
加算器からこぼれるハーフキャリとバーフサ１１は下位
ビット用加算器で和を求め１倍数発生のための乗数を取
り尽したところで最終的にハーフ側ヤリとハーフサムを
桁上げ伝播加算器で力１：ｌし、積を求めるというもの
である。
しかし、近年スーパコンピュータと称されるバク１ヘル
処理装置では、乗算装置の要件として、１マシンサイク
ル毎に１個の積を出力することが前提とされることが多
く、上記文献に記載された乗算装置と同一あるいは類似
の構成により、乗数を分割して数回に分けて分割された
乗数を倍数発生回路に供給し、同じ倍数発生回路を１つ
の積が求めるのに際して繰返して使用する乗算装置では
。
処理装置では、乗算装置の要件として、１マシンサイク
ル毎に１個の積を出力することが前提とされることが多
く、上記文献に記載された乗算装置と同一あるいは類似
の構成により、乗数を分割して数回に分けて分割された
乗数を倍数発生回路に供給し、同じ倍数発生回路を１つ
の積が求めるのに際して繰返して使用する乗算装置では
。
１マシンサイクル毎に１個の積を出力することは方式的
に不可能である。
に不可能である。
１マシンサイクル毎に１個の積を出力するベクトル乗算
装置の例として特願昭５８−１７５９９４号があるが、
この例ではキャリセイブアダー（Ｃ８Ａ）の符号生成方
式が主な内容となっているため、キャリセイブアダーの
符号生成に直接関係のない部分は省略されているので、
こ＼ではベクトル乗算装置の動作に関係する部分を盛り
込み、逆にベクトル乗算装置の動作に直接関係しない部
分を省略して第３図に示す。
装置の例として特願昭５８−１７５９９４号があるが、
この例ではキャリセイブアダー（Ｃ８Ａ）の符号生成方
式が主な内容となっているため、キャリセイブアダーの
符号生成に直接関係のない部分は省略されているので、
こ＼ではベクトル乗算装置の動作に関係する部分を盛り
込み、逆にベクトル乗算装置の動作に直接関係しない部
分を省略して第３図に示す。
第３図において、１ないし４は被乗数レジスタおよび被
乗数ディレィレジスタであり、各々６４ビツトの長さで
ある。５ないし８は乗数レジスタおよび乗数ディレィレ
ジスタであり、それぞれ６４．４８，３２．１６ビツト
の長さである。９ないし１２はＣ５Ａトリーである。１
３ないし１８はＣ５Ａ （桁上げ保留加算器）、１９，
２１，２３．２５はハーフキャリレジスタ（ＨＣ）、２
０゜２２．２４．２６はハーフサムレジスタ（Ｈ５）。
乗数ディレィレジスタであり、各々６４ビツトの長さで
ある。５ないし８は乗数レジスタおよび乗数ディレィレ
ジスタであり、それぞれ６４．４８，３２．１６ビツト
の長さである。９ないし１２はＣ５Ａトリーである。１
３ないし１８はＣ５Ａ （桁上げ保留加算器）、１９，
２１，２３．２５はハーフキャリレジスタ（ＨＣ）、２
０゜２２．２４．２６はハーフサムレジスタ（Ｈ５）。
２７ないし２９は下位ビット用加算器（ＳＰＡ）、３０
ないし３３は下位ビット加算結果レジスタ（ＳＰＡＬ）
、３４はＣＰＡ （桁上げ伝播加算器）、３５は桁上げ
伝播加算結果レジスタ（ＣＰＡＬ）である。第４図はＣ
８Ａトリーの詳細であり、２０１ないし２０８は倍数発
生回路、２０９ないし２１４は桁上げ保留加算器を示し
ている。このＣ８Ａトリーの動作は先の文献に詳述され
ているので、こＮでは省略する。
ないし３３は下位ビット加算結果レジスタ（ＳＰＡＬ）
、３４はＣＰＡ （桁上げ伝播加算器）、３５は桁上げ
伝播加算結果レジスタ（ＣＰＡＬ）である。第４図はＣ
８Ａトリーの詳細であり、２０１ないし２０８は倍数発
生回路、２０９ないし２１４は桁上げ保留加算器を示し
ている。このＣ８Ａトリーの動作は先の文献に詳述され
ているので、こＮでは省略する。
以下、第３図に示すベクトル乗算装置の動作を第５図に
示すタイムチャートにもとづき説明する。
示すタイムチャートにもとづき説明する。
第５図において、Ａｔ、Ｂｉはそれぞれｉ番目の被乗数
１乗数を示している。
１乗数を示している。
まず、ＡＩと８１がＭＣＡＮＤＩ （被乗数レジスタ’
）１．ＭＰＬＩＲＩ （乗数レジスタ）５にセットされ
る６次にＣ８Ａトリー９によってＡ１と８１の４９ない
し６４番目の１６ビツトとを掛け、結果をＨＣＩ（ハー
フキャリ）１９とＨ３Ｉ（ハーフサム）２０にセットす
ると同時に、Ａ１をＭＣＡＮＤ２ （被乗数ディレィレ
ジスタ）２に、Ｂ１の上位４８ビツトをＭＰＬＩＲ２（
乗数ディレィレジスタ）６にセットする。この時、第５
図に示すように、次のベクトル要素であるＡ２．．８２
をそれぞれＭＣＡＮＤＩ （被乗数レジスタ）１゜ＭＰ
ＬＩＲＬ （乗数レジスタ）５にセットし、以後１マシ
ンサイル前にＡ１とＢ１に対して行った動作をＡ２と８
２に対しても実行する。
）１．ＭＰＬＩＲＩ （乗数レジスタ）５にセットされ
る６次にＣ８Ａトリー９によってＡ１と８１の４９ない
し６４番目の１６ビツトとを掛け、結果をＨＣＩ（ハー
フキャリ）１９とＨ３Ｉ（ハーフサム）２０にセットす
ると同時に、Ａ１をＭＣＡＮＤ２ （被乗数ディレィレ
ジスタ）２に、Ｂ１の上位４８ビツトをＭＰＬＩＲ２（
乗数ディレィレジスタ）６にセットする。この時、第５
図に示すように、次のベクトル要素であるＡ２．．８２
をそれぞれＭＣＡＮＤＩ （被乗数レジスタ）１゜ＭＰ
ＬＩＲＬ （乗数レジスタ）５にセットし、以後１マシ
ンサイル前にＡ１とＢ１に対して行った動作をＡ２と８
２に対しても実行する。
次に、Ｃ８Ａトリー１０によってＡ１と８１の３３ない
し４８番目の１６ビツトとを掛け、１３ないし１４のＣ
３ＡによってＡ１とＢ１の下位１６ビツトの積と和をと
り、結果をＨＣ２（ハーフキャリ）２１とＨ３２（ハー
フサム）２２にセラｌ−すると同時に、和をとる桁合わ
せのときこぼれた下位１６ビツトを５ＰＡ（下位ビット
用加算器）２７により１個にまとめ、３０の５ＰＬＩ
（下位ビット加算結果レジスタ）にセットする。このと
き同時に、Ａ１をＭＣＡＮＤ３ （被乗数ディレィレジ
スタ）３に、Ｂ１の上位３２ビツトをＭＰＬＩＲ３（乗
数ディレィレジスタ）７にセットする。
し４８番目の１６ビツトとを掛け、１３ないし１４のＣ
３ＡによってＡ１とＢ１の下位１６ビツトの積と和をと
り、結果をＨＣ２（ハーフキャリ）２１とＨ３２（ハー
フサム）２２にセラｌ−すると同時に、和をとる桁合わ
せのときこぼれた下位１６ビツトを５ＰＡ（下位ビット
用加算器）２７により１個にまとめ、３０の５ＰＬＩ
（下位ビット加算結果レジスタ）にセットする。このと
き同時に、Ａ１をＭＣＡＮＤ３ （被乗数ディレィレジ
スタ）３に、Ｂ１の上位３２ビツトをＭＰＬＩＲ３（乗
数ディレィレジスタ）７にセットする。
次にＣ８ＡＩ−リ−１１によってＡ１と８１の１７ない
し３２番目の１６ビツトとを掛け、１５ないし１６のＣ
８ＡによってＡ１と８１の下位３２ビツトの積と和をと
り結果をＨＣ３（ハーフキャリ）２３とＨ５３（ハーフ
サム）２４にセットすると同時に、和をとる桁合せのと
きこぼれた下位１６、ビットを、第３図では図が煩雄に
なるのを避けるため表示していないが、５ＰＡ２７から
の一旦ラッチした桁上げを下位からの桁上げとしてＳＰ
Ａ ２８ ニより１個にまとめ、３０（７）ＳＰＡＬ
Ｉからのデータと併せて３１の５ＰＡＬ２にセットする
。このとき同時に、Ａ１をＭＣＡＮＤ４ （被乗数ディ
レィレジスタ）４に、Ｂ１の上位１６ビツトをＭＰＬＩ
Ｒ４（乗数ディレィレジスタ）８にセットする。
し３２番目の１６ビツトとを掛け、１５ないし１６のＣ
８ＡによってＡ１と８１の下位３２ビツトの積と和をと
り結果をＨＣ３（ハーフキャリ）２３とＨ５３（ハーフ
サム）２４にセットすると同時に、和をとる桁合せのと
きこぼれた下位１６、ビットを、第３図では図が煩雄に
なるのを避けるため表示していないが、５ＰＡ２７から
の一旦ラッチした桁上げを下位からの桁上げとしてＳＰ
Ａ ２８ ニより１個にまとめ、３０（７）ＳＰＡＬ
Ｉからのデータと併せて３１の５ＰＡＬ２にセットする
。このとき同時に、Ａ１をＭＣＡＮＤ４ （被乗数ディ
レィレジスタ）４に、Ｂ１の上位１６ビツトをＭＰＬＩ
Ｒ４（乗数ディレィレジスタ）８にセットする。
次にＣ５Ａ トリー１２によってＡ１とＢ１の１ないし
１６番目の１６ビツトを掛け、１７ないし１８のＣ８Ａ
によってＡ１とＢ１の下位４８ピツ１、ノ）積と和をと
り結果をＨＯ２（ハーフキャリ）２５とＨ３４（ハーフ
サム）２６にセットすると同時に、和をとる桁合わせの
ときこぼれた下位１６ビツｊ・を、同じく第３図では図
が煩雑になるの避けるため表示していないが、５ＰＡ２
８からの一旦ラッチした桁上げを下位からの桁上げとし
て５ＰＡ２９により１個にまとめ、３１の５ＰＡＬ２か
らのデータと併せて３２の５ＰＡＬ３にセットする。
１６番目の１６ビツトを掛け、１７ないし１８のＣ８Ａ
によってＡ１とＢ１の下位４８ピツ１、ノ）積と和をと
り結果をＨＯ２（ハーフキャリ）２５とＨ３４（ハーフ
サム）２６にセットすると同時に、和をとる桁合わせの
ときこぼれた下位１６ビツｊ・を、同じく第３図では図
が煩雑になるの避けるため表示していないが、５ＰＡ２
８からの一旦ラッチした桁上げを下位からの桁上げとし
て５ＰＡ２９により１個にまとめ、３１の５ＰＡＬ２か
らのデータと併せて３２の５ＰＡＬ３にセットする。
次に５ＰＡ２９からの一旦ラッチした桁上げを下位から
の桁上げとして２５のＨＯ２，２６のＨ８４のハーフキ
ャリとハーフサムをＣＰＡ （桁上げ伝播加算器）３４
で１個にまとめ、結果を３５のＣＰＡにセットすると＼
もに、３２の５ＰＡＬ３のデータを３３のＳ Ｐ Ａ
Ｌ ４に転送する。
の桁上げとして２５のＨＯ２，２６のＨ８４のハーフキ
ャリとハーフサムをＣＰＡ （桁上げ伝播加算器）３４
で１個にまとめ、結果を３５のＣＰＡにセットすると＼
もに、３２の５ＰＡＬ３のデータを３３のＳ Ｐ Ａ
Ｌ ４に転送する。
以上によりＡ１とＢ１の６４Ｘ６４ビツトの積が３５の
ＣＰＡＬと３３の５ＰＡＬ４に求まる。
ＣＰＡＬと３３の５ＰＡＬ４に求まる。
しかしながら、第３図に示すように、乗数を分割して複
数のＣ３ＡＩ−リーを直列に接続して１マシンサイクル
に１個の積を算出するベクトル乗算装置では、被乗数と
乗数のディレィレジスタが必須であり、これの乗算装置
に占める割合も無視できないほどに大きく、また、最初
に被乗数と乗数が入力されてから積が出力されるまでの
いわゆるデータトラベルタイムも、Ｃ８Ａトリーを並列
に接続する場合と比較して長い欠点がある。
数のＣ３ＡＩ−リーを直列に接続して１マシンサイクル
に１個の積を算出するベクトル乗算装置では、被乗数と
乗数のディレィレジスタが必須であり、これの乗算装置
に占める割合も無視できないほどに大きく、また、最初
に被乗数と乗数が入力されてから積が出力されるまでの
いわゆるデータトラベルタイムも、Ｃ８Ａトリーを並列
に接続する場合と比較して長い欠点がある。
本発明の目的は上述の問題点を解決し、コストを低減す
るとシもに、データトラベルタイムを短縮したベクトル
乗算装置を提供することにある。
るとシもに、データトラベルタイムを短縮したベクトル
乗算装置を提供することにある。
従来のベクトル乗算装置において、Ｃ８Ａトリーを並列
構成としないで直列構成を採用した理由は、並列構成を
採用した場合、最後の桁上げ伝播加算のビット幅が多大
となり１桁上げ伝播加算に費やす時間がマシンサイクル
を決定し、マシンサイクルの短縮が難かしいことにあっ
た。
構成としないで直列構成を採用した理由は、並列構成を
採用した場合、最後の桁上げ伝播加算のビット幅が多大
となり１桁上げ伝播加算に費やす時間がマシンサイクル
を決定し、マシンサイクルの短縮が難かしいことにあっ
た。
第３図に示す乗算装置において、各々のＣ８Ａトリーが
出力するハーフキャリとハーフサムを０１、ＳＬ、Ｃ２
，Ｂ２．Ｂ３．Ｂ３．Ｃ４，Ｂ４で表わし、桁合わせを
して第６図に示す。第６図において、ハーフキャリは第
４図のＣ８Ａトリ一段数が４段あるので、ハーフサムと
比較して４ビット短かくなっており、またキャリセイブ
アダーの符号は本発明に直接関係しないので、第６図で
は各々のデータの最上位ビットはハーフキャリとハーフ
サムを加算したあとの和の最上位ビットと同じにしてい
る。
出力するハーフキャリとハーフサムを０１、ＳＬ、Ｃ２
，Ｂ２．Ｂ３．Ｂ３．Ｃ４，Ｂ４で表わし、桁合わせを
して第６図に示す。第６図において、ハーフキャリは第
４図のＣ８Ａトリ一段数が４段あるので、ハーフサムと
比較して４ビット短かくなっており、またキャリセイブ
アダーの符号は本発明に直接関係しないので、第６図で
は各々のデータの最上位ビットはハーフキャリとハーフ
サムを加算したあとの和の最上位ビットと同じにしてい
る。
第６図において、点線で囲んだＣ１の２８ビツトＳ１の
３２ビツト、Ｃ２の１２ビツト、Ｂ２の１６ビツトの合
計８８ビツトを同−ＬＳＩチップに入力して、桁上げ保
留加算だけでなく後続の桁上げ伝播加算まで実行しても
、この連続した動作は１マシンサイクルに収まる見通し
があり、１２８ビット幅の桁上げ伝播加算器を９６ビツ
ト幅の桁上げ伝播加算と３２ビツト幅の桁上げ伝播加算
に２分割すると、１度に行う桁上げ伝播加算のビット幅
を減少することができる。
３２ビツト、Ｃ２の１２ビツト、Ｂ２の１６ビツトの合
計８８ビツトを同−ＬＳＩチップに入力して、桁上げ保
留加算だけでなく後続の桁上げ伝播加算まで実行しても
、この連続した動作は１マシンサイクルに収まる見通し
があり、１２８ビット幅の桁上げ伝播加算器を９６ビツ
ト幅の桁上げ伝播加算と３２ビツト幅の桁上げ伝播加算
に２分割すると、１度に行う桁上げ伝播加算のビット幅
を減少することができる。
そこで、本発明は桁上げ伝播加算を２分割して時間的に
前後させ、時間的に前者となる桁上げ伝播加算器からの
桁上げと１時間的に前者となる桁上げ伝播加算器では加
算が行われていない残りの部分桁上げと部分和を、時間
的に後者となる桁上げ伝播加算器の入力として加算する
ことにより最終的に積を求めるものである。
前後させ、時間的に前者となる桁上げ伝播加算器からの
桁上げと１時間的に前者となる桁上げ伝播加算器では加
算が行われていない残りの部分桁上げと部分和を、時間
的に後者となる桁上げ伝播加算器の入力として加算する
ことにより最終的に積を求めるものである。
以下、本発明の一実施例を第１図及び第２図により説明
する。
する。
第１図は本発明の一実施例であり、こ＼では６ 。
４×６４ビツトのベクトル乗算装置のブロック図を示す
。第１図において、１０１は被乗数レジスタ（ＭＣＡＮ
Ｄ）、１０２は乗数レジスタ（ＭＰＬＩＲ）である。１
０３ないし１０６はＣ８Ａトリーであり、その構成は第
４図に示されるものと同じである。１０７ないし１１４
はハーフキャリ（ＨＣ）、ハーフサム（’Ｈ５）のレジ
スタ群であり、１１５ないし１２２はＣ８Ａ （桁上げ
保留加算器）である。１２３は本発明により２分割した
桁上げ伝播加算器（ＣＰＡ）の下位ビット用桁上げ伝播
加算器、１２４と１２５は桁上げ伝播加算器１２３の出
力である桁上げ（Ｃ）と３２ビツトの和（Ｓ）をラッチ
するレジスタである。１２６と１２７はハーフキャリと
ハーフサムのレジスタである。１２８は本発明により２
分割した桁上げ伝播加算器の上位ビット用桁上げ伝播加
算器、１２９はレジスタ１２５の下位の結果のディレィ
レジスタ、１３０は桁上げ伝播加算器１２８の加算結果
（９６ビツト）をラッチするレジスタである。
。第１図において、１０１は被乗数レジスタ（ＭＣＡＮ
Ｄ）、１０２は乗数レジスタ（ＭＰＬＩＲ）である。１
０３ないし１０６はＣ８Ａトリーであり、その構成は第
４図に示されるものと同じである。１０７ないし１１４
はハーフキャリ（ＨＣ）、ハーフサム（’Ｈ５）のレジ
スタ群であり、１１５ないし１２２はＣ８Ａ （桁上げ
保留加算器）である。１２３は本発明により２分割した
桁上げ伝播加算器（ＣＰＡ）の下位ビット用桁上げ伝播
加算器、１２４と１２５は桁上げ伝播加算器１２３の出
力である桁上げ（Ｃ）と３２ビツトの和（Ｓ）をラッチ
するレジスタである。１２６と１２７はハーフキャリと
ハーフサムのレジスタである。１２８は本発明により２
分割した桁上げ伝播加算器の上位ビット用桁上げ伝播加
算器、１２９はレジスタ１２５の下位の結果のディレィ
レジスタ、１３０は桁上げ伝播加算器１２８の加算結果
（９６ビツト）をラッチするレジスタである。
第２図は第１図のベクトル乗算装置の動作を説明するた
めのタイムチャートである。なお、第２図でのベクトル
要素の参照の仕方は第５図のそれと同じである。
めのタイムチャートである。なお、第２図でのベクトル
要素の参照の仕方は第５図のそれと同じである。
まずＡ１とＢ１がＭ ＣＡ Ｎ Ｄ （被乗数レジスタ
）１０１とＭＰＬＩＲ（乗数レジスタ）１０２にセット
される。
）１０１とＭＰＬＩＲ（乗数レジスタ）１０２にセット
される。
次にＣ５Ａ）−リ−１０３〜１０６によって、それぞれ
Ａ１とＢ１の４９ないし６４番目の１６ビツト、Ａ１と
８１の３３ないし４８番目の１６ビツト、Ａ１と８１の
１７ないし３２番目の１６ビツト、Ａ１とＢ１の１ない
し１６番目の１６ビツトとを掛け、結果を１０７ないし
１１４のハーフキャリ（ＨＣ）、ハーフサム（Ｈ３）の
レジスタ群にセットする。この時、第２図に示すように
、次のベクトル要素であるＡ２．Ｂ２をそれぞれＭＣＡ
ＮＤＩＯＩとＭＰＬＩＲ１０２にセットＬ、以後、１マ
シンサイクル前にＡ１と８１に対して行った動作をＡ２
と８２に対しても実行する。
Ａ１とＢ１の４９ないし６４番目の１６ビツト、Ａ１と
８１の３３ないし４８番目の１６ビツト、Ａ１と８１の
１７ないし３２番目の１６ビツト、Ａ１とＢ１の１ない
し１６番目の１６ビツトとを掛け、結果を１０７ないし
１１４のハーフキャリ（ＨＣ）、ハーフサム（Ｈ３）の
レジスタ群にセットする。この時、第２図に示すように
、次のベクトル要素であるＡ２．Ｂ２をそれぞれＭＣＡ
ＮＤＩＯＩとＭＰＬＩＲ１０２にセットＬ、以後、１マ
シンサイクル前にＡ１と８１に対して行った動作をＡ２
と８２に対しても実行する。
次に１１５ないし１１６のＣ８Ａ （桁上げ保留加算器
）および１２３のＣＰＡＩ （下位ビット用桁上げ伝播
加算器）により、第６図の点線で囲まれた部分の加算を
行い、結果の桁上げ（Ｃ）と３２ビツトの和（Ｓ）を１
２４と１２５のレジスタにセットするとＮもに、１１７
ないし１２２のＣ３Ａ（桁上げ保留加算器）によって部
分積の上位をハーフキャリ（ＨＣ）とハーフサム（Ｈ８
）の２個に絞り、１２６と１２７のレジスタにセットす
る。
）および１２３のＣＰＡＩ （下位ビット用桁上げ伝播
加算器）により、第６図の点線で囲まれた部分の加算を
行い、結果の桁上げ（Ｃ）と３２ビツトの和（Ｓ）を１
２４と１２５のレジスタにセットするとＮもに、１１７
ないし１２２のＣ３Ａ（桁上げ保留加算器）によって部
分積の上位をハーフキャリ（ＨＣ）とハーフサム（Ｈ８
）の２個に絞り、１２６と１２７のレジスタにセットす
る。
最後にレジスタ１２５にセットされた下位３２ビツトの
和はレジスタ（ＣＰＡＬＬ）１２９に転送されると＼も
に、レジスタ１２６と１２７の２個のデータは、レジス
タ１２４からの桁上げを下位からの桁上げとして１２８
のＣＰＡ２ （上位ビット用桁上げ伝播加算器）により
１個（上位９６ビツト）にまとめられ、レジスタ（ＣＰ
ＡＩ２）１３０にセットされる。
和はレジスタ（ＣＰＡＬＬ）１２９に転送されると＼も
に、レジスタ１２６と１２７の２個のデータは、レジス
タ１２４からの桁上げを下位からの桁上げとして１２８
のＣＰＡ２ （上位ビット用桁上げ伝播加算器）により
１個（上位９６ビツト）にまとめられ、レジスタ（ＣＰ
ＡＩ２）１３０にセットされる。
以上、１番目の要素Ａ１と８１の乗算について説明した
が、これをｉ番目と置き換えれば任意のベクトル要素に
対し、第１図のベクトル乗算装置の動作を理解すること
ができる。
が、これをｉ番目と置き換えれば任意のベクトル要素に
対し、第１図のベクトル乗算装置の動作を理解すること
ができる。
本実施例によれば、被乗数と乗数のディレィレジスタが
不要となるのでコストが低減でき、またデータトラベル
タイムも第３図のベクトル乗算装置の５マシンサイクル
（第５図参照）に対して３マシンサイクルであり（第２
図参照）、２マシンサイクル分改善される。
不要となるのでコストが低減でき、またデータトラベル
タイムも第３図のベクトル乗算装置の５マシンサイクル
（第５図参照）に対して３マシンサイクルであり（第２
図参照）、２マシンサイクル分改善される。
なお、第１図において、下位の桁上げ伝播加算を行うＬ
ＳＩチップが入力ピン過剰になり加算結果を出力ピンに
出せない場合に桁上げだけを求めて、別の入力ピン数を
抑えた複数個のＬＳＩにより下位の加算結果を出力する
必要がある場合にも。
ＳＩチップが入力ピン過剰になり加算結果を出力ピンに
出せない場合に桁上げだけを求めて、別の入力ピン数を
抑えた複数個のＬＳＩにより下位の加算結果を出力する
必要がある場合にも。
被乗数と乗数のディレィレジスタの削減分との差引勘定
は、被乗数と乗数ディレィレジスタの削減分のほうが大
きい。
は、被乗数と乗数ディレィレジスタの削減分のほうが大
きい。
本発明によれば、ベクトル乗算装置の構成において、Ｃ
５Ａ）−リーを並列に組むことが可能となり、従来のＣ
３Ａ Ｉ−リーを直列に組む場合と比較して、被乗数と
乗数のディレィレジスタが不要となり、ベクトル乗算装
置の規模を削減できコストを低減できる効果があると＼
もに、１度に乗算を実行するので乗算のデータトラベル
タイムが短縮でき性能向上の効果もある。
５Ａ）−リーを並列に組むことが可能となり、従来のＣ
３Ａ Ｉ−リーを直列に組む場合と比較して、被乗数と
乗数のディレィレジスタが不要となり、ベクトル乗算装
置の規模を削減できコストを低減できる効果があると＼
もに、１度に乗算を実行するので乗算のデータトラベル
タイムが短縮でき性能向上の効果もある。
第１図は本発明の一実施例を示すベクトル乗算装置のブ
ロック図、第２図は第１図のベクトル乗算装置の動作を
示すタイムチャート、第３図は従来のベクトル乗算装置
の一例を示すブロック図、第４図はＣ８Ａトリーの内部
を詳細に示した構成図、第５図は第３図のベクトル乗算
装置の動作を示すタイムチャート、第６図は６４Ｘ６４
ビツトを４個の６４Ｘ１ｅビツトのＣ８Ａトリーにより
掛けたときのハーフキャリとハーフサムを表わした図で
ある。 １０１・・・被乗数レジスタ、 １０２・・・乗数レジスタ、 １０３〜１０６・ Ｃ３ＡトＩＪ−１ １１５〜１２２・・・桁上げ保留加算器１２３．１２８
・・・桁上げ伝播加算器。 第 １ 図 第 ４ 図 乗 状レジ゛スヲよす 第 ６ 図
ロック図、第２図は第１図のベクトル乗算装置の動作を
示すタイムチャート、第３図は従来のベクトル乗算装置
の一例を示すブロック図、第４図はＣ８Ａトリーの内部
を詳細に示した構成図、第５図は第３図のベクトル乗算
装置の動作を示すタイムチャート、第６図は６４Ｘ６４
ビツトを４個の６４Ｘ１ｅビツトのＣ８Ａトリーにより
掛けたときのハーフキャリとハーフサムを表わした図で
ある。 １０１・・・被乗数レジスタ、 １０２・・・乗数レジスタ、 １０３〜１０６・ Ｃ３ＡトＩＪ−１ １１５〜１２２・・・桁上げ保留加算器１２３．１２８
・・・桁上げ伝播加算器。 第 １ 図 第 ４ 図 乗 状レジ゛スヲよす 第 ６ 図
Claims (1)
- （１）乗数を重複走査して１度に被乗数の倍数を所定の
個数発生させ、樹木状に構成した複数の桁上げ保留加算
器により部分桁上げ（ハーフキャリ）と部分和（ハーフ
サム）を求めた後、桁上げ伝播加算器により１個にまと
めて積を算出する構成の乗算装置において、桁上げ伝播
加算器を２分割して桁上げ伝播加算を時間的に前後させ
、時間的に前となる第１の桁上げ伝播加算器からの桁上
げと、該第１の桁上げ伝播加算器では加算が行われてい
ない残りの部分桁上げと部分和を、時間的に後となる第
２の桁上げ伝播加算器の入力として加算することにより
最終的に積を求めることを特徴とする乗算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237884A JPS6297033A (ja) | 1985-10-24 | 1985-10-24 | 乗算装置 |
| US06/920,600 US4799183A (en) | 1985-10-24 | 1986-10-20 | Vector multiplier having parallel carry save adder trees |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237884A JPS6297033A (ja) | 1985-10-24 | 1985-10-24 | 乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6297033A true JPS6297033A (ja) | 1987-05-06 |
| JPH0375901B2 JPH0375901B2 (ja) | 1991-12-03 |
Family
ID=17021846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237884A Granted JPS6297033A (ja) | 1985-10-24 | 1985-10-24 | 乗算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4799183A (ja) |
| JP (1) | JPS6297033A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01142935A (ja) * | 1987-11-30 | 1989-06-05 | Fujitsu Ltd | 乗算装置 |
| JPH05224891A (ja) * | 1992-02-14 | 1993-09-03 | Sanyo Electric Co Ltd | 演算回路 |
| US5283755A (en) * | 1993-04-14 | 1994-02-01 | International Business Machines Corporation | Multiplier employing carry select or carry look-ahead adders in hierarchical tree configuration |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146421A (en) * | 1987-11-24 | 1992-09-08 | Digital Equipment Corporation | High speed parallel multiplier circuit |
| EP0383965A1 (de) * | 1989-02-21 | 1990-08-29 | International Business Machines Corporation | Multiplizierwerk |
| US5036482A (en) * | 1989-04-07 | 1991-07-30 | Intel Corporation | Method and circuitry for digital system multiplication |
| US5253195A (en) * | 1991-09-26 | 1993-10-12 | International Business Machines Corporation | High speed multiplier |
| JPH05204609A (ja) * | 1992-01-13 | 1993-08-13 | Nec Corp | 乗算回路 |
| US5257217A (en) * | 1992-05-01 | 1993-10-26 | Seiko Epson Corporation | Area-efficient multiplier for use in an integrated circuit |
| US5325320A (en) * | 1992-05-01 | 1994-06-28 | Seiko Epson | Area efficient multiplier for use in an integrated circuit |
| US5347482A (en) * | 1992-12-14 | 1994-09-13 | Hal Computer Systems, Inc. | Multiplier tree using nine-to-three adders |
| CN1075646C (zh) * | 1996-01-19 | 2001-11-28 | 张胤微 | 一种高速乘法器 |
| CN1085862C (zh) * | 1996-09-20 | 2002-05-29 | 张胤微 | 高速模乘法装置 |
| US6141674A (en) * | 1998-06-10 | 2000-10-31 | Hewlett-Packard Company | Reducing the hardware cost of a bank of multipliers by combining shared terms |
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| US6624819B1 (en) | 2000-05-01 | 2003-09-23 | Broadcom Corporation | Method and system for providing a flexible and efficient processor for use in a graphics processing system |
| US7730282B2 (en) * | 2004-08-11 | 2010-06-01 | International Business Machines Corporation | Method and apparatus for avoiding data dependency hazards in a microprocessor pipeline architecture using a multi-bit age vector |
| US9348558B2 (en) | 2013-08-23 | 2016-05-24 | Texas Instruments Deutschland Gmbh | Processor with efficient arithmetic units |
| GB2568085B (en) * | 2017-11-03 | 2020-01-01 | Imagination Tech Ltd | Hardware unit for performing matrix multiplication with clock gating |
| GB2584228B (en) * | 2017-11-03 | 2021-07-07 | Imagination Tech Ltd | Hardware unit for performing matrix multiplication with clock gating |
| GB2576282B (en) * | 2017-11-03 | 2020-09-16 | Imagination Tech Ltd | Hardware unit for performing matrix multiplication with clock gating |
| GB2591713B (en) * | 2017-11-03 | 2022-03-16 | Imagination Tech Ltd | Hardware unit for performing matrix multiplication with clock gating |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4041292A (en) * | 1975-12-22 | 1977-08-09 | Honeywell Information Systems Inc. | High speed binary multiplication system employing a plurality of multiple generator circuits |
| US4228520A (en) * | 1979-05-04 | 1980-10-14 | International Business Machines Corporation | High speed multiplier using carry-save/propagate pipeline with sparse carries |
| JPS57134774A (en) * | 1981-02-13 | 1982-08-20 | Hitachi Ltd | Vector operating device |
| JPS6068432A (ja) * | 1983-09-22 | 1985-04-19 | Hitachi Ltd | キヤリセ−ブアダ−の符号生成方式 |
-
1985
- 1985-10-24 JP JP60237884A patent/JPS6297033A/ja active Granted
-
1986
- 1986-10-20 US US06/920,600 patent/US4799183A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01142935A (ja) * | 1987-11-30 | 1989-06-05 | Fujitsu Ltd | 乗算装置 |
| JPH05224891A (ja) * | 1992-02-14 | 1993-09-03 | Sanyo Electric Co Ltd | 演算回路 |
| US5283755A (en) * | 1993-04-14 | 1994-02-01 | International Business Machines Corporation | Multiplier employing carry select or carry look-ahead adders in hierarchical tree configuration |
Also Published As
| Publication number | Publication date |
|---|---|
| US4799183A (en) | 1989-01-17 |
| JPH0375901B2 (ja) | 1991-12-03 |
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