JPS6297033A - 乗算装置 - Google Patents
乗算装置Info
- Publication number
- JPS6297033A JPS6297033A JP60237884A JP23788485A JPS6297033A JP S6297033 A JPS6297033 A JP S6297033A JP 60237884 A JP60237884 A JP 60237884A JP 23788485 A JP23788485 A JP 23788485A JP S6297033 A JPS6297033 A JP S6297033A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- bits
- register
- sum
- multiplier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の利用分野〕
本発明はデータ処理装置における乗算装置に係り、特に
1マシンサイクル毎に1個の演算結果を求めるベクトル
処理装置に好適な乗算装置に関する。
1マシンサイクル毎に1個の演算結果を求めるベクトル
処理装置に好適な乗算装置に関する。
乗数を重複走査して被乗数の倍数を発生する乗算装置の
例として、例えばI B M J ournal(ア
イ・ビー・エムジャーナル)(1967年1月号34〜
53頁)にAnderson (アンダーソン)他によ
り“The I B M System/ 360
Model 91 : Floating−Point
Execution Unit” (ザアイ・ビー・
エムシステム/360 モデル91:フローティングー
ポイントエグゼキューションユニット″と題して発表さ
れている乗算器がある。
例として、例えばI B M J ournal(ア
イ・ビー・エムジャーナル)(1967年1月号34〜
53頁)にAnderson (アンダーソン)他によ
り“The I B M System/ 360
Model 91 : Floating−Point
Execution Unit” (ザアイ・ビー・
エムシステム/360 モデル91:フローティングー
ポイントエグゼキューションユニット″と題して発表さ
れている乗算器がある。
これは乗数を分割して数回にわたり被乗数の倍数を発生
させ、ハーフキャリ、ハーフサムの形のま\で1回の倍
数発生に使用される乗数のビット数だけ右にシフトして
次回の倍数に加え、右シフトにより樹木状の桁上げ保留
加算器からこぼれるハーフキャリとバーフサ11は下位
ビット用加算器で和を求め1倍数発生のための乗数を取
り尽したところで最終的にハーフ側ヤリとハーフサムを
桁上げ伝播加算器で力1:lし、積を求めるというもの
である。
させ、ハーフキャリ、ハーフサムの形のま\で1回の倍
数発生に使用される乗数のビット数だけ右にシフトして
次回の倍数に加え、右シフトにより樹木状の桁上げ保留
加算器からこぼれるハーフキャリとバーフサ11は下位
ビット用加算器で和を求め1倍数発生のための乗数を取
り尽したところで最終的にハーフ側ヤリとハーフサムを
桁上げ伝播加算器で力1:lし、積を求めるというもの
である。
しかし、近年スーパコンピュータと称されるバク1ヘル
処理装置では、乗算装置の要件として、1マシンサイク
ル毎に1個の積を出力することが前提とされることが多
く、上記文献に記載された乗算装置と同一あるいは類似
の構成により、乗数を分割して数回に分けて分割された
乗数を倍数発生回路に供給し、同じ倍数発生回路を1つ
の積が求めるのに際して繰返して使用する乗算装置では
。
処理装置では、乗算装置の要件として、1マシンサイク
ル毎に1個の積を出力することが前提とされることが多
く、上記文献に記載された乗算装置と同一あるいは類似
の構成により、乗数を分割して数回に分けて分割された
乗数を倍数発生回路に供給し、同じ倍数発生回路を1つ
の積が求めるのに際して繰返して使用する乗算装置では
。
1マシンサイクル毎に1個の積を出力することは方式的
に不可能である。
に不可能である。
1マシンサイクル毎に1個の積を出力するベクトル乗算
装置の例として特願昭58−175994号があるが、
この例ではキャリセイブアダー(C8A)の符号生成方
式が主な内容となっているため、キャリセイブアダーの
符号生成に直接関係のない部分は省略されているので、
こ\ではベクトル乗算装置の動作に関係する部分を盛り
込み、逆にベクトル乗算装置の動作に直接関係しない部
分を省略して第3図に示す。
装置の例として特願昭58−175994号があるが、
この例ではキャリセイブアダー(C8A)の符号生成方
式が主な内容となっているため、キャリセイブアダーの
符号生成に直接関係のない部分は省略されているので、
こ\ではベクトル乗算装置の動作に関係する部分を盛り
込み、逆にベクトル乗算装置の動作に直接関係しない部
分を省略して第3図に示す。
第3図において、1ないし4は被乗数レジスタおよび被
乗数ディレィレジスタであり、各々64ビツトの長さで
ある。5ないし8は乗数レジスタおよび乗数ディレィレ
ジスタであり、それぞれ64.48,32.16ビツト
の長さである。9ないし12はC5Aトリーである。1
3ないし18はC5A (桁上げ保留加算器)、19,
21,23.25はハーフキャリレジスタ(HC)、2
0゜22.24.26はハーフサムレジスタ(H5)。
乗数ディレィレジスタであり、各々64ビツトの長さで
ある。5ないし8は乗数レジスタおよび乗数ディレィレ
ジスタであり、それぞれ64.48,32.16ビツト
の長さである。9ないし12はC5Aトリーである。1
3ないし18はC5A (桁上げ保留加算器)、19,
21,23.25はハーフキャリレジスタ(HC)、2
0゜22.24.26はハーフサムレジスタ(H5)。
27ないし29は下位ビット用加算器(SPA)、30
ないし33は下位ビット加算結果レジスタ(SPAL)
、34はCPA (桁上げ伝播加算器)、35は桁上げ
伝播加算結果レジスタ(CPAL)である。第4図はC
8Aトリーの詳細であり、201ないし208は倍数発
生回路、209ないし214は桁上げ保留加算器を示し
ている。このC8Aトリーの動作は先の文献に詳述され
ているので、こNでは省略する。
ないし33は下位ビット加算結果レジスタ(SPAL)
、34はCPA (桁上げ伝播加算器)、35は桁上げ
伝播加算結果レジスタ(CPAL)である。第4図はC
8Aトリーの詳細であり、201ないし208は倍数発
生回路、209ないし214は桁上げ保留加算器を示し
ている。このC8Aトリーの動作は先の文献に詳述され
ているので、こNでは省略する。
以下、第3図に示すベクトル乗算装置の動作を第5図に
示すタイムチャートにもとづき説明する。
示すタイムチャートにもとづき説明する。
第5図において、At、Biはそれぞれi番目の被乗数
1乗数を示している。
1乗数を示している。
まず、AIと81がMCANDI (被乗数レジスタ’
)1.MPLIRI (乗数レジスタ)5にセットされ
る6次にC8Aトリー9によってA1と81の49ない
し64番目の16ビツトとを掛け、結果をHCI(ハー
フキャリ)19とH3I(ハーフサム)20にセットす
ると同時に、A1をMCAND2 (被乗数ディレィレ
ジスタ)2に、B1の上位48ビツトをMPLIR2(
乗数ディレィレジスタ)6にセットする。この時、第5
図に示すように、次のベクトル要素であるA2..82
をそれぞれMCANDI (被乗数レジスタ)1゜MP
LIRL (乗数レジスタ)5にセットし、以後1マシ
ンサイル前にA1とB1に対して行った動作をA2と8
2に対しても実行する。
)1.MPLIRI (乗数レジスタ)5にセットされ
る6次にC8Aトリー9によってA1と81の49ない
し64番目の16ビツトとを掛け、結果をHCI(ハー
フキャリ)19とH3I(ハーフサム)20にセットす
ると同時に、A1をMCAND2 (被乗数ディレィレ
ジスタ)2に、B1の上位48ビツトをMPLIR2(
乗数ディレィレジスタ)6にセットする。この時、第5
図に示すように、次のベクトル要素であるA2..82
をそれぞれMCANDI (被乗数レジスタ)1゜MP
LIRL (乗数レジスタ)5にセットし、以後1マシ
ンサイル前にA1とB1に対して行った動作をA2と8
2に対しても実行する。
次に、C8Aトリー10によってA1と81の33ない
し48番目の16ビツトとを掛け、13ないし14のC
3AによってA1とB1の下位16ビツトの積と和をと
り、結果をHC2(ハーフキャリ)21とH32(ハー
フサム)22にセラl−すると同時に、和をとる桁合わ
せのときこぼれた下位16ビツトを5PA(下位ビット
用加算器)27により1個にまとめ、30の5PLI
(下位ビット加算結果レジスタ)にセットする。このと
き同時に、A1をMCAND3 (被乗数ディレィレジ
スタ)3に、B1の上位32ビツトをMPLIR3(乗
数ディレィレジスタ)7にセットする。
し48番目の16ビツトとを掛け、13ないし14のC
3AによってA1とB1の下位16ビツトの積と和をと
り、結果をHC2(ハーフキャリ)21とH32(ハー
フサム)22にセラl−すると同時に、和をとる桁合わ
せのときこぼれた下位16ビツトを5PA(下位ビット
用加算器)27により1個にまとめ、30の5PLI
(下位ビット加算結果レジスタ)にセットする。このと
き同時に、A1をMCAND3 (被乗数ディレィレジ
スタ)3に、B1の上位32ビツトをMPLIR3(乗
数ディレィレジスタ)7にセットする。
次にC8AI−リ−11によってA1と81の17ない
し32番目の16ビツトとを掛け、15ないし16のC
8AによってA1と81の下位32ビツトの積と和をと
り結果をHC3(ハーフキャリ)23とH53(ハーフ
サム)24にセットすると同時に、和をとる桁合せのと
きこぼれた下位16、ビットを、第3図では図が煩雄に
なるのを避けるため表示していないが、5PA27から
の一旦ラッチした桁上げを下位からの桁上げとしてSP
A 28 ニより1個にまとめ、30(7)SPAL
Iからのデータと併せて31の5PAL2にセットする
。このとき同時に、A1をMCAND4 (被乗数ディ
レィレジスタ)4に、B1の上位16ビツトをMPLI
R4(乗数ディレィレジスタ)8にセットする。
し32番目の16ビツトとを掛け、15ないし16のC
8AによってA1と81の下位32ビツトの積と和をと
り結果をHC3(ハーフキャリ)23とH53(ハーフ
サム)24にセットすると同時に、和をとる桁合せのと
きこぼれた下位16、ビットを、第3図では図が煩雄に
なるのを避けるため表示していないが、5PA27から
の一旦ラッチした桁上げを下位からの桁上げとしてSP
A 28 ニより1個にまとめ、30(7)SPAL
Iからのデータと併せて31の5PAL2にセットする
。このとき同時に、A1をMCAND4 (被乗数ディ
レィレジスタ)4に、B1の上位16ビツトをMPLI
R4(乗数ディレィレジスタ)8にセットする。
次にC5A トリー12によってA1とB1の1ないし
16番目の16ビツトを掛け、17ないし18のC8A
によってA1とB1の下位48ピツ1、ノ)積と和をと
り結果をHO2(ハーフキャリ)25とH34(ハーフ
サム)26にセットすると同時に、和をとる桁合わせの
ときこぼれた下位16ビツj・を、同じく第3図では図
が煩雑になるの避けるため表示していないが、5PA2
8からの一旦ラッチした桁上げを下位からの桁上げとし
て5PA29により1個にまとめ、31の5PAL2か
らのデータと併せて32の5PAL3にセットする。
16番目の16ビツトを掛け、17ないし18のC8A
によってA1とB1の下位48ピツ1、ノ)積と和をと
り結果をHO2(ハーフキャリ)25とH34(ハーフ
サム)26にセットすると同時に、和をとる桁合わせの
ときこぼれた下位16ビツj・を、同じく第3図では図
が煩雑になるの避けるため表示していないが、5PA2
8からの一旦ラッチした桁上げを下位からの桁上げとし
て5PA29により1個にまとめ、31の5PAL2か
らのデータと併せて32の5PAL3にセットする。
次に5PA29からの一旦ラッチした桁上げを下位から
の桁上げとして25のHO2,26のH84のハーフキ
ャリとハーフサムをCPA (桁上げ伝播加算器)34
で1個にまとめ、結果を35のCPAにセットすると\
もに、32の5PAL3のデータを33のS P A
L 4に転送する。
の桁上げとして25のHO2,26のH84のハーフキ
ャリとハーフサムをCPA (桁上げ伝播加算器)34
で1個にまとめ、結果を35のCPAにセットすると\
もに、32の5PAL3のデータを33のS P A
L 4に転送する。
以上によりA1とB1の64X64ビツトの積が35の
CPALと33の5PAL4に求まる。
CPALと33の5PAL4に求まる。
しかしながら、第3図に示すように、乗数を分割して複
数のC3AI−リーを直列に接続して1マシンサイクル
に1個の積を算出するベクトル乗算装置では、被乗数と
乗数のディレィレジスタが必須であり、これの乗算装置
に占める割合も無視できないほどに大きく、また、最初
に被乗数と乗数が入力されてから積が出力されるまでの
いわゆるデータトラベルタイムも、C8Aトリーを並列
に接続する場合と比較して長い欠点がある。
数のC3AI−リーを直列に接続して1マシンサイクル
に1個の積を算出するベクトル乗算装置では、被乗数と
乗数のディレィレジスタが必須であり、これの乗算装置
に占める割合も無視できないほどに大きく、また、最初
に被乗数と乗数が入力されてから積が出力されるまでの
いわゆるデータトラベルタイムも、C8Aトリーを並列
に接続する場合と比較して長い欠点がある。
本発明の目的は上述の問題点を解決し、コストを低減す
るとシもに、データトラベルタイムを短縮したベクトル
乗算装置を提供することにある。
るとシもに、データトラベルタイムを短縮したベクトル
乗算装置を提供することにある。
従来のベクトル乗算装置において、C8Aトリーを並列
構成としないで直列構成を採用した理由は、並列構成を
採用した場合、最後の桁上げ伝播加算のビット幅が多大
となり1桁上げ伝播加算に費やす時間がマシンサイクル
を決定し、マシンサイクルの短縮が難かしいことにあっ
た。
構成としないで直列構成を採用した理由は、並列構成を
採用した場合、最後の桁上げ伝播加算のビット幅が多大
となり1桁上げ伝播加算に費やす時間がマシンサイクル
を決定し、マシンサイクルの短縮が難かしいことにあっ
た。
第3図に示す乗算装置において、各々のC8Aトリーが
出力するハーフキャリとハーフサムを01、SL、C2
,B2.B3.B3.C4,B4で表わし、桁合わせを
して第6図に示す。第6図において、ハーフキャリは第
4図のC8Aトリ一段数が4段あるので、ハーフサムと
比較して4ビット短かくなっており、またキャリセイブ
アダーの符号は本発明に直接関係しないので、第6図で
は各々のデータの最上位ビットはハーフキャリとハーフ
サムを加算したあとの和の最上位ビットと同じにしてい
る。
出力するハーフキャリとハーフサムを01、SL、C2
,B2.B3.B3.C4,B4で表わし、桁合わせを
して第6図に示す。第6図において、ハーフキャリは第
4図のC8Aトリ一段数が4段あるので、ハーフサムと
比較して4ビット短かくなっており、またキャリセイブ
アダーの符号は本発明に直接関係しないので、第6図で
は各々のデータの最上位ビットはハーフキャリとハーフ
サムを加算したあとの和の最上位ビットと同じにしてい
る。
第6図において、点線で囲んだC1の28ビツトS1の
32ビツト、C2の12ビツト、B2の16ビツトの合
計88ビツトを同−LSIチップに入力して、桁上げ保
留加算だけでなく後続の桁上げ伝播加算まで実行しても
、この連続した動作は1マシンサイクルに収まる見通し
があり、128ビット幅の桁上げ伝播加算器を96ビツ
ト幅の桁上げ伝播加算と32ビツト幅の桁上げ伝播加算
に2分割すると、1度に行う桁上げ伝播加算のビット幅
を減少することができる。
32ビツト、C2の12ビツト、B2の16ビツトの合
計88ビツトを同−LSIチップに入力して、桁上げ保
留加算だけでなく後続の桁上げ伝播加算まで実行しても
、この連続した動作は1マシンサイクルに収まる見通し
があり、128ビット幅の桁上げ伝播加算器を96ビツ
ト幅の桁上げ伝播加算と32ビツト幅の桁上げ伝播加算
に2分割すると、1度に行う桁上げ伝播加算のビット幅
を減少することができる。
そこで、本発明は桁上げ伝播加算を2分割して時間的に
前後させ、時間的に前者となる桁上げ伝播加算器からの
桁上げと1時間的に前者となる桁上げ伝播加算器では加
算が行われていない残りの部分桁上げと部分和を、時間
的に後者となる桁上げ伝播加算器の入力として加算する
ことにより最終的に積を求めるものである。
前後させ、時間的に前者となる桁上げ伝播加算器からの
桁上げと1時間的に前者となる桁上げ伝播加算器では加
算が行われていない残りの部分桁上げと部分和を、時間
的に後者となる桁上げ伝播加算器の入力として加算する
ことにより最終的に積を求めるものである。
以下、本発明の一実施例を第1図及び第2図により説明
する。
する。
第1図は本発明の一実施例であり、こ\では6 。
4×64ビツトのベクトル乗算装置のブロック図を示す
。第1図において、101は被乗数レジスタ(MCAN
D)、102は乗数レジスタ(MPLIR)である。1
03ないし106はC8Aトリーであり、その構成は第
4図に示されるものと同じである。107ないし114
はハーフキャリ(HC)、ハーフサム(’H5)のレジ
スタ群であり、115ないし122はC8A (桁上げ
保留加算器)である。123は本発明により2分割した
桁上げ伝播加算器(CPA)の下位ビット用桁上げ伝播
加算器、124と125は桁上げ伝播加算器123の出
力である桁上げ(C)と32ビツトの和(S)をラッチ
するレジスタである。126と127はハーフキャリと
ハーフサムのレジスタである。128は本発明により2
分割した桁上げ伝播加算器の上位ビット用桁上げ伝播加
算器、129はレジスタ125の下位の結果のディレィ
レジスタ、130は桁上げ伝播加算器128の加算結果
(96ビツト)をラッチするレジスタである。
。第1図において、101は被乗数レジスタ(MCAN
D)、102は乗数レジスタ(MPLIR)である。1
03ないし106はC8Aトリーであり、その構成は第
4図に示されるものと同じである。107ないし114
はハーフキャリ(HC)、ハーフサム(’H5)のレジ
スタ群であり、115ないし122はC8A (桁上げ
保留加算器)である。123は本発明により2分割した
桁上げ伝播加算器(CPA)の下位ビット用桁上げ伝播
加算器、124と125は桁上げ伝播加算器123の出
力である桁上げ(C)と32ビツトの和(S)をラッチ
するレジスタである。126と127はハーフキャリと
ハーフサムのレジスタである。128は本発明により2
分割した桁上げ伝播加算器の上位ビット用桁上げ伝播加
算器、129はレジスタ125の下位の結果のディレィ
レジスタ、130は桁上げ伝播加算器128の加算結果
(96ビツト)をラッチするレジスタである。
第2図は第1図のベクトル乗算装置の動作を説明するた
めのタイムチャートである。なお、第2図でのベクトル
要素の参照の仕方は第5図のそれと同じである。
めのタイムチャートである。なお、第2図でのベクトル
要素の参照の仕方は第5図のそれと同じである。
まずA1とB1がM CA N D (被乗数レジスタ
)101とMPLIR(乗数レジスタ)102にセット
される。
)101とMPLIR(乗数レジスタ)102にセット
される。
次にC5A)−リ−103〜106によって、それぞれ
A1とB1の49ないし64番目の16ビツト、A1と
81の33ないし48番目の16ビツト、A1と81の
17ないし32番目の16ビツト、A1とB1の1ない
し16番目の16ビツトとを掛け、結果を107ないし
114のハーフキャリ(HC)、ハーフサム(H3)の
レジスタ群にセットする。この時、第2図に示すように
、次のベクトル要素であるA2.B2をそれぞれMCA
NDIOIとMPLIR102にセットL、以後、1マ
シンサイクル前にA1と81に対して行った動作をA2
と82に対しても実行する。
A1とB1の49ないし64番目の16ビツト、A1と
81の33ないし48番目の16ビツト、A1と81の
17ないし32番目の16ビツト、A1とB1の1ない
し16番目の16ビツトとを掛け、結果を107ないし
114のハーフキャリ(HC)、ハーフサム(H3)の
レジスタ群にセットする。この時、第2図に示すように
、次のベクトル要素であるA2.B2をそれぞれMCA
NDIOIとMPLIR102にセットL、以後、1マ
シンサイクル前にA1と81に対して行った動作をA2
と82に対しても実行する。
次に115ないし116のC8A (桁上げ保留加算器
)および123のCPAI (下位ビット用桁上げ伝播
加算器)により、第6図の点線で囲まれた部分の加算を
行い、結果の桁上げ(C)と32ビツトの和(S)を1
24と125のレジスタにセットするとNもに、117
ないし122のC3A(桁上げ保留加算器)によって部
分積の上位をハーフキャリ(HC)とハーフサム(H8
)の2個に絞り、126と127のレジスタにセットす
る。
)および123のCPAI (下位ビット用桁上げ伝播
加算器)により、第6図の点線で囲まれた部分の加算を
行い、結果の桁上げ(C)と32ビツトの和(S)を1
24と125のレジスタにセットするとNもに、117
ないし122のC3A(桁上げ保留加算器)によって部
分積の上位をハーフキャリ(HC)とハーフサム(H8
)の2個に絞り、126と127のレジスタにセットす
る。
最後にレジスタ125にセットされた下位32ビツトの
和はレジスタ(CPALL)129に転送されると\も
に、レジスタ126と127の2個のデータは、レジス
タ124からの桁上げを下位からの桁上げとして128
のCPA2 (上位ビット用桁上げ伝播加算器)により
1個(上位96ビツト)にまとめられ、レジスタ(CP
AI2)130にセットされる。
和はレジスタ(CPALL)129に転送されると\も
に、レジスタ126と127の2個のデータは、レジス
タ124からの桁上げを下位からの桁上げとして128
のCPA2 (上位ビット用桁上げ伝播加算器)により
1個(上位96ビツト)にまとめられ、レジスタ(CP
AI2)130にセットされる。
以上、1番目の要素A1と81の乗算について説明した
が、これをi番目と置き換えれば任意のベクトル要素に
対し、第1図のベクトル乗算装置の動作を理解すること
ができる。
が、これをi番目と置き換えれば任意のベクトル要素に
対し、第1図のベクトル乗算装置の動作を理解すること
ができる。
本実施例によれば、被乗数と乗数のディレィレジスタが
不要となるのでコストが低減でき、またデータトラベル
タイムも第3図のベクトル乗算装置の5マシンサイクル
(第5図参照)に対して3マシンサイクルであり(第2
図参照)、2マシンサイクル分改善される。
不要となるのでコストが低減でき、またデータトラベル
タイムも第3図のベクトル乗算装置の5マシンサイクル
(第5図参照)に対して3マシンサイクルであり(第2
図参照)、2マシンサイクル分改善される。
なお、第1図において、下位の桁上げ伝播加算を行うL
SIチップが入力ピン過剰になり加算結果を出力ピンに
出せない場合に桁上げだけを求めて、別の入力ピン数を
抑えた複数個のLSIにより下位の加算結果を出力する
必要がある場合にも。
SIチップが入力ピン過剰になり加算結果を出力ピンに
出せない場合に桁上げだけを求めて、別の入力ピン数を
抑えた複数個のLSIにより下位の加算結果を出力する
必要がある場合にも。
被乗数と乗数のディレィレジスタの削減分との差引勘定
は、被乗数と乗数ディレィレジスタの削減分のほうが大
きい。
は、被乗数と乗数ディレィレジスタの削減分のほうが大
きい。
本発明によれば、ベクトル乗算装置の構成において、C
5A)−リーを並列に組むことが可能となり、従来のC
3A I−リーを直列に組む場合と比較して、被乗数と
乗数のディレィレジスタが不要となり、ベクトル乗算装
置の規模を削減できコストを低減できる効果があると\
もに、1度に乗算を実行するので乗算のデータトラベル
タイムが短縮でき性能向上の効果もある。
5A)−リーを並列に組むことが可能となり、従来のC
3A I−リーを直列に組む場合と比較して、被乗数と
乗数のディレィレジスタが不要となり、ベクトル乗算装
置の規模を削減できコストを低減できる効果があると\
もに、1度に乗算を実行するので乗算のデータトラベル
タイムが短縮でき性能向上の効果もある。
第1図は本発明の一実施例を示すベクトル乗算装置のブ
ロック図、第2図は第1図のベクトル乗算装置の動作を
示すタイムチャート、第3図は従来のベクトル乗算装置
の一例を示すブロック図、第4図はC8Aトリーの内部
を詳細に示した構成図、第5図は第3図のベクトル乗算
装置の動作を示すタイムチャート、第6図は64X64
ビツトを4個の64X1eビツトのC8Aトリーにより
掛けたときのハーフキャリとハーフサムを表わした図で
ある。 101・・・被乗数レジスタ、 102・・・乗数レジスタ、 103〜106・ C3AトIJ−1 115〜122・・・桁上げ保留加算器123.128
・・・桁上げ伝播加算器。 第 1 図 第 4 図 乗 状レジ゛スヲよす 第 6 図
ロック図、第2図は第1図のベクトル乗算装置の動作を
示すタイムチャート、第3図は従来のベクトル乗算装置
の一例を示すブロック図、第4図はC8Aトリーの内部
を詳細に示した構成図、第5図は第3図のベクトル乗算
装置の動作を示すタイムチャート、第6図は64X64
ビツトを4個の64X1eビツトのC8Aトリーにより
掛けたときのハーフキャリとハーフサムを表わした図で
ある。 101・・・被乗数レジスタ、 102・・・乗数レジスタ、 103〜106・ C3AトIJ−1 115〜122・・・桁上げ保留加算器123.128
・・・桁上げ伝播加算器。 第 1 図 第 4 図 乗 状レジ゛スヲよす 第 6 図
Claims (1)
- (1)乗数を重複走査して1度に被乗数の倍数を所定の
個数発生させ、樹木状に構成した複数の桁上げ保留加算
器により部分桁上げ(ハーフキャリ)と部分和(ハーフ
サム)を求めた後、桁上げ伝播加算器により1個にまと
めて積を算出する構成の乗算装置において、桁上げ伝播
加算器を2分割して桁上げ伝播加算を時間的に前後させ
、時間的に前となる第1の桁上げ伝播加算器からの桁上
げと、該第1の桁上げ伝播加算器では加算が行われてい
ない残りの部分桁上げと部分和を、時間的に後となる第
2の桁上げ伝播加算器の入力として加算することにより
最終的に積を求めることを特徴とする乗算装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60237884A JPS6297033A (ja) | 1985-10-24 | 1985-10-24 | 乗算装置 |
US06/920,600 US4799183A (en) | 1985-10-24 | 1986-10-20 | Vector multiplier having parallel carry save adder trees |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60237884A JPS6297033A (ja) | 1985-10-24 | 1985-10-24 | 乗算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6297033A true JPS6297033A (ja) | 1987-05-06 |
JPH0375901B2 JPH0375901B2 (ja) | 1991-12-03 |
Family
ID=17021846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60237884A Granted JPS6297033A (ja) | 1985-10-24 | 1985-10-24 | 乗算装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4799183A (ja) |
JP (1) | JPS6297033A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01142935A (ja) * | 1987-11-30 | 1989-06-05 | Fujitsu Ltd | 乗算装置 |
JPH05224891A (ja) * | 1992-02-14 | 1993-09-03 | Sanyo Electric Co Ltd | 演算回路 |
US5283755A (en) * | 1993-04-14 | 1994-02-01 | International Business Machines Corporation | Multiplier employing carry select or carry look-ahead adders in hierarchical tree configuration |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5146421A (en) * | 1987-11-24 | 1992-09-08 | Digital Equipment Corporation | High speed parallel multiplier circuit |
EP0383965A1 (de) * | 1989-02-21 | 1990-08-29 | International Business Machines Corporation | Multiplizierwerk |
US5036482A (en) * | 1989-04-07 | 1991-07-30 | Intel Corporation | Method and circuitry for digital system multiplication |
US5253195A (en) * | 1991-09-26 | 1993-10-12 | International Business Machines Corporation | High speed multiplier |
JPH05204609A (ja) * | 1992-01-13 | 1993-08-13 | Nec Corp | 乗算回路 |
US5257217A (en) * | 1992-05-01 | 1993-10-26 | Seiko Epson Corporation | Area-efficient multiplier for use in an integrated circuit |
US5325320A (en) * | 1992-05-01 | 1994-06-28 | Seiko Epson | Area efficient multiplier for use in an integrated circuit |
US5347482A (en) * | 1992-12-14 | 1994-09-13 | Hal Computer Systems, Inc. | Multiplier tree using nine-to-three adders |
CN1075646C (zh) * | 1996-01-19 | 2001-11-28 | 张胤微 | 一种高速乘法器 |
CN1085862C (zh) * | 1996-09-20 | 2002-05-29 | 张胤微 | 高速模乘法装置 |
US6141674A (en) * | 1998-06-10 | 2000-10-31 | Hewlett-Packard Company | Reducing the hardware cost of a bank of multipliers by combining shared terms |
US6687722B1 (en) * | 2000-03-16 | 2004-02-03 | Agere Systems, Inc. | High-speed/low power finite impulse response filter |
US6624819B1 (en) | 2000-05-01 | 2003-09-23 | Broadcom Corporation | Method and system for providing a flexible and efficient processor for use in a graphics processing system |
US7730282B2 (en) * | 2004-08-11 | 2010-06-01 | International Business Machines Corporation | Method and apparatus for avoiding data dependency hazards in a microprocessor pipeline architecture using a multi-bit age vector |
US9348558B2 (en) | 2013-08-23 | 2016-05-24 | Texas Instruments Deutschland Gmbh | Processor with efficient arithmetic units |
GB2568085B (en) * | 2017-11-03 | 2020-01-01 | Imagination Tech Ltd | Hardware unit for performing matrix multiplication with clock gating |
GB2584228B (en) * | 2017-11-03 | 2021-07-07 | Imagination Tech Ltd | Hardware unit for performing matrix multiplication with clock gating |
GB2576282B (en) * | 2017-11-03 | 2020-09-16 | Imagination Tech Ltd | Hardware unit for performing matrix multiplication with clock gating |
GB2591713B (en) * | 2017-11-03 | 2022-03-16 | Imagination Tech Ltd | Hardware unit for performing matrix multiplication with clock gating |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4041292A (en) * | 1975-12-22 | 1977-08-09 | Honeywell Information Systems Inc. | High speed binary multiplication system employing a plurality of multiple generator circuits |
US4228520A (en) * | 1979-05-04 | 1980-10-14 | International Business Machines Corporation | High speed multiplier using carry-save/propagate pipeline with sparse carries |
JPS57134774A (en) * | 1981-02-13 | 1982-08-20 | Hitachi Ltd | Vector operating device |
JPS6068432A (ja) * | 1983-09-22 | 1985-04-19 | Hitachi Ltd | キヤリセ−ブアダ−の符号生成方式 |
-
1985
- 1985-10-24 JP JP60237884A patent/JPS6297033A/ja active Granted
-
1986
- 1986-10-20 US US06/920,600 patent/US4799183A/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01142935A (ja) * | 1987-11-30 | 1989-06-05 | Fujitsu Ltd | 乗算装置 |
JPH05224891A (ja) * | 1992-02-14 | 1993-09-03 | Sanyo Electric Co Ltd | 演算回路 |
US5283755A (en) * | 1993-04-14 | 1994-02-01 | International Business Machines Corporation | Multiplier employing carry select or carry look-ahead adders in hierarchical tree configuration |
Also Published As
Publication number | Publication date |
---|---|
US4799183A (en) | 1989-01-17 |
JPH0375901B2 (ja) | 1991-12-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6297033A (ja) | 乗算装置 | |
JP3244506B2 (ja) | 小型乗算器 | |
US7313585B2 (en) | Multiplier circuit | |
JPH0368413B2 (ja) | ||
Gnanasekaran | A fast serial-parallel binary multiplier | |
EP0113391B1 (en) | Digital multiplier and method for adding partial products in a digital multiplier | |
JPH0368416B2 (ja) | ||
US5150322A (en) | Mixed-radix serial/parallel multipliers | |
Renaudin et al. | The design of fast asynchronous adder structures and their implementation using DCVS logic | |
Srinivas et al. | New realization of low area and high-performance Wallace tree multipliers using booth recoding unit | |
US5257217A (en) | Area-efficient multiplier for use in an integrated circuit | |
JP3227538B2 (ja) | 2進整数乗算器 | |
JPH0776914B2 (ja) | 乗算回路 | |
US5883825A (en) | Reduction of partial product arrays using pre-propagate set-up | |
JPS58129653A (ja) | 乗算方式 | |
Ibrahim | Radix-2n multiplier structures: A structured design methodology | |
Srinivas et al. | High efficient accurate DL-PO logic multiplier design for low power applications | |
JPS6259828B2 (ja) | ||
JPS6083140A (ja) | 乗算器 | |
JPS61246837A (ja) | 並列乗算器 | |
JPH0371331A (ja) | 乗算器 | |
JPS6142183Y2 (ja) | ||
KR100477913B1 (ko) | 부스알고리즘을이용한멀티플라이어 | |
Kobayashi | A fast multi-operand multiplication scheme | |
JPH04184530A (ja) | 演算装置 |