DE2432979C3 - Mit gemischter Zahlendarstellung arbeitende Einrichtung zum Multiplizieren zweier komplexer Zahlen und Addieren einer dritten komplexen Zahl zum Produkt - Google Patents

Description

nach Anspruch 2, dadurch ge- ^tensteuervornch

e
4. Ein ^ponentensteuervornch

fr(F?g 7) enthti: eine Exponentensubtratung (H g· η _{d h s nale (nu n) die}

leerschaltung (73J ω _{u in G},_eh.

S ausgedrückten komplexen as Ausgang

Ä^· ^{die dem Absolul}-

^Vt der Diftlrenz zwischen den Exponenten sowie wert der L»¹«^" _ichen liefert; eine Schalein zugeordnetes Vorzei ^^ ^ ^

tungsanordnung 74,7S. / £ _{dementsprechend}

(.0

<>s w J

^hat; ^{U sl}t" n

m 78

«g Koeffizienten

irwenn das Vorzeichensignal einen tat und eine Schaltungsanordnung Erzeugen von Exponenten-Aus-

der zweiten

Ss5ä

zeicnncu Schaltungsanordnung

;₇ ^Uif die u ei ^ überlaufzustandssignal (CMO) l l Multiplizierer (20, anspricht und

lom

ien mil g
modifizieren.

durch Dividieren d_e Vielfachen ihrer Grundzahl

Die Erfindung betrifft eine Einrichtung der im Oberbegriff des Anspruchs 1 angegebenen Art.

Faltungen im Zeitraum können durch Multiplikation von Transformationen im Frequenzraum ersetzt werden. Verfahren dieser Art eignen sich besonders für die Extraktion von Frequenzkomponenten aperiodischer Schwingungsverläufe unter Verwendung von Fouriertransformations- oder Fourieranalyse-

verfahren.

Durch die Entwicklung von schnellen Fouricrtransformationen (FFT) ist die Anwendung der Fourieranalyse auf digitale Filterverfahren möglich geworden, siehe z. B. die Veröffentlichung von

R. Shi ve Iy, »A Digital Processor to Generate Spectra in Real Time«, IEEE Tran, on Computers, Mai 1968, pp. 485—491. Man kann ζ. B. also ein Nutzsignal von einem Störsignal durch eine Real_zej_t_DJgiialfilterung trennen, und ein bekanntes Verfahren ^ZU diesem Zweck wird als >< Pipeline-FFT«- Verfahren bezeichnet, da die Rohdaten seriell in eine Schaltungsanordnung eingespeist werden und diese bei der Verarbeitung wie eine Rohrleitung durchlaufen. Bei der digitalen Filterung werden die Eineangssignale an bestimmten Datenpunkten, die die Amplituden- und Phaseninformation repräsentieren, abgetastet und zu komplexen Binärzahlen reduziert, die dann zu gewichteten Impulsfunktionswerten weiterverarbeitet werden. Die Verarbeitung erfolgt durch geordnete komplexe Multiplikation in Kombination mit komplexen Additionen.

Die Eingangs- und Ausgangsdaten können gewöhnlich durch weniger Binärziffern dargestellt werden, als für die komplexen Rechenoperationen erforderlich sind, um einen Verlust an zählenden Stellen zu vermeiden. Man verwendet daher gewöhnlich bei der Verarbeitung Binärzahlen (»Pipeline-FFT-Zahlen«) mit etwa 15 Stellen, was einen annehmbaren Kompromiß zwischen Genauigkeit und Rechengeschwin- 2s digkeit darstellt und für N Datenpunkte sind ²log N komplexe Rechenstufen erforderlich. Wenn man in diesen Stufen mit Festkomma-Darstellung arbeitet, braucht man eine große Anzahl von Bits zur Darstellunii jedes Wertes, während bei Gleitkomma-Darstellung viele zusätzliche Funktionen erforderlich sind, die den Vorteil der Verwendung einer geringeren Stellenzahl praktisch zunichte machen.

Der vorliegenden Erfindung liegt dementsprechend die Aufgabe zugrunde, eine insbesondere für die Durchführung von schnellen Fouriertransformationen (FFF) und Fourieranalysen geeignete Einrichtung zu schaffen, die relativ einfach im Aufbau ist und trotzdem schnell arbeitet.

F i g. 7 ein Schaltbild einer Exponentensteuervorrichtung,

F i g. 8 ein Schaltbild einer Mehrstellen-Wichtungs- oder Koeffizientenstufe und

F i g. 9 ein Blockschaltbild eines komplexen Addierer-Subtrahierers.

Die prinzipiellen komplexen Rechenvorgänge in einer FFT-Stufe sind durch das Schmetterlingsdiagramm in F i g. 1 dargestellt. Für N Abtastpunkte wird die komplexe Operation (N/2)intrlog.,/V)-mal durchgeführt. Der Ausdruck »int(²logN)« bedeutet die kleinste ganze Zahl, die gleich oder größer als ²log N ist. Die Eingangswerte einer einzelnen Operaiion gemäß F i g. 1 sind komplexe Zahlen Z₁ und Z₂.

In dem Schmetterlingsdiagramm gemäß Fig. 1 sind die folgenden Schritte dargestellt: Eine Verbindung von komplexe Werte darstellenden Knoten durch ausgezogene Linien bedeutet eine Multiplikation des komplexen Eingangswertes mit einer komplexen Konstanten, d:e in dem Kreis des End- oder Ausgangsknotens steht. Eine Verbindung zwischen einem komplexen Eingangswert und einem Ausgangsknoten durch eine gestrichelte Linie bedeutet, daß dieser komplexe Eingangswert zum resultierenden Produkt addiert wird.

In Fi g. 1 bedeutet der Knoten 10 den komplexen Wert Z, mit dei Polarkoordinatendarsiellung

Z₁ =

A_x exp(/«,)

Der Knoten 12 bedeutet den komplexen Wert Z₂. der sich wie folgt schreiben läßt:

Z₂ =

Die komplexe Konstante W_k ist gleich exp(/>\). Die

Gemäß dw Erfindung w'irVdiese Aufgabe durch die 40 Resultierenden Knoten 14 und 16 bedeuten die komb Mkl lö l Aswerte Z und Z Die komplexe

im Anspruch 1 angegebenen Merkmale gelöst.

Weiterbildungen der Erfindung sind in den Unleransprüchen gekennzeichnet.

Die Erfindung macht unter anderem Gebrauch von der aus der Veröffentlichung ZAMP 4, 1953, Seite 313, Abschnitt a, bekannten Maßnahme, bei der Addition von zwei Gleitkommazahlen mit verschiedenen Exponenten jeweils den kleineren Exponenten an den größeren anzupassen.

Die Einrichtung gemäß der Erfindung gestattet es, so komplexe arithmetische Funktionen mit hoher Geschwindigkeit zu errechnen, sie eignet sich daher besonders für Pipeline- und andere FFT-Systeme.

Im folgenden werden Ausfuhrungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnung 5; näher erläutert. Es zeigt

F i g. 1 eine graphische Darstellung der komplexen Rechenoperationen in einer FFT-Slufe,

F i g. 2 ein Blockschaltbild einir bevorzugten Ausführungsform der Einrichtung gemäß der Erfin- <> dung.

F i g. 3 ein Blockschaltbild eines komplexen

Multiplizierers,
F i g. 4 ein Schaltbild einer Vorzeichcnsteuer-

schullung.

F i g. 5 ein Schaltbild eines Halbaddierers, F i g. 6 ein Schaltbild einer Einstellen-Wichtungs-

oder Koeffizientenschall ung.

plexen Ausgangswerte Z_x und Z₂. Die Operation, die in F i g. 1 dargestellt ist. also wie folgt schreiben:

komplexe läßt sich

z; = z, + w_kz₂

Z'2

= Z₁

-W,Z₂.

Oder in Polarkoordinatcn:

und

Z; = A_x exp(/W,) + A₁ e\pij(y->_k +

Z₁ = A_x

- A_: cxp(/(«_t +

Die durch das SchmeUerlingsdiagramm dargestellte komplexe Operation ist gleichwertig mit der folgenden komplexen Matrizcninu'.tiplikation:

Z2	=	1 U1 1 -IV1	Z2

('S Wegen der Addition in der komplexen Fourieroperation werden die komplexen Werte gewöhnlich in kartesischcn Koordinaten dargestellt.

Die komplexen Eingangswerie sind die Summe von gleichphasigen Komponenten l/i und Quadrauirkomponenlen (Q) (Komponenten mit 90 Phasenunterschied), d. h.

Z₁ = A_x cos H_x - JA_x sin H₁ - I_7x - jQ_7A

Die Verwendung der Gleitkommadarsteüung bei den arithmetischen Operationen macht die Realisierung eines Prozessors oder Rechenwerkes für FFT-Lösungen kompliziert. Die Komponenten /_Z1 und Q₇₁ werden daher normalerweise als einfache p-stellige Binärwörter codiert. Die Anzahl der erforderlichen Quantisierungsbits (p) kann ziemlich groß sein und hängt von der Anzahl der Transformanonskoeffizienten ΙΛ') ab. die zu errechnen sind. Wenn die Anzahl der Quantisierungsbits an den Eingangsknoten gleich p, ist. ist bei einer FFT mit V Punkten die Anzahl der Bits, die erforderlich ist. um eine Sättigung im Prozessor zu vermeiden, gleich

ρ = P₁ -r int ("log ΛΊ.

Beispielsweise ist bei dem digitalen Filter, das mit zwei 1024-Punkt-FFT's mit Acht-Bit-Eingangsquantisierung arbeitet, in der letzten Stufe der ünt(³log ΛΊ;-Stufen" der FFT-Rechnung eine Quantisierung mit 18 Bits erforderlich. Dieses Anwachsen der Bitzahl im Prozessor kann bis zu einem gewissen Grade durch Renormalisierung (Teilung durch 2) der Daten in jeder Stufe, in der eine Sättigung befürchtet wird, vermieden werden. Die Punkte, wo eine Sättigung eintreten kann, lassen sich jedoch wegen der Änderungen in der Natur der zu transformierenden Eingangsdaten leider nicht genau voraussagen. Em upisches System das potentiell eine Quantisierung mit 18 Bits erfordert, kann eventuell als Kompromiß mit 12 bis 15 Bits realisiert werden und mit einer Renormalisierung auf der Basis der zu erwartenden Eigenschaften der Eingangsdaten arbeiten.

Die hier angegebene Gieitkommadarstellung zwingt sowohl die /- als auch die Q-Proben eines komplexen Wertes auf das gleiche Gleitkommaniveau, d. h.. beide Werte der geordneten Paare haben den gleichen Exponenten. Dies ist gleichzeitig mit einer Darstellung der Abtastdaten (und Zw ischenergebnisse I in der Form

Z₁ =

Z₂ = (a+ Jb)IT.

Unter Anwendung dieser Technik ist es beispielsweise für ein /- oder Q-Wort möglich als 2^wmal null geführt oder übertragen zu werden, wobei M eine ganze Zahl ist, wenn der Betrag der /- oder Q-Komponente eines komplexen Worts die andere um mehr als 2^P überschreitet, wobei ρ die Anzahl der verwendeten Quantisierungsbits ist. Eine Simulierung dieses Prozesses mittels eines Computers ergab keine Beeinträchtigung der Funktionsfähigkeit infolge dieser Eigen schaft-

Um die Realisierung weiter zu vereinfachen, werden die Gleitkommaexponenten nur in der positiven Richtung geändert. Das heißt daß selbst, wenn eine spezielle Probe /- und Q-Komponenten hat. die klei-

ner sind als das maximale Niveau, werden keine Vorkehrungen getroffen, um diese Wörter aufzufüllen und den Gleitkommaexponenten entsprechend /v. verkleinern.

Der effektive rechenbedingte Störungspegel, der aufgrund von Compulersimulation von Digitalfiltern für die Fälle 9. 11 und 1 3 Bits (einschließlich Vorzeichen) abgeschätzt wurde, schwankt zwischen -35 und -45 dB. bezogen auf den Signalspitzenwert Mit einem Gleitkomma prozessor ergibt sich bei einer 9-Bit-Darstellung ein rechenbedingter Störpegel von -7OdB. was 25 dB besser ist als bei Festkommaausführungen mit 13 Bits. Ein Pegel von -"OdB würde bei einem Festkommaprozessor vermutlich eine Quantisierung von etwa 18 oder 19 Bits erfordern. Ein Multiplizierer, wie er für die Realisierung der 9-Bit-Quantisierung erforderlich ist. hat einen Kompliziertheitsgrad von nur 64 verglichen mit 324 für den 19-Bit-Prozessor. was einer Aufwandsreduktion von etwa 80% entspricht.

F i g. 2 zeigt eine bevorzugte Ausführungsform einer Einrichtung zur Durchführung der komplexen Operationen in Gleitkommadarstellung gemäß der Erfindung. Die die Mantisse des komplexen Wertes Z₂ darstellenden Signale a. b und die die komplexe Konstante \\'_k darstellenden Signale c und J werden einem komplexen Multiplizierer 20 als Eingangssignale zugeführt. Das am Ausgang des Multiplizierers auftretende komplexe Produkt wird auf eine Wichtungs- oder Koeffizientenstufe 23 gekoppelt. (Die kleinen Buchstaben in den Kreisen, die in die die Leitungen darstellenden Striche eingefügt sind. bedeuten die Anzahl der Adern der betreffenden Leitung. Die p-Bits des Mantissenwertes enthalten das Vorzeichenbit.)

Die die Mantisse des komplexen Wertes Z₁ darstellenden Signale x. y werden einer weiteren Wichtungs- oder Koeffizientenstufe 24 zugeführt. Die Koeffizientenstufen 23 und 24 werden durch eine Exponentensteuervorrichtunc 26 gesteuert, der Signale zugeführt werden, welche die Exponenten der Werte Z₁ und Z₂ darstellen. Der Zweck der Koeffizientenstufen 23 und 24 besteht darin, die komplexen Zahlen in Gieitkommadarstellung auf den gleichen Exponenten zu bringen, so daß eine einwandfreie Addition und Subtraktion in einer komplexen Addierer- und Subtrahierereinheit 28 möglich ist. Der Angleich der Exponenten der Werte der komplexen Zahlen in Gieitkommadarstellung aneinander erfolgt dadurch, daß die Bits des Wertes mit dem kleineren Exponenten um eine Anzahl von Stufen gleich der Differenz zwischen den Exponenten nach rechts verschober werden. Die Exponentensteuervorrichtung 26 wire ferner durch ein Signal vom komplexen Multipli zierer 20 gesteuert, um die Exponentenwerte im Fall( des Produktüberlaufs zu korrigieren.

Die Ausgangssignale von der komplexen Addierer und Subtrahierer-Einheit 28 werden Koeffizienten stufen 27 und 29 zugeführt, um die Ausgangswerl· einzustellen, wenn im Addierer bzw. Subtrahiere ein übertrag oder ein Borgen auftreten.

Als Ausgangsexponenten wird der größere de Exponenten π und m genommen, wozu eine 1 addiei werden kann, wenn der komplexe Multiplizierer 2 ein Uberlaufsignal liefert, und wozu in jeder einzelne Stufe durch Addierer 21 und 22 eine 1 addiert win wenn in der komplexen Addierer- und Subtrahiere! einheit 28 ein übertracen bzw. Börsen auftritt.

Die komplexen Ausgangswerte der beschriebenen und in F i g. 2 dargestellten Einrichtung sind:

ζ;

=

UC

I

=

ad

jh·) 2m

X

Y

n

U

2'"

m

Jl

wenn

in'

<

η

7'ι

(ad

f ./V) 2"'

X

>

dabei

= (A' -

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'" +

X

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- bd +

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I!

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>

η

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V

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=

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— bd) 2

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+ be +

>

+ he); 2

1

V

wenn

in'

<

η

- bd -

wenn

in'

η

χ'

wenn

m'

η

- bd) 2

+ be -

ν

+ be) 2

m" = hi + CAiO ,
ιη = MAXUn". η) + C.4C.

η' = MAX(In". ιι) + CSB .

Das Symbol MAX(m".n) bedeutet cine Größe, die gleich der größeren der beiden Größen in" und η ist. Die verwendeten Abkürzungen haben folgende Bedeutung:

CAiO Uberlaufsignal vom komplexen Multiplizierer;

C-4C übertrag vom komplexen Addierer:
CSB Borgen vom komplexen Subtrahierer.

CMO. CAC und CSB können jeweils den Wert O oder 1 haben.

Eine Einrichtung gemäß der Erfindung zur Durchführung von komplexen FFT-Operationen kann für eine serielle oder parallele Datenverarbeitung reali- 4s siert werden. Beim seriellen Betrieb ist der apparative Aufwand auf Kosten des Zeitbedarfs klein, während beim parallelen Betrieb eine hohe Arbeitsgeschwindigkeit durch einen hohen apparativen Aufwand erkauft werden muß. Im folgenden wird beispielsweise eine im Parallelbetrieb arbeitende Ausführungsform beschrieben, und aufgrund der diesbezüglichen Erläuterungen dürfte es für den Fachmann kein Problem sein, ohne weiteres eine seriell arbeitende Ausführungsform anzugeben.

Die durch entsprechend bezeichnete Schaltungssymbole dargestellten Verknüpfungsglieder arbeiten nach folgenden Regeln:

Ein Exklusiv-ODER-Glied (XOR-Glied) liefert ein Richtig-Ausgangssignal, wenn die Eingangssignale komplementär sind, d. h_ wenn das eine Eingangssignal ein Richtig-Eingangssignal und das ancere ein Falsch-Eingangssignal ist. Sind beide Eingangssignale Richtigsignale oder Falschsignale, so ist das Ausgangssignal ein Falschsignal. f>5

Die Werte »Richtig« und »Falsch« werden durch zwei Spannungswerte dargestellt. Gemäß den üblichen Vereinbarungen wird der Logikwert »Richtig« durch den höheren Spannungswerl dargestellt um kann auch als logische Eins (L) oder einfach als »Hoch bezeichnet werden. Das Logiksignai »Falsch« win durch den niedrigen Spannungswert dargestellt un< kann als logische Null (O) oder als »Niedrig« bezeich net werden.

Ein UND-Glied liefert das Ausgangssignal L nur wenn alle Eingangssignaie gleich L sind. Wenn irgend eines der Eingangssignale gleich 0 ist, ist auch da Ausgangssignal 0.

Ein ODER-Glied liefert das Ausgangssignal I immer dann, wenn mindestens eines seiner Eingangs signale gleich L ist. Nur wenn alle Eingangssignal· gleich 0 sind, ist auch das Ausgangssignal eine 0 Ein Inverter oder Negator liefert ein Ausgangssigna! das zum Eingangssignal invers. also dessen Komple ment ist. Wenn das Eingangssignal eine 0 ist. ist da: Ausgangssignal gleich L; ist das Eingangssignal L so ist das Ausgangssignal 0.

Anstelle der in der Zeichnung dargestellten Ver knüpfungsglieder können auch andere Verknüpfungs glieder verwendet werden, z. B. das NOR-Glied (da: einem ODER-Glied mit negiertem Ausgangssigna entspricht) oder das NAND-Glied (das einem UND Glied mit negiertem Ausgangssignal entspricht). Di< Möglichkeit von Substitution dieser Art sind den Fachmann bekannt, so daß bei der Erläuterung de Erfindung nur UND-Glieder, ODER-Glieder, Inver ter oder Negatoren und die allgemeinen Funktionei von Schaltungseinheiten oder Blöcken verwende werden.

F i g. 3 zeigt ein genaueres Schaltbild des ir F i g. 2 nur in Blockform dargestellten komplexer Multiplizierers 20. Die die Werte α und c darstellen den Signale werden einem Multiplizierer 30 als Ein uangswerte zugeführt; die Signaie entsprechend / und d einem Multiplizierer 31: die Signale entspre chend α und d einem Multiplizierer 32 und die Signal« entsprechend b und c einem Multiplizierer 33. Be den Multiplizierern 30. 31. 32 und 33 handelt es siel um bekannte binäre Multiplizierer, wie sie z. B. ir einer Veröffentlichung von C. Ghest, »Multi plyin Made Easy for Digital Assemblies« in dei Zeitschrift »Electronics«. Nov. 22. 1971. Seiten 56—61 beschrieben sind.

Mit den Ausgangsklemmen der binären Multiplizierer 30. 31. 32 und 33 sind Vorzeichensteuerschal tungen 302, 312, 322 bzw. 332 gekoppelt, die durch Ausgangssignale von XOR-Gliedern 301. 311, 321 bzw. 331 gesteuert sind, denen die Vorzeichenbits de; zugehörigen Werte-Signal-Paares zugeführt werden Mit S_a ist das Vorzeichenbit des Wertes α bezeich net usw.

Jeder Eingangswert der binären Multiplizierer 3( bis 33 enthält p-1 Bits. Vom Produkt der verschiedenen Multiplizierer werden jeweils nur die Bits dei p-1 höchsten Stellen als Ausgangssignale verwendet Die Produktsignale werden den Vorzeichensteuerschaltungen (im folgenden kurz »Vorzeichenschaltungen«) 302, 312, 322 bzw. 332 zugeführt, um ihr Vorzeichen einzustellen oder anzupassen. Die Arbeitsweise der Vorzeichenschaltungen hängt davon ab, in welcher Form negative Zahlen dargestellt werden Zwei übliche Formen sind das 1-Komplement und das 2-Komplement.

Das 1-Komplement wird durch Invertieren jedei Binärziffer des Wertes gebildet. Das 1-Komplement von 1010010 ist also 0101101.

Das 2-Komplement wird gebildet, indem man eine binäre I zum 1-Komplement hin/uaddicrt. Das 2-Komplement von 101(X)IO ist also 0101110.

F i g. 4 zeigt ein Beispiel einer Schaltungsanordnung, die als Vorzeichcnschaltung verwendet werden kann. Sie enthält ein XOR-Glied 301. das ein einem positiven Vorzeichen entsprechendes Ausgangssignal 0 liefert, wenn die Operandensignale gleich sind. d. h.. wenn beide positiv (also den Logikwert 0 haben) oder beide negativ (also den Logikwert ! " haben) sind. Das Ausgangssignal des XOR-Gliedes 301 hat den Logikwert 1, wenn die Operandensignale verschieden sind.

Das Ausgangssignal des XOR-Gliedes 301 bildet das eine Eingangssignal für jedes von p-\ XOR-Glie- '.-dem 41 43, von denen in F i g. 4 nur drei dargestellt sind. Das zweite Eingangssignal für die XOR-Glieder 41—43 ist jeweils ein Bitsignal.

Wenn das Ausgangssignal des XOR-Gliedes 301 den Logikwcrl 0 hat, haben die Ausgangssignale der -° verschiedenen XOR-Glieder 41 43 jeweils den gleichen Logikwert wie das zugehörige Bit-Eingangssignal. Das heißt also, daß die Bitsignale nicht geändert werden, wenn die Operandensignale gleich sind.

Wenn das Ausgangssignal des XOR-Gliedes 301 ^5 den Logikwcr· I hat. sind die Ausgangssignale der XOR-Glieder 41—43 jeweils das logische Komplement des betreffenden Bit-Eingangssignals. Das heißt also, daß das Bitsigna] jeweils invertiert wird, wenn die Operandensignale verschieden sind. Die Ausgangssignale der XOR-Giieder 41—43 sind daher die 1-Komplemente der Eingangsdaten.

Wenn jedoch das 2-Komplement der Eingangsdaten benötigt wird, muß zum 1-Komplement der Wert 1 hinzuaddiert werden. Für die Addition einer 1 werden p-\ Halbaddierer 44—46. von denen nur drei dargestellt sind, mit den Ausgängen der XOR-Glieder 41—43 verbunden.

Ein Halbaddierer Hefen in Abhängigkeit von zwei Eingangssignalen jeweils zwei Ausgangssignale, die als Summen- bzw. Ubertragsignal bezeichnet werden. Das Summen-Ausgangssignal hat den Logikwert 1, wenn die Eingangssignale komplementär sind. Das Ubertrag-Ausgangssignal hat den Logikwert 1 nur dann, wenn beide Eingangssignale den Logikwert 1 haben. Hieraus ist ersichtlich, daß ein Halbaddierer mit Hilfe eines XOR-Gliedes und eines UND-Gliedes realisiert werden kann, wie es in F i g. 5 dargestellt ist.

Wenn des XOR-Glied 301 bei der Schaltungsan-Ordnung gemäß F i g. 4 ein Ausgangssignal mit dem Logikwert 0 an den Halbaddierer 44 liefert, hat dessen Summen-Ausgangssignal den gleichen Wert wie das Ausgangssignal des XOR-Gliedes 41. Ferner bewirkt ein solches Ausgangssignal vom XOR-Glied 301, daß das Ubertrag-Ausgangssignal den Logikwert 0 hat. Das Summen-Ausgangssignal des Halbaddierers 45 hat daher den gleichen Wert wie das Ausgangssignal des XOR-Gliedes 42, und das Ubertrag-Ausgangssignal dieses Halbaddierers hat den Logikwert 0. Dieselben Bedingungen liegen auch bei allen übrigen Halbaddierern vor, da das erste Eingangssignal jeweils den Logikwert 0 hat. Wenn also das Ausgangssignal des XOR-Gliedes 301 den Logikwert 0 hat, sind die Ausgangsdaten gleich den Eingangsdaten.

Wenn jedoch das Ausgangssignal des XOR-Gliedes 301 den Logikwert 1 hat, wird auf die Halb-

addicrer 44 46 das 1-Komplement der Eingangs daten gekoppelt, und dem ersten Eingang des Halbaddierers 44, der der niedrigsten Bitstclle entspricht «ird ein Eingangssignal mit dem Logikwert 1 züge·

> rührt. Das resultierende Ausgangssignal ist dann da« --Komplement der Eingangsdaten.

Die ρ-] Ausgangssignale der Vorzeichen schaltungen 302 und 312 (Fig. 3) bilden die Dateneingangssignale eines Subtrahierers, und die p-\ Ausgangs-

> signale der Vorzcichenschaltunjien 322 und 332 bilden die Dateneingangssignale" eines Addierers 36. Der Subtrahierer 34 erhält feiner Vorzeichen-Eingangssignale von den XOR-Gliedern 301 und 311. wahrend der Addierer 36 die Vorzeichen-Eingangs-

> signale von den Ausgängen der XOR-Glieder 321 und 331 erhält.

Die Ausgangssignale des Subtrahieren 34 ;ind des Addierers 36 bestehen jeweils aus p-1 Ergebnissignalen, einem Borger- oder Ubertrau-Simiaf und einem Vorzeichensignal. " "

Der Subtrahierer und der Addierer arbeiten in bekannter Weise (siehe z. B. die Anwenduniisbläller der im Handel erhältlichen integrierten Logik-Funktionsschaltung SN 74 181), so daß sich eine nähere trläuterung erübrigt.

Die Ergebnis-Bits vom Subtrahierer 34 und vom Addierer 36 werden einer Koeffizientenschaltung 37 bzw. 39 zugeführt, deren Aufgabe darin besteht, die Daten-Bits im Falle eines Borgers vom Subtrahierer oder eines Übertrags vom Addierer entsprechend zu andern. Es müssen beide Resultate justiert bzw. geändert werden, da sie beide Mantissen mii den gleichen Exponenten darstellen.

Wenn in der der höchsten Stelle zugeordneten Stufe des Subtrahierers 34 ein Borger und'/oder in der der höchsten Stelle zugeordneten Stufe des Addierers 36 ein übertrag auftreten, hat mindestens ein Eingangssignal eines ODER-Gliedes 36, dem Borger und Übertrag zugeführt sind, den Logikwert 1. und es liefert dementsprechend ein Ausgangssignal CMO mit dem Logikwert 1. das einen überlauf vom komplexen Multiplizierer anzeigt.

Das CMO-Signal wird der Exponentensteuervornchtung zugeführt, um den richtigen Exponentenwert im Falle eines Überlaufes zu erhöhen.

Wenn ein überlauf eintritt, werden die Ausaangsöits vom Subtrahierer 34 und Addierer 36 jeweils in die nächst niedrigere Bitstelle geschoben, und in die nochste Bitstelle wird ein richtiges Bit MSB eingetunrt. Das richtige Bit MSB wird als Vorzeichen-Bit oder Borger-Bit für die dem Subtrahierer 34 nachgeschaltete Koeffizientenstufe 37 oder das Vorzeichen-Bit oder Übertrag-Bit für die dem Addierer 36 nachgeschaltete Koeffizientenstufe 39 definiert.

Das Borger-(oder Ubertrag-)Bit stellt einen Bitwert höherer Stelle dar. Der Grund für die Einführung des Vorzeichen-Bits besteht darin, daß das leere MSB gleich dem Vorzeichen sein sollte. So bedeutete z. B. U.ÜI0110 die Zahl +22, wobei das Bit vor dem Binärpunkt das Vorzeichen ist. Bei einer Verschiebung um ^einif „ ^{elIe nach} rechts (Division durch 2) ergibt -n.n,«¹¹' ^{was +Π ist}- Andererseits bedeutet 1.101010 die Zahl -22 in der 2-Komplementdarstellung. Bei Verschiebung um eine Bitstelle nach rechts -n ^das,^Resuhat '-ΠΟΙΟΙ sein, damit es die Zahl l1 in der 2-Komplementdarstellung repräsentiert, uie leere Stelle wurde bei der positiven Zahl mit einer υ und m der negativen Zahl mit einer 1 besetzt.

F i μ. fi /cig! eine Schaltungsanordnung, die die oben beschriebene Funktion einer Koeffizienlenstufe auszuüben vermag. Sie enthält einen Inverter 61, dem ein Steuersignal entsprechend dem CMO-Signal vom ODER-Glied 35 (Fig. 3) zugeführt wird. Die Schaltungsanordnung enthält ferner p-\ Gruppen von UND- und ODER-Gliedern, wie die UND-ODLR-Glicd-Gruppe 62. von denen zur Vereinfachung der Zeichnung nur drei dargestellt sind. Jede UN D-ODER-Glied-Gruppe entspricht einer Eingangs-Daien-Bit-Stelle. Ein erstes UND-Glied jeder jeder Gruppe wird durch das invertierte Steuersignal durchlußbereil gemacht. Das andere Eingangssignal des ersten UND-Gliedes jeder Gruppe ist das entsprechende Bilsignal der Eingangsdaten.

Das zweite UND-Glied jeder Gruppe wird durch das Steuersignal in den durchlaßbereiten Zustand gebracht, und das andere Eingangssignal (mit Ausnahme der MSB-Gruppe) ist das der nächsthöheren Hitstelle zugeordnete Bitsignal. Das zweite Eingangssignal des zweiten UND-Gliedes in der MSB- LJND-ODER-Glied-Gruppe ist das Ausgangssignal eines ODER-Gliedes 64, dem als Eingangssignal das Vorzeichensignal und das Borger-(oder Ubertrag-)Signal zugeführt sind.

Wenn das Steuersignal CMO den Logikwert 0 hat. hat das invertierte Steuersignal den Logik wert 1, der ein Durchschleusen der Bit-Eingangssignale zu den die justierten Daten führenden Ausgangsleitungen der gleichen Bitstellen bewirkt.

Wenn das Steuersignal den Logikwert 1 hat. werden die Bit-Eingangssignale zu den die justierten Daten führenden Ausgangsleitungen der jeweils nächst niedrigeren Bitstelle durchgeschleust und das MSB-Ausgangssignal ist ein Bitwert, wie oben definiert wurde.

Die p-1 Ausgangssignale von den Koeffizientenstufen 37 und 39 (F i g. 3) bilden zusammen mit den zugehörigen Vorzeichen-Bits die Ausgangssignale des komplexen Multiplizieren 20 in Fi g. 2. Diese Signale werden der Koeffizientenstufe 23 zugeführt, und die Eingangssignale entsprechend Z₁ (x. y) werden der Koeffizienlenstufe 24 zugeführt. Die Koeffizientenstufen 23 und 24 werden jeweils durch q Ausgangssignale von der Exponentensteuervorrichtung 26 gesteuert.

Die Aufgabe der Exponentensteuervorrichtung 26 besteht darin, entweder der Koeffizientenstufe 23 oder der Koeffizientenstufe 24, nicht jedoch beiden einen Justierungs- oder Koeffizientenfaktor zuzuführen und den größeren Exponenten zu den Ausgangs-Addierern 21 und 22 durchzuschleusen. Die Eingangssignale der Exponentensteuervorrichtung 26 sind die Exponenten m und n, die jeweils aus q Bits bestehen. Im Falle des Auftretens eines CMO-Signals muß der Exponent m um 1 vergrößert werden.

F i g. 7 zeigt eine für die Durchführung der Funktionen der Exponentensteuervorrichtung 26 geeignete Schaltungsanordnung.

Die q Bits des Exponenten m werden einem Addierer 71 zugeführt, der in der gleichen Weise arbeitet, wie die in Kaskade geschalteten Halbaddierer, die in Verbindung mit der Vorzeichensteuerung beschrieben wurden und in F i g. 4 dargestellt sind. Das erste Eingangssignal des ersten Halbaddierers, der q Stufen hat, ist das CMO-Signal. Die Ausgangssignale des Addierers 71 sind ein Binärwei*. gleich m, wenn das CMO-Signal den Logikwert 0 hat, oder

einen Binärwerl gleich m+ 1, wenn das CMO-Signal den Logikwert 1 hat. Dieser Wert wird mit m" bezeichnet.

Die Signale, die die Werte in" und η darstellen, werden einem Subtrahierer 73 als Eingangssignal zugeführt. Die Ausgangssignale des Subtrahierers 73 sind q Bits, die den Wert der Differenz in" — η und ein Vorzeichen-Bit darstellen. Geeignete Subtrahierer sind bekannt, so daß auf eine Erläuterung verzichtet werden kann. Um den Absolutwert der Differenz zu bilden, kann im Subtrahicrer eine Einrichtung zur Bildung des 2-Komplements. wie sie oben in Verbindung mit F i g. 4 erläutert wurde, verwendet werden, um den Ausgangswert zu modifizieren, wenn das Vor/cichen-Bit den Logikwerl 1 hat und einen negativen Wert anzeigt.

Ein Vorzeichen-Bit des Logikwerts 1 zeigt an. daß der Exponent η größer als der Exponent m" ist, so daß der binäre Ausgangsweit vom komplexen Multiplizierer 20 (Fig. 2) um m" — η Bitstellen nach rechts verschoben werden muß. Das Vorzeichen-Bit wird daher als Eingangssignal q UND-Gliedern zugeführt, deren andere Eingangssignale die q Differenz-Bits sind, die den Wert in" — η angeben

Das Vorzeichen-Bit wird ferner q UND-Gliedern 77 als Eingangssignal zugeführt, deren andere Eingangssignal die q Bits sind, die den Wert von η darstellen.

Die Ausgangssignale der q UND-Glieder 77 werden den Ausgangsaddierern 21 und 22 (Fig. 2| über q ODER-Glieder 79 zugeführt. (Die Bezeichnung xq in der Figur bedeutet, daß jedes Schalts\mbol für q Verknüpfungsglieder steht.)

Das Vorzeichen-Bit wird durch einen Inverter 75 invertiert, so daß das Vorzeichen-Bit des Logikwerts 0 in den Logikwert 1 inverliert wird, wenn in" größer als η ist. Diese Bedingung ermöglicht es dann den q UND-Gliedern 76 die Differenz-Bits zur Koeffizientenstufe 24 (F i g. 2| durchzulassen, um die Bits des Wertes η um m" - η Bitstellen nach rechts zu verschieben. Das Ausgangssignal des Logikwerts 1 vom Inverter 75 macht außerdem q UND-Glieder 78 durchlaßbereit, so daß die /n"-Signale über die q ODER-Glieder 79 auf die Ausgangsaddierer gekoppelt werden.

F i g. 8 zeigt eine Schaltungsanordnung, die die Funktion einer Koeffizientenstufe auszuüben vermag. Zur Vereinfachung der Darstellung sind hier die Eingangsdaten durch acht Bits und der Differenzwert von der Exponentensteuervorrichtung durch drei Bits D2°, D2¹ und Dl¹ dargestellt.

Die in F i g. 8 dargestellte Koeffizientenstufe setzi sich aus drei Kolonnen mit jeweils acht UND-ODER Glied-Gruppen zusammen. Der Durchlaßzustand de: ersten der jeweils zwei Eingänge aufweisenden UND Glieder jeder Gruppe in jeder Kolonne wird durcl ein Differenzbit gesteuert. Das zweite UND-Glie« jeder Gruppe w j-d durch ein invertiertes Differenzbi gesteuert.

Die anderen Eingangssignale für die zweiten UND Glieder jeder Gruppe sind die zugehörigen Bitsignal« Bei den Gruppen der ersten Kolonne sind die zugf hörigen Bitsignale die Eingangs-Daten-Bits, bei de zweiten Kolonne die Ausgangssignale der ODEP Glieder von den entsprechenden Stufen der erste Kolonne und bei der dritten Kolonne die Ausgang: signale der ODER-Glieder von den entsprechende Stufen der zweiten Kolonne. Die Ausgangssigna

Lt

der ODER-Glieder der dritten Kolonne sind die justierten Daten-Ausgangssignale.

Die anderen Eingangssignale der ersten UND-Glieder jeder Gruppe sind diejenigen anderen Eingangssignale, die den zweiten Gliedern zugeführt sind, die um i Bitstellen höheren Stellen entsprechen als die zugehörigen Stufen. Der Wert von ι hängt von der Kolonnennummer c gemäß der Gleichung / = 2^c~^l ab, d. h. für die erste Kolonne ist / = I, Für die zweite Kolonne i = 2, und für die dritte Kolonne ist i = 4. Den verbleibenden Eingängen wird aus Gründen, die oben im Zusammenhang mit den Koeffizientenstufen des komplexen Multiplizierers erläutert wurden, das Vorzeichen-Bit zugeführt.

Das die jeweilige Kolonne steuernde Differenz-Bit stellt auch einen Differenzwert gleich i dar. Die justierten Datenausgangssignale werden also gleich den um eine dem Differenzwert entsprechende Anzahl von Bitstellen nach rechts verschobenen Eingangsdatensignalen sein.

Das Differenz-Bit D 2° bedeutet den Differenzwert 1. Wenn D2° = 0 ist, werden die Eingangs-Bits nicht verschoben. Wenn D2° = 1 ist, werden die Eingangs-Bits um eine Bitstelle nach rechts verschoben, d. h. in Richtung auf niedrigere Stellenwerte.

Das Differenz-Bit D2¹ bedeutet den Differenzwert 2. Wenn D2^l = 0 ist, werden die Bits von der ersten Kolonne nicht verschoben. Wenn Z)2' = 1 ist, werden die Bits von der ersten Kolonne um zwei Bitstellen nach rechts verschoben.

Das Differenz-Bit D2¹ bedeutet den Differenzwert 4. Wenn D2² = 0 ist, werden die Bits von der zweiten Kolonne nicht verschoben. Wenn D2² = 1 ist, werden die Bits von der zweiten Kolonne um vier Bitstellen nach rechts verschoben.

Nimmt man beispielsweise an, daß die Differenz m" -n den Wert 5 hat, so sind D2² = 1. D2¹ = 0 und D2° = 1.

Das Bit 7 (also das Bit der 7. Stelle) mit dem Logikwert 1 soll nun durch die Koeffizientenstufe verfolgt werden.

Der Wert D2° = 1 bewirkt, daß das einem UND-Glied 80 zugeführte Bit 7 als Ausgangssignal eines ODER-Gliedes 81 auftritt.

Der Wert D2¹ = 0 wird durch einen Inverter 82 in den Logikwert 1 invertiert, so daß das einem UND-Glied 83 zugeführte Ausgangssignal des ODER-Gliedes 81 an einem ODER-Glied 84 als Ausgangssignal auftritt.

Der Wert D2² = 1 bewirkt, daß das einem UND-Glied 85 zugeführte Ausgangssignal des ODER-Gliedes 84 an einem ODER-Glied 86 als Ausgangssignal auftritt.

Aus dem Eingangs-Daten-Bit 7 wird also das justierte Daten Ausgangs-Bit 2, d. h., es erfolgt eine Verschiebung um fünf Bitstellen nach rechts.

Die Koeffizienten st u fen 23 und 24 in F i g. 2 enthalten jeweils zwei der in F i g. 8 dargestellten Schaltungsanordnungen.

Die Z₁ darstellenden Werte x, y werden nach der Justierung mit x" und y" bezeichnet. Die ac-kd und ad + bc darstellenden Werte werden nach der Justierung mit a" bzw. b" bezeichnet.

Die justierten Daten-Ausgangs-Bits von den Kceffizientenstufen 23 und 24 in F i g. 2 werden der komplexen Addierer- und Subtrahierer-Einheit 28 zugeführt, deren Aufbau in F i g. 9 genauer dargestellt ist.

Die Schaltungsanordnung gemäß F1 g. 9 enthält zwei Addierer 91 und 93, die die Binärwerte a" und x" bzw. b" und /' addieren. Ferner enthält die Schaltungsanordnung zwei Subtrahierer 92 und 94 zum Subtrahieren des Binärwerts x" von a" bzw. y" von b".

Die Addierer und Subtrahierer sind bekannte Schaltungsanordnungen, die nicht beschrieben zu werden brauchen.

Die Übertrag-Ausgangssignale von den Addierern 91 und 93 werden einem ODER-Glied 95 als Eingangssignale zugeführt, das ein Ausgangssignal CAC liefert. Das Signal CAC steuert den Ausgangsaddierer 21 und die Koeffizientensture 27 (Fig. 2) der die Summen-Bus, die Ausgangssignal-Bits und Übertrag-Bits als Eingangssignale zugeführt sind.

In entsprechender Weise werden die Borger-Auseangssignale in einem ODER-Glied % unter Erzeugung eines Signals CSB vereinigt, das die Koeffizientenstufe 29 und den Addierer 22 (Fi g. 2) steuert. Die Differenz-Bits, Ausgangssignal-Bits und Borger-Bits bilden die Eingangssignale für die Koeffizientenstufe29 (Fig. 2).

Die Vorzeichen-Signale S₀ und S_h■■ sind die Vorzeichen-Ausgangssignale vom Subtrahierer 34 bzw Addierer 36 (F i g. 3). Die Vorzeichen-Signale S_x und S sind die Vorzeichen-Eingangs-Bits des komplexer Wertes Z₁U, y).

Die Vorzeichen-Bits S„, S_h-, S_x und S_y von der komplexen Addierer- und Subtrahierer-Einheit sind die Ausgangs-Vorzeichen-Bits.

Die Daten-Ausgangssignale von der komplexen Addierer- und Subtrahierer-Einheit 28 in Fig. 1 werden entsprechend justiert, wenn das Signal CAC oder das Signa! CSB auftritt. Jede Zahl eines Paare« komplexer Zahlen n;uß in der oben beschriebener Weise für den komplexen Multiplizierer justiert wer den. Die Koeffizientenstufen 27 und 29 können durd Verwendung zweier der anhand von F i g. 6 be schriebenen und dort dargestellten Schaltungsanord nung für jede Koeffizientenstufe realisiert werden Das Steuersignal für die Koeffizientenstufe 27 ist da; Signal CAC und für die Koeffizientenstufe 29 da: Signal CSB.

Die Ausgangsaddierer 21 und 22 korrigieren du Exponenten-Ausgangssignalc entsprechend der Justic rung.

Diese Addierer können in der oben beschric benen Weise mit Halbaddierern realisiert werden.

Hierzu 5 Blut! Zeichnungen

Claims (2)

'i Patentansprüche: 15

1. Einrichtung zum Multiplizieren einer ersten complexen Zahl Z₂ = (a +jb) 2^m in Gleitkomma-Darstellung mit einer dritten komplexen Zahl und Addieren einer zweiten komplexen Zahl Z₁ = (x+jy)2" zu dem bei der Multiplikation erhaltenen Produkt, dadurch gekennzeichnet, daß die dritte komplexe Zahl ^Wk — c+jd in Festkomma-Darstellung dargestellt ist; daß Signale (c, d), die die in Festkomma-Darstellung ausgedrückte,-dritte komplexe Zahl und Signale (α, b), die die Mantisse der in Gleitkomma-Darstellung ausgedrückten ersten komplexen Zahl (Z₂) darstellen, einer Eingangsschaltung (30, 31, 32, 33) eines komplexen Multiplizierers (20 in Fig. 2; Fig. 3) zugeführt sind, der am Ausgang Signale liefert, die das Produkt p = ([ac-bd]+j[ad + bc])2" darstellen; daß Signale, die den Exponenten (m, n) der ersten und zweiten, in Gleitkomma-Darstellung ausgedrückten komplexen Zahlen (Z₂, Z₁) darstellen, einer Exponentensteuervorrichtung (26 in F i g. 2; F i g. 7) zugeführt sind, die Ausgangssignale (durch die Verknüpfungsglieder 74 und 76 in F i g. 7), welche die relative Größe der Exponenten der in Gleitkomma-Darstellung ausgedrückten komplexen Zahlen angegeben, sowie Ausgangssignale (von 79), die den größeren Exponenten bezeichnen, liefert; daß die Ausgangssignale der Exponentensteuervorrichtung (26) zwei Koeffizientenstufen (23 bzw. 24 in Fi g. 2) zugeführt sind, die die Signale (a\ b') vom Ausgang des Multiplizierers (20) bzw. die Signale (x, y) entsprechend der Mantisse der zweiten komplexen Zahl so ändern (in a", b" oder ::", /'), daß die Zahl mit dem kleineren der beiden Exponenten in eine Darstellung mit dem größeren der beiden Exponenten gebracht wird; daß die modifizierten Signale (α", b", x", v" und Vorzeichen-Bits) von den beiden Koeffizientenstufen (23, 24) einer Addierschaltung (28 in Fig. 2; 91, 93 in Fig. 9) zugeführt sind, welche Ausgangssignale (a" + χ", Sa' usw.) entsprechend der komplexen Summe der modifizierten Signale und gegebenenfalls entsprechend einem Übertrag liefert; und daß die Übertrag-Ausgangssignale (CAC) einer Summenexponentschaltung (21 in Fig. 2) zugeführt sind, die die Signale, die den größeren der beiden Eingangsexponenten darstellen, beim Auftreten eines Übertrages im Sinne einer Erhöhung des Exponenten um eine Einheit ändert und Ausgangssignale (m') erzeugt, die den Exponenten der komplexen Summe darstellen.

2. Einrichtung nach Anspruch 1, gekennzeichnet durch eine Subtrahierschaltung (92, F ι g. 9). der die modifizierten Signale von der ersten und zweiten Koeffizientenstufe (23, 24) zugeführt sind, um Ausgangssignale zu erzeugen, die die komplexe Differenz und den Borger [CSB) der modifizierten Signale darstellen und eine Differenzexponentschaltung (22 in Fig. 1). der das Borger-Ausgangssignal (CSB) zugeführt ist, um die den größeren Eingangsexponenten wert darstellenden Signale unter Erzeugung von Ausgangssignalen zu modifizieren, die den Exponenten der Subtrahierer-Ausgangssignale darstellen.

30

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■x Finrichtung nach Anspruch 2, dadurch ge-3. Euincmung _Summene_Xponentschaltung

^keTn^e Π fferSzexponentschaltung Addierer zur ^d^S?Biponentenwerte um 1 in Abden übertrag- bzw. Borgersignalen