DE3422287A1

DE3422287A1 - Pruefanordnung fuer digitalschaltungen

Info

Publication number: DE3422287A1
Application number: DE19843422287
Authority: DE
Inventors: Joel Wright Warren N.J. Gannett
Original assignee: American Telephone and Telegraph Co Inc
Current assignee: AT&T Corp
Priority date: 1983-06-20
Filing date: 1984-06-15
Publication date: 1984-12-20
Also published as: JPH0641968B2; CA1213325A; GB2141829B; IT1175519B; GB2141829A; NL192355C; NL192355B; GB8415145D0; FR2548382B1; NL8401925A; US4551838A; IT8421499A0; FR2548382A1; JPS6015570A; BE899941A; DE3422287C2

Description

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Prüfanordnung für Digitalschaltungen

Die Erfindung betrifft eine Digitalschaltungs-Prüfanordnung nach dem Oberbegriff des Anspruchs 1.

Eine Digitalschaltung stellt eine Anordnung zur Abgabe vorgegebener Ausgangsdigitalsxgnale unter Ansprechen auf Eingangsdigitalsignale dar. Eine solche Digitalschaltung hat in typischer Weise entweder die Form einer digitalen Speicherschaltung oder einer digitalen Logikschaltung. Im einzelnen stellt eine digitale Speicherschaltung eine Anordnung zur Speicherung von Digitaldaten in einer Anzahl von Speicherelementen dar, auf die - abhängig von Speicheradressensignalen - zum Lesen der Daten zugegriffen werden kann. In einer Speicherschaltung mit wahlfreiem Zugriff können die in jedem Speicherelement gespeicherten Daten entsprechend vorgegebener neuer Daten mittels elektrischer Einrichtungen geändert werden. Bei einem Pestwertspeicher können die gespeicherten Daten mit Hilfe elektrischer Einrichtungen nicht auf reversible Weise geändert werden.

Auf der anderen Seite stellt eine digitale Logikschaltung eine Anordnung dar, die sich in typischer Weise in einer Datenverarbeitungsanlage findet und zur Verarbeitung von digitalen Eingangsdaten unter Erzeugung digitaler Ausgangsdaten entsprechend vorgeschriebener logischer Berechnungsregeln vorgesehen ist. Solche Logikschaltungen lassen sich generell in zwei Klassen unterteilen, nämlich sequentielle und kombinatorische Schaltungen. Sequentielle Logikschaltungen enthalten getaktete Speicherelemente (oder getaktete Register) und führen ihre vorgeschriebenen Logikfunktionen oder Berechnungen synchron mit einem externen Takt aus, der eine Zeitsteuerung für die Speicherelemente bereitstellt. Kombinatorische Logikschaltungen weisen keine Speicherelemente auf und benötigen

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keine getaktete Zeitsteuerung, obwohl normalerweise neue Daten als Eingangssignale in eine kombinatorische Logikschaltung bei jedem neuen Zyklus eines Taktes eintreten, der die Operation sequentieller Logikschaltungen in der gleichen Datenverarbeitungsanlage steuert. Jedenfalls führt wahrend jedes Taktzyklus eine Logikschaltung vorgeschriebene Berechnungsoperationen mit den Digitaldaten entsprechend vorgeschriebener Regeln aus. Die Eingangs- und Ausgangsdaten für einen gegebenen Taktzyklus haben je die Form einer Eingangs- und einer Ausgangsgruppe von Bits, die allgemein Eingangswort bzw. Ausgangswort genannt werden. Die Ausgangsdaten eines gegebenen Zyklus können dem gewünschten Verarbeitungsergebnis der Eingangsdaten dieses Zyklus (kombinatorische Logik) und/oder eines früheren Zyklus oder früherer Zyklen (sequentielle Logik) entsprechen.

Wegen der Herstellung durch konventionelle Verfahren kann jedoch eine Logikschaltung unerwünschte logische Fehler aufweisen, d.h. Abweichungen bestimmter tatsächlicher Ausgangsdatenwörter von den gewünschten, durch die Transformationsregeln vorgeschriebenen Ausgangsdatenwörtern, wobei die Abweichungen durch eine oder mehrere Unvollkommenheiten der Schaltung, beispielsweise in Form eines Dauerfehlers (ein Transistor ist unabhängig vom Eingangssignal fehlerhaft dauernd ein- oder dauernd ausgeschaltet), verursacht werden.

Eine,Prüfmöglichkeit, bei der keine besondere Konstruktion der Logikschaltung selbst zwecks Vereinfachung der Prüfung erforderlich ist, beinhaltet auf einfache Weise das Anlegen einer Folge von vielen vorbestimmten Eingangs-Wörtern (Prüfvektoren) vor, und einen Vergleich des Ausgangsansprechwortes der Logikschaltung für jedes Eingangswort mit dem jeweils erwarteten, fehlerfreien Wort. Jede Abweichung zwischen irgendeinem Bit eines solchen Ausgangsansprechwortes und dem entsprechenden Bit des jeweils erwarteten Wortes gibt das Vorhandensein wenigstens eines logischen Fehlers in der Logikschaltung an. Ein Hauptnachteil dieser Prüfmöglichkeit sind die weiteren Kosten zusätzlich benötigter Bauteile sowie die zusätzliche Betriebszeit,

die erforderlich ist, um die benötigten Prüfvektoren zu erzeugen, zu speichern und sequentiell an die Logikschaltung abzugeben, sowie auch der zusätzliche Aufwand an Betriebszeit, der nötig ist, um sequentiell jedes Ausgangswort mit dem jeweils erwarteten Wort zu vergleichen. Der letztgenannte Nachteil ist besonders schwerwiegend, da die erforderliche Anzahl solcher Testvektoren in typischer Weise in der Größenordnung von Hunderten oder Tausenden liegt, um eine genügend große Wahrscheinlichkeit (in typischer Weise wenigstens 80 %) für die Feststellung eines Fehlers in der Logikschaltung sicherzustellen, d.h. eine vernünftig gute Fehlerfeststellwahrscheinlichkeit.

Nach dem Stand der Technik sind daher verschiedene Möglichkeiten vorgeschlagen worden, um Logikschal tungen selbst auf besondere Weise so auszubilden, daß die Prüfung zwecks Feststellung von logischen Fehlern vereinfacht wird. Im allgemeinen sehen diese Möglichkeiten eine Konstruktion der Schaltung derart vor, daß eine verhältnismäßig große Zahl von internen Schaltungsknoten direkt für das Prüfen zugänglich ist, wobei nur wenige, falls überhaupt, zusätzliche und externe Zugriffsanschlüsse oder Pins für die Schaltung vorgesehen werden. Das ist im einzelnen beispielsweise in der US-PS 4 320 509 (16.3.82) beschrieben.

In der US-PS 3 383 254 (1.1.74) wird eine Logikschaltung offenbart, die in eine Prüfbetriebsart gebracht werden kann, in welcher alle gewählten internen Knotenpunkte zugeordnete Zwischenspeicher zu einem oder mehreren seriellen Schieberegistern zusammengeschaltet werden können, aus denen Daten seriell zwecks Auslesen und Vergleich mit dem erwarteten, fehlerfreien Ansprechen ausgeschoben werden können. Ein wichtiger Nachteil dieser Lösung besteht darin, daß die Schaltung nicht mit ihrer vollen Betriebsgeschwindigkeit geprüft wird, so daß hochfrequente (Wechselstrom-) Fehler möglicherweise nicht festgestellt werden.

Außerdem ist ein Prüfen nach dieser Lösung unerwünscht zeitaufwendig, da ein verhältnismäßig langer Ausgangsbitstrom Bit für Bit geprüft werden muß.

Ein weiteres Beispiel für einen Versuch, die

Prüffähigkeit zu verbessern, sieht die Erzeugung eines Kennwortes mit einer Länge von einem oder mehreren Bits vor, wobei die Paritätssignale, die an einem oder mehreren internen Knoten zu unterschiedlichen Zeitpunkten während des Betriebs vorhanden sind, abgetastet und arithmetisch für jeden Knoten addiert werden, um ein zeitkomprimiertes Paritätsbit für jeden Knoten zu bilden. Eine solche Lösung ist beispielsweise in der obengenannten US-PS 4 320 509 beschrieben. Jede Abweichung zwischen dem sich ergebenden Kennwort, IQ das durch die Kette dieser komprimierten Paritätsbits für jeden Knoten gebildet wird, und dem erwarteten fehlerfreien Kennwort liefert die gewünschte Fehlerinformation bezüglich der Daten an jedem der internen Knoten. Ein wichtiger Nachteil dieser Lösungsmöglichkeit besteht darin, daß eine unerwünscht große Zahl von zusätzlichen Zugriffsanschlüssen erforderlich ist und daß das Prüfen der zusätzlichen Prüfschaltungen selbst auf eigene Fehler hin nicht einfach durchzuführen ist.

Darüberhinaus treten ähnliche und weitere Probleme bei der Prüfung digitaler Speicherschaltungen auf. In solchen Speicherschaltungen können generell musterabhängige Fehler auftreten, d.h. ein Fehler in einem gegebenen Speicherelement tritt auf oder tritt nicht auf abhängig von dem augenblicklichen Muster von Daten, die dann in anderen EIementen des Speichers abgelegt sind. Demgemäß stellt das Prüfen von Speicherschaltungen auf Fehler generell ein Problem dar, das noch komplizierter ist als das Prüfen von Logikschaltungen ähnlicher Größe.

Es besteht daher der Wunsch nach einer Einrichtung für eine gute Fehlerprüfung von Digitalschaltungen, bei der die Probleme nach dem Stand der Technik beseitigt sind .

Zur Lösung dieser Aufgabe geht die Erfindung aus von einer Digitalschaltungs-Prüfanordnung mit einer Digitalschaltung, die eine erste Vielzahl von Eingangsanschlüssen zur Aufnahme digitaler Eingangssignale für die Digitalschaltung während jedes Operationszyklus und eine zweite Vielzahl von Ausgangsanschlüssen zur Abgabe von digitalen Ausgangs-

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Signalen der Digitalschaltung während jedes Operationszyklus besitzt und ist gekennzeichnet durch eine Eingangsmultiplexereinrichtung, die so geschaltet ist, daß sie sowohl normale Eingangsdigitalsignale und die Ausgangsdigital-Signale aufnimmt und während jedes normalen Operationszyklus der Schaltung an die Eingangsanschlüsse der Digitalsignale die normale Eingangsdigitalsignale abgibt sowie während aufeinander folgender Zyklen einer Prüfoperation mit einer Vielzahl von Zyklen zur Feststellung von Fehlern in der Digitalschaltung an die Eingangsanschlüsse der Digitalschaltung die Ausgangsdigitalsignale abgibt.

Die Erfindung beruht auf der Feststellung, daß eine brauchbar gute Fehlererfassungswahrscheinlichkeit für eine Digitalschaltung, beispielsweise eine digitale Logikschaltung, durch eine Rückkopplungseinrichtung erreicht werden kann, die eine Prüfoperation mit vielen Zyklen durchführen kann (in typischer Weise etwa 250 Zyklen für eine Multiplizierer-Logikschaltung, die ein Paar von 16-Bit-Zahlen multiplizieren kann), wobei das Ausgangssignal der Digitalschaltung bei jeden Zyklus als Eingangssignal der Digitalschaltung für den nächstfolgenden Zyklus rückgekoppelt wird. Während der Anfangszyklen der Prüfoperation ist das Eingangssignal der digitalen Schaltung ein vorgegebenes Wort, und während des Schlußzyklus der Prüfoperation wird das Ausgangswort der digitalen Schaltung mit dem vorbestimmten , erwarteten (fehlerfreien) Ausgangswort verglichen. Jede Diskrepanz zwischen irgendeinem Bit des Ausgangswortes während des Schlußzyklus der Prüfoperation und dem entsprechenden Bit des erwarteten Ausgangswortes zeigt wenigstens einen Fehler der Digitalschaltung an. Die Digitalschaltung kann die Form entweder einer Speicherschaltung oder einer Logikschaltung haben.

Demgemäß ist entsprechend einem Ausführungsbeispiel der Erfindung eine Digitalschaltung mit Dateneingangsanschlüssen zur Aufnahme von Eingangsdatenwörtern und Daten-Ausgangsanschlüssen zur Abgabe von Ausgangsdatenwörtern mit einem Eingangsmultiplexer versehen, der während jedes Zyklus im normalen Betrieb ein normales Eingangsdatenwort

als Eingangssignal zu den Dateneingangsanschlüssen der Digitalschaltung fließen läßt und während des Anfangszyklus (oder Zyklen) einer Prüfoperation ein vorbestimmtes Prüfeingangsdatenwort (oder -Wörter) als Eingangssignal zu den Dateneingangsanschlüssen der Digitalschaltung fließen läßt, wobei der Eingangsmultiplexer über einen Rückkopplungsdatenprozessor mit den Datenausgangsanschlüssen der Digitalschaltung verbunden ist, so daß während der Prüfoperation, aber nach den obenerwähnten Anfangszyklen an den Datenausgangsanschlüssen der Digitalschaltung gelieferte Ausgangs-r daten über den Rückkopplungsprozessor als Eingangsprüfdaten an die Dateneingangsanschlüsse der Digitalschaltung zurückgeführt werden. Zweckmäßig ist darüberhinaus ein Kenn- oder Kennsignaldetektor so vorgesehen und geschaltet, daß er das Ausgangsdatenwort der Digitalschaltung feststellt und während eines vorgegebenen Zyklus der Prüfoperation jedes Bit des Ausgangsdatenwortes der Digitalschaltung mit einem entsprechenden Bit des erwarteten Ausgangsdatenwortes vergleicht, wodurch der Kennsignaldetektor ein bestätigendes Kennsignaldetektor-Ausgangssignal liefert, wenn und nur wenn jedes Bit des Ausgangsdatenwortes der Digitalschaltung während des vorgegebenen Zyklus der Prüfoperation gleich dem entsprechenden Bit des vorbestimmten, erwarteten Ausgangsdatenwortes ist.

Bei einem speziellen Ausführungsbeispiel der Erfindung hat die Logikschaltung die Form einer Multiplizierer-Logikschaltung zur Berechnung des arithmetischen Produktes aus zwei Eingangsbinärzahlen, die je in Form eines Eingangswortes mit η Bits vorliegen und als Zweier-Komplement die jeweiligen Eingangsbinärzahlen darstellen. Unter "Zweier-Komplement" wird verstanden, daß das höchstwertige Bit eine Bewertung von -2 ~ statt 2 ~ in üblicher Binärangabe hat und daß die restlichen Bits die gleiche Bewertung wie bei der normalen Binärangabe besitzen. Die Multipliziererschaltung besitzt eine Anzahl von η Ausgangsanschlüssen, d.h. jedes Ausgangswort hat η Bits. Die Multipliziererschaltung besitzt außerdem eine andere Anzahl (2n + 1) von Eingangsanschlüssen, nämlich eine Gruppe von

von η Eingangsanschlüssen zur Aufnahme einer der Binärzahlen (Multiplikand) als Eingangsdatenwort, eine weitere Gruppe von η Eingangsanschlüssen zur Aufnahme der anderen Binärzahl (Multiplikator) als Eingangsdatenwort und einen Eingangssteueranschluß zur Aufnahme eines Höchststellen-Steuersignals. Dieses Signal wählt an den Ausgangsanschlüssen der Multipliziererschaltung zwischen der Abgabe der ersten (höchstwertigen oder höchststelligen) η Bits und der zweiten (niedrigststelligen oder niedrigstwertigen) η Bits des arithmetischen Produkts in Zweier-Komplementdarstellung aus, das durch die Multiplizierer-Logikschaltung berechnet worden ist. Ein Eingangsmultiplexer ist so angeordnet, daß er Eingangsdaten an die Logikschaltung liefert, derart, daß während der normalen Berechnungsoperation der Multipliziererschaltung die eine Gruppe von Eingangsanschlüssen der Multipliziererschaltung von den primären Eingängen der Halbleiterschaltung eine der Binärzahlen aufnimmt, die andere Gruppe die andere Binärzahl aufnimmt und der eine Eingangssteueranschluß das Höchststellen-Steuersignal empfängt. Der Eingangsmultiplexer ist ferner so angeordnet, daß während einer Prüfoperation mit vielen Zyklen (in typischer Weise etwa gleich der Anzahl von Prüfvektoren, die für die gleiche Fehlerfeststellwahrscheinlichkeit erforderlich wären) der Multipliziererschaltung die η Bits des Ausgangswortes der Multipliziererschaltung während jedes Zyklus mit einer vorgegebenen Ausgangsverzweigung so rückgekoppelt werden, daß sie die 2n t 1 Bits des Eingangssignals der Schaltung für den nächstfolgenden Zyklus werden. Während der ersten drei Zyklen der Prüfoperation wird jedoch ein vorgegebenes Eingangswort über den Multiplexer zu den 2n + 1 Eingangsanschlüssen der Multipliziererschaltung geführt. Nach etwa 2 Zyklen durchläuft die Prüfoperation ihren letzten Zyklus, und es wird dann ein Kennsignaldetektor durch einen Zyklenzähler betätigt, wodurch das Ausgangswort der Logikschaltung zu diesem Zeitpunkt Bit für Bit mit dem richtigen Ausgangswort verglichen wird, d.h. dem erwarteten fehlerfreien Wert des gewünschten arithmetischen Produkts (aus dem Multiplikanden und dem Multiplikator)

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in binärer Darstellung. Wenn und nur wenn jedes Bit des Ausgangswortes der Logikschaltung dann mit dem entsprechenden Bit des erwarteten Wortes übereinstimmt, wird ein bestätigendes Fehlersignaldetektor-Ausgangssignal (mit einem Bit) in einen Ausgangszwischenspeicher geführt, um anzuzeigen, daß keine logischen Fehler in der Multipliziererschaltung festgestellt wurden und daß wahrscheinlich keine solchen Fehler vorhanden sind.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher beschrieben. Es zeigen:

Fig. 1 das Schaltbild einer Multiplizierer-Logikschaltung mit einem Ausführungsbeispiel für eine Prüfeinrichtung nach der Erfindung;

Fig. 2 das Schaltbild für ein Ausführungsbeispiel eines Eingangsmultiplexers, der für die praktische Aus

führung der Erfindung zweckmäßig ist;

Fig. 3 das Schaltbild eines Ausführungsbeispiels eines Kennsignaldetektors, der für die praktische Ausführung der Erfindung vorteilhaft ist; Fig. 4 das Schaltbild eines Ausführungsbeispiels für

einen Ausgangszwischenspeicher, der bei der praktischen Ausführung der Erfindung benutzt werden kann ;

Fig. 5 das Schaltbild eines Rückkopplungsprozessors, der bei der praktischen Ausführung der Erfindung ver

wendet werden kann;

Fig. 6 das Schaltbild eines anderen Rückkopplungsprozessors, der bei der praktischen Ausführung der Erfindung Verwendung finden kann; Fig. 7 das Schaltbild eines weiteren Rückkopplungsprozessors, der bei der praktischen Ausführung der Erfindung benutzt werden kann.

Entsprechend der Darstellung in Fig. 1 weist eine Multipliziererschaltung mit einer Prüfeinrichtung nach einem speziellen Ausführungsbeispiel der Erfindung eine Multiplizierer-Logikschaltung 100 mit einem Taktgenerator 110, einen Eingangsmultiplexer 200, einen Rückkopplungsprozessor 210,

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einen achtsutfigen Binärzähler 300, einen Kennsignaldetektor 400 und einen Ausgangszwischenspeicher 500 auf. Der Multiplexer 200 wählt unter Ansprechen auf ein binäres Prüfoperations-Kommandosignal T für die Abgabe an die Eingangsanschlüsse HO, X und Y der Multipliziererschaltung 100 zwischen Eingangssignalen ho und ho', Eingangssignalen χ und x¹ bzw. y und y¹ aus, wie genauer weiter unten beschrieben wird. Die Multiplizierer-Logikschaltung 100 ist so ausgelegt, daß sie Eingangssignale an einer ersten und zweiten Gruppe von Dateneingangsanschlüssen X bzw. Y empfänt. Eine externe Taktimpulsfolge Φ treibt einen Taktgenerator 110, der nicht überlappende Taktfolgen Φ und Φ_ unter Ansprechen auf das externe Taktsignal Φ liefert, um eine Zeitsteuerung für die Operation der logischen Schaltung 100 in bekannter Weise zu bewirken.

Als Beispiel weist die Multiplizierer-Logikschaltung 100 16 Eingangsanschlüsse in der ersten Gruppe X und 16 in der zweiten Gruppe Y auf. Während jedes (Takt-) Zyklus der Operation nimmt die erste Gruppe von Eingangsanschlüssen X= (X_, X₁, X„, ... X₁C-) ein erstes Eingangsdatenwort x= (x_n, X₁, x_?, ... X-] c) auf, und die zweite Gruppe von Eingangsanschlüssen Y = (Y₀, Y₁ , ·. . · ^Y-i 5) nimmt das zweite Eingangsdatenwort y = (y», y₁, y„, ... y₁c) auf. D.h. der Eingangsanschluß X_ erhält das Signal x₀, der An-Schluß X das Signal X₁ ... der Anschluß X _ das Signal X₁₅, der Anschlup Y- das Signal y„, der Anschluß Y₁ das Signal y₁ und schließlich der Anschluß Y₁₅ das Signal y₁ _. Beide Wörter χ und y enthalten demgemäß je 16 Bits und jedes Wort läßt sich so ansehen, daß es eine 16-ziffrige Zahl in binärer Notation darstellt, und zwar mit Vorteil in Zweier-Komplementform zwecks Darstellung positiver und negativer Zahlen in bekannter Weise.

Die Multipliziererschaltung 100 hat den Zweck, im normalen Betrieb ein Ausgangswort ζ = (z„, Z₁, z„, ...

^zon) ^zu erzeugen, das in binärer Zweier-Komplementform das arithmetische Produkt ζ = xy aus dem ersten und zweiten Eingangswort zu bilden, die als Binärzahlen mit 16 Ziffern angesehen werden. Das erste Eingangswort χ ist demgemäß

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der Multiplikand und das zweite Eingangswort γ der Multiplikator. Es sind jedoch nur 16 Ausgangsanschlüsse Z vorhanden, so daß die Multipliziererschaltung 100 nur ein Ausgangswort ζ mit einer Länge von 16 Bits liefern kann, d.h. eine Zahl in binärer Darstellung, die nur 16 Ziffern enthält. Da das arithmetische Produkt ζ (in Zweier-Kornpiementform ) aber 31 Ziffern ζ = (z„, Z₁, Z₂, ... Z₃ ) aufweist, kann das Ausgangswort ζ zu jedem Zeitpunkt nur einen Teil (eine Hälfte) des gewünschten arithmetischen Produkts an-■ geben. Demgemäß enthält die Multipliziererschaltung 100 einen Höchststellen-Auswahleingangsanschluß HO, der ein Höchststellen-Auswahlsignal ho aufnimmt, so daß - wenn beispielsweise eine binäre 0 am Anschluß HO eintrifft - das Ausgangswort ζ die 16 höchstwertigen Bits des arithmetisehen Produkts ζ = xy angibt (mit Z₁,- = z_₀ = Vorzeichenbit) und wenn eine binäre 1 am Anschluß HO eintrifft, das Ausgangswort ζ die 15 niedrigstwertigen Bits des Produkts ζ = xy angibt (mit Ausnahme, daß wiederum z_ig=z__ ist). Für Prüfzwecke ist gemäß Fig. 1 die Schaltung 100 versehen mit dem Eingangsmultiplexer 200 (Fig. 2), der Verzweigungs-Rückkopplungseinrichtung 210, dem 8-stufigen Binärzähler 300, der bis 255 (=2-1) zählt, dem Kennsignaldetektor 400 (Fig. 3) und dem Ausgangszwischenspeicher 500 (Fig.4), die alle auf das binäre Prüfoperations-Kommandosignal T ansprechen. Wenn T = 1 ist, d.h. binär auf logisch H, dann führt die in Fig. 1 dargestellte Anlage normale Operationszyklen aus. Wenn T=O ist, d.h. logisch L, dann führt die Anlage PrüfOperationszyklen aus, wie weiter unten genauer erläutert werden soll.

Es sei darauf hingewiesen , daß die Logikschaltung 100 zusammen mit dem Multiplexer 200, der Rückkopplungseinrichtung 210, dem Zähler 300, dem Kennsignaldetektor 400 und dem Ausgangszwischenspeicher 500 jeweils eine Halbleiterschaltung sein kann, die auf einem einzigen HaIbleiterplättchen aus halbleitendem Silicium integriert sein können. Im normalen Betrieb (T=1) liefert der Eingangsmultiplexer 200 an die Eingangsabschlüsse HO, X und Y der Multiplizererschaltung 100 ein binäres Höchststellen-Ein-

gangsauswahlsignal ho, das erste Eingangsdatenwort χ bzw. das zweite Eingangsdatenwort y. Die Ausgangsanschlüsse Z liefern dann ein Ausgangswort z, das das Produkt xy darstellt, an einen Verbraucher (nicht gezeigt). Während dieser normalen Betriebsweise führt der Zähler 300 keine Zähloperation durch.

Während jedes Zyklus der Prüfbetriebsweise (T=O) liefert der Eingangsmultiplexer 200 an die Eingangsanschlüsse HO, X und Y Rückkopplungsdaten ho', x¹ und y¹, .die mittels der Verzweigungs-Rückkopplungseinrichtung 210 aus den von den Ausgangsanschlüssen Z gelieferten Ausgangsdaten χ = (z_Q, ζ., ... Z₁₅) entsprechend der folgenden Tabelle abgeleitet werden:
Ausgangssignal Rückgekoppelt zu Eingangsanschlüssen

^z0 ^H0' ^X7' ^Y13

Z₁ X₂, ^₁₁

Z₂ X₁₂/ Y₃

Z₃ X₈, Y₅

z_u X₄/ Y₁₂

Z- X-in/ Y

5 ^Λ10' *6

6 ^X15' ^Y2

²7 ^X0' ^Y9' ^Y10 ^Z8 · ^X3' ^Y1

²9 ^X13' ^Y8

^z10 .^X11' ^Y7

Z₁₁ X₆' ^γμ

Z₁₂ ^X1' ^Y1«

^ΖΊ3 ^X14' ^Y0

^z ₁₄ ^X9' ^Y15

χ

Z₁₅ ^X5

₁₄"" " ^: 342228.?

Demgemäß ist z_Q = ho' = x^ = y¹ , ζ = χ' = y' ... ζ_ις = χ' wobei die gestrichenen Variablen von den Ausgangsanschlüssen Z der Multipliziererschaltung 100 rückgekoppelte Signale bezeichnen. Während des Prüfbetriebs liefert demgemäß der Multiplexer 200 das Signal ho' an den Eingangsanschluß HO des Multiplizierers, das Signal x' an den Anschluß X und das Signal y¹ an den Anschluß Y, d.h.

^X6 ^{and X}0' ^X1 ^{an X}1 ··· ^X15 ^{an X}15' ^y0 ^{an Y}0' ^y1 ^{an Y}1 ··' und y'₁₅ an Y₁₅- Demgemäß kann der in Fig.5 dargestellte Rückkopplungsprozessor 210 in einfacher Weise die Form einer Verzweigungsverdrahtung mit einer Ausgangsverzweigung von 1 auf 2 (mit Ausnahme von 1 auf 3 für z_ und z-, sowie 1 auf 1 für Z₁₅) annehmen. Demgemäß stellen die Eingangsdaten für die Anschlüsse HO, X und Y während jedes Zyklus der Prüfoperation (mit Ausnahme der ersten drei Zyklen) eine Verzweigungsdarstellung der Ausgangsdaten ζ des unmittelbar vorher gehenden PrüfZyklus entsprechend der Tabelle dar.

Für die ersten drei Zyklen der Prüfoperation liefert der Eingangsmultiplexer 200 an die Eingangsanschlüsse HO, X und Y ein vorgewähltes Initialisierungs-Eingangswort, beispielsweise ho = 0, x= (0, 0, 0, 0, 0, 0, 1, 1,

0, 1, 1, 1, 0, 1, 1, 1), und y = (o, 1, 1, 1, 1, 0, 1, 1,

1, 0, 0, 0, 1, 0, 1, 0), wie später genauer beschrieben wird. Dieses Initialisierungswort sowie die speziellen Rückkopplungs-Ausgangsverzweigungen in der obigen Tabelle wurden mit Hilfe des Verfahrens "Versuch und Fehler" gewonnen,und es hat sich gezeigt, daß sie eine gute (über 95 %) Fehlerfeststellungswahrscheinlichkeit bei der beschriebenen Prüfoperation (von 255 Zyklen) liefern.

Während der ersten drei Zyklen der Prüfoperation liefert die Rückkopplungseinrichtung 210 eine Ausgangsverzweigungsdarstellung für das Ausgangssignal ζ des unmittelbar vorhergehenden Zyklus an den Eingangsmultiplexer 200, der wiederum diese Darstellung an die Eingangsanschlüsse HO, X und Y gibt. In der Zwischenzeit zählt der 8-stufige Zähler 300 unter Ansprechen auf das Prüfoperations-Kommandosignal

T=O die Anzahl der Prüfzyklen bis zu 2 -1 = 255 Zyklen und liefert dann ein Zählerausgangs-Betätigungssignal (C=1 ) an

den Kennsignaldetektor 400. Unter Ansprechen auf dieses Betätigungssignal vergleicht der Kennsignaldetektor jedes Bit des 16-Bit-Ausgangswortes ζ beim letzten (255.) Prüfoperationszyklus mit dem entsprechenden, erwarteten (fehlerfreien) Wert, der beispielsweise durch Simulation mit dem Logiksimulator bestimmt wird, der vorher zur Entwicklung und prüfung der Multiplizierer-Logikschaltung benutzt worden ist. Wenn und nur wenn dann keine Abweichung auftritt, d.h. wenn jedes Bit des Ausgangswortes ζ mit dem entsprechenden Bit des erwarteten Ausgangswortes übereinstimmt, dann liefert der Kennsignaldetektor 400 ein bestätigendes (impulsförmiges) Kennsignaldetektor-Ausgangssignal S=1 an den Zwischenspeicher 500 und im anderen Fall ein Signal S=O. Der Zwischenspeicher 500 gibt dann ein bestätigendes Prüfergebnissignal R=1 ab, das so lange anhält, wie das Prüfkommandosignal T der Prüfoperation entspricht (T=O). Wenn der normale Betrieb wieder aufgenommen wird (T=1), dann wird der Zwischenspeicher 500 zurückgestellt, so daß das Prüfergebnissignal R zurück auf R=O geht. Der Zähler 300 wird ebenfalls auf 0 zurückgestellt.

Man beachte, daß nur zwei zusätzliche Eingangs/ Ausgangspins, nämlich je einer für T und R, erforderlich sind, um dieses Selbstprüfverfahren zu verwirklichen.

Obwohl die Auswahl der Rückkopplungsverzweigungen und des Initialisierungs-Eingangswortes mit Hilfe des Verfahrens "Versuch und Fehler" erfolgen muß, stehen zur Durchführung des Auswahlprozesses einige wenige allgemeine Prinzipien zur Verfügung. Die Rückkopplung sollte so gewählt werden, daß sich die Ausgangswörter ζ während der Prüfoperationszyklen nicht wiederholen,und weiterhin so, daß während der Prüfzyklen die Bitfolge jedes Produktwortes xy im wesentlichen nicht korreliert ist mit der Bitfolge im Ausgangswort Z, das durch die Rückkopplung dieses Produkt xy erzeugt hat. Es wurde mittels einer Rechnersimulation gefunden, daß wenn die Multipliziererschaltung unter Verwendung einer gegebenen Anzahl von PrüfOperationszyklen entsprechend der Erfindung geprüft wird , die sich ergebende Fehlerdetektorerfassung etwa die gleiche ist, die sich mit der gleichen

gegebenen Anzahl von willkürlich erzeugten Prüfvektoren nach dem Stand der Technik erzielen läßt. Die Erfindung hat jedoch den Vorteil, daß weniger Bauteile und/oder weniger Zeit für das Prüfen erforderlich sind. Da darüberhinaus die Prüf-5 operation nach der Erfindung mit der gleichen Operationsgeschwindigkeit wie bei dem normalen Schaltungsbetrieb durchgeführt werden kann, lassen sich mit der Prüfung nach der Erfindung auch dynamische Fehler (d.h. Fehler, die nur bei Geschwindigkeiten auftreten, die wenigstens so hoch wie diejenigen des normalen Betriebs sind) neben statischen Fehlern feststellen.

Die Initialisierung und Durchführung der Prüfoperation läßt sich wie folgt erreichen: Zunächst wird die Taktfolge φ bei ihrem niedrigen Wert angehalten. Dann wird ho=0 gesetzt, d.h. HO an Erdpotential gelegt. Anschließend werden x_ß, x., ... χ _ und y_n, y., ... y₁_ auf ihre vorbestimmten Initialisierungswerte gebracht. Dann wird T=1 gesetzt. Wenn zu diesem Zeitpunkt R=1 ist, so ist die Prüfschaltung selbst fehlerhaft, und die Prüfung sollte beendet werden. Wenn R=O ist, werden als nächstes drei oder mehrrere L-auf-Η-Übergänge an den Taktgenerator 110 angelegt, um alle internen Register der Multipliziererschaltung zu initialisieren. Als nächstes wird die Taktfolge Φ abgeschaltet, T=O gesetzt und dann die Taktfolge φ eingeschaltet, so daß die Prüfoperationszyklen automatisch von der Logikschaltung 100 durchgeführt werden. Nach 255 Zyklen des Takts Φ, gezählt von dem Zeitpunkt ab, zu dem T auf 0 gesetzt worden ist, sollte der Ausgang R (der auf R=O bei T=1 zurückgestellt worden ist) auf R=1 gehen, wenn die Schaltung richtig arbeitet.

Fig. 2 zeigt ein Ausführungsbeispiel des Eingangsmultiplexers 200. Dieser Multiplexer wird mit Vorteil in MOS -( Metall -Oxid-Halbleiter ) -Technolgie aufgebaut und weist gegenseitig parallele Schalttransistoren M₁ und M_ auf, die Eingangsdaten an die Anschlüsse HO, M₃ und M. geben, um Eingangssignale an die Anschlüsse X_n usw. zu liefern. Die Gateelektroden der Transistoren M₁ und M_ nehmen das Prüfkommandosignal T auf, und die Gateelektroden der Transistoren M„

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und M. das logische Komplement des Signals T über einen Inverter I. Wenn demgemäß T=O ist, sind die Transistoren M₁ und M₃ ausgeschaltet, während die Transistoren M₇ und M₄ eingeschaltet sind. Wenn T=1 ist, sind die Transistoren M₁, M₃ eingeschaltet und die Transistoren M_, M ausgeschaltet. Wenn T=O ist, wird demgemäß das Signal z_ vom Multiplexer 200 zur Anschluß HO und das Signal Z zum Anschluß X₀ geführt. Wenn T=1 ist, so wird das Signal ho an den Anschluß HO und das Signal x_ an den Anschluß X» gegeben.

Fig. 3 zeigt ein Ausführungsbeispiel für den Kennsignaldetektor 300. Der Detektor weist ein UND-Gatter A mit 17 Eingängen auf. An einen dieser 17 Eingänge wird das Betätigungssignal C des Zählers geliefert, an jeden von 4 weiteren Eingängen die Ausgangssignale z₀, z., Z₁ . und z..., von der Logikschaltung 100 über eine Inverteranordnung I¹, so daß das logische Komplement jedes der Signale z«, z., Z₁₁ und Z₁- an einen getrennten Eingang der 4 Eingänge gelangt, und an jeden der restlichen 12 Eingänge des UND-Gatters A wird ein getrenntes Signal der restlichen 12 Ausgangssignale (Z₁, z_£, Z₃, Z₅, z_ßt Z₇, Z₃₇Z₉, z_1Q, Z₁₂, Z₁₄, ζ..,.) von der Logikschaltung 100 angelegt. Demgemäß wird dann und nur dann, wenn C=1 ist und gleichzeitig das Wort ζ = (z₀, Z₁, ... Z₁-) gleich dem erwarteten fehlerfreien Wert (0, 1 , 1 , 1 , 0, 1 , 1 , 1 , 1 , 1 ,. 1 , 0, 1 , 0, 1 ,1 ) ist, das Ausgangssignal S des UND-Gatters A gleich S=I sein. Im anderen Fall ist es S=O. Demgemäß arbeitet der in Fig.3 gezeigte Detektor 300 in gewünschter Weise als Kennsignaldetektor.

Fig. 4 zeigt das Schaltbild für ein Ausführungsbeispiel des Zwischenspeichers 500. Dieser weist ein Paar von kreuzgekoppelten NOR-Gattern N₁ und NL ■auf. Das Prüfkommandosignal T wird als ein Eingangssignal an das Gatter N₁ und das Kennausgangssignal S als ein Eingangssignal an das Gatter N„ angelegt. Das Prüfergebnis-Ausgangssignal R des Zwischenspeichers 500 geht von Logisch L (R=O) auf Logisch H (R=1), wenn und nur wenn das Signal S zu einem Zeitpunkt auf H geht, während T auf L ist (S=1 , während T=O), und danach bleibt das Prüfergebnissignal R auf H (R=1),

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nachdem das Signal S zurück auf Logisch L (S=O) gegangen ist, und zwar so lange, wie das Signal T auf L bleibt (T=O). Wenn das Signal T auf H geht (T=1), dann geht das Prüfergebnissignal R auf L (R=O). Demgemäß kann der Zwischenspeicher 500 nur während einer Prüfoperation (T=O) auf H (R=1 ) gehen, d.h. wenn das Signal S auf H geht und das Prüfergebnissignal R des Zwischenspeichers 500 bleibt auf H (R=I) für den Rest der Prüfoperation, und zwar unabhängig von weiteren Änderungen des Signals S, wie dies für die Zwischenspeicherung des Ausgangskennsignals S des Kennsignalsdetektors 400 gewünscht wird.

Man beachte, daß die einfache Verzweigungsausführung des Rückkopplungsprozessors 210 in Fig. 5 die Eigenschaft besitzt, daß zwei (oder mehr) Ausgangssignale des Prozessors während der Prüfoperation untereinander gleich sind. Demgemäß ergeben sich während der Prüfoperation Einschränkungen hinsichtlich der vom Eingangsmultiplexer 200 als Eingangssignale an die Multiplizierer-Logikschaltung 100 gelieferten Ausgangssignale, beispielsweise ho' = xi = Y₁ ¹O, Xp = yJ.. usw. Solche Einschränkungen für die Eingangssignale können eine unerwünschte Beschränkung für den Umfang der Prüfoperation darstellen. Zur Vermeidung solcher Einschränkungen können andere Rückkopplungsprozessoren 610 und 710 benutzt werden, die beispielsweise in den Fig. 6 bzw. 7 dargestellt sind. Die Rückkopplungssignale entsprechen dabei nicht mehr der obigen Tabelle. Im einzelnen verwendet der Rückkopplungsprozessor 610 (Fig. 6) ODER-Gatter 611, 612, 613 ... 624, um die Einschränkungen durch Beseitigung von Identitäten und Einführung von Ungleichheiten der Signale für h', x" und y' sowie x^, y^₁ und x' , y' usw. zu beseitigen. Vorzugsweise sind die ODER-Gatter so angeordnet, daß keines der Signale z. mehr als drei solcher ODER-Gatter speist und die meisten der Signale z. nur zwei ODER-Gatter beaufschlagen. Alternativ verwendet der Rückkopplungsprozessor 710 (Fig.7) lineare Rückkopplungsschieberegister (getaktete Flipflops FF_Q, FF₁, FF₂ usw.) mit Exklusiv-ODER-Gattern 711, 712, 713 usw., um nicht nur die Einschränkungen zu beseitigen, sondern auch eine

Pseudozufälligkeit der Ausgangssignale χ¹ und y¹ mit Bezug auf die Eingangssignale ζ zu erzeugen.

Die Erfindung ist zwar im einzelnen anhand eines speziellen Ausführungsbeispiels beschrieben worden, es sind aber zahlreiche Abänderungen möglich.

Beispielsweise kann die Logikschaltung 100 praktisch jeder Typ einer Logikschaltung statt eines Multiplizierers sein, beispielsweise irgendeine Kombinationslogikschaltung, in der der.entsprechend der Erfindung hinzugefügte Rückkopplungsweg Speicherverzögerungselemente in typischer Weise in Form eines linearen Rückkopplungsschieberegisters (Fig.7) aufweist, um die Rückkopplung zu verzögern und einen unerwünschten Umlaufzustand zu verhindern. Darüberhinaus läßt sich die Erfindung auch in sequentiellen Logikschaltungen mit Datenspeicherelementen (Registern) anwenden, derart, daß die Ausgangsdaten eines gegebenen Zyklus vollständig durch die Eingangsdaten einer festen Anzahl N früherer Betriebszyklen bestimmt sind. Im Fall solcher Logikschaltungen erfolgt die Initialisierung der Datenspeicherelemente entsprechend der Erfindung , indem der Logikschaltung ein oder mehrere vorgewählte Initialisierungswörter geliefert werden, wobei je ein solches Wort als Eingangswort während jedes von N+1 aufeinanger folgenden Initialisierungszyklen zugeführt wird. Es sei darauf hingewiesen, daß die Auswahl des Initialisierungswortes oder -Wörter , die Anzahl von Prüfzyklen und Einzelheiten der Rückkopplungsverbindungen sich bei unterschiedlichen Logikschaltungen ändern, um eine brauchbar gute Fehlererfassung entsprechend der Erfindung zu erhalten.

Die Erfindung läßt sich mit Vorteil auch, für die Prüfung jeder Digitalschaltung mit Eingängen und Ausgängen verwenden, beispielsweise für Schreib-Lesespeicher und für Festwertspeicher. Im Falle der Prüfung eines so ausgelegten Schreib-Lesespeichers liefert nach einer Initialisierung des Speichers mit vorgegebenen Daten ein Rückkopplungsprozessor Rückkopplungssignale während vieler aufeinander folgender Speicherzyklen an einen Eingangsmultiplexer, der wiederum Signale sowohl an Speicheradressenleitungen

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1 (die während der Prüfung als Eingangsleitungen geschaltet sind) als auch an Speicher-Dateneingangsleitungen in ähnlicher Weise wie für die Eingangsleitungen der oben beschriebenen Logikschaltungen gibt. Ein Festwertspeicher kann mit

5 Hilfe einer ähnlichen Anordnung geprüft werden, mit der Ausnahme, daß dann nur Adressenleitungen vorhanden sind (die während des Prüfens als Eingangsleitungen geschaltet sind),aber keine Dateneingangsleitungen).

- Leerseite -

Claims

American Telephone and Telegraph Company

550 Madison Avenue

New York N.Y. 10022. USA

Gannett 1

Patentansprüche

1J Digitalschaltungs-Prüfanordnung mit einer Digitalschaltung, die eine erste Vielzahl von Eingangsanschlüssen zur Aufnahme digitaler Eingangssignale für die Digitalschaltung während jedes Operationszyklus und eine zweite Vielzahl von Ausgangsanschlüssen zur Abgabe von digitalen Ausgangssignalen der Digitalschaltung während jedes Operationszyklus besitzt,
gekennzeichnet durch
eine Eingangsmultiplexereinrichtung, die so geschaltet ist, daß sie sowohl normale Eingangsdigitalsignale und die Ausgangsdigitalsignale aufnimmt und während jedes normalen Operationszyklus der Schaltung an die Eingangsanschlüsse der Digitalsignale die normalen Eingangsdigitalsignale abgibt sowie während aufeinander folgender Zyklen einer Prüfoperation mit einer Vielzahl von Zyklen zur Feststellung von Fehlern in der Digitalschaltung an die Eingangsanschlüsse der Digitalschaltung die Ausgangsdigitalsignale abgibt.
2 . Prüfanordnung nach Anspruch 1, gekennzeichnet durch einen Kennsignaldetektor, der die während des letzten Zyklus der Prüfoperation abgegebenen Ausgangssignale der Digitalschaltung vergleicht und ein Kennsignaldetektor-Ausgangssignal erzeugt, das das Fehlen

Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121) 562943/561998 Telex 4186237 Telegramme Patentconsult

Radeckestraße 43 8000 München 60 Telefon (089) 883603/883604 Telex 5212313 Telegramme Patentconsult

Telefax (CCITT 2) Wiesbaden und München (089) 8344618 Attention Patentconsult

einer Diskrepanz zwischen irgendeinem Bit im Ausgangssignal der Digitalschaltung und dem entsprechenden Bit im erwarteten Ausgangssignal bei der Prüfoperation angibt.
3. Prüfanordnung nach Anspruch 2,

gekennzeichnet durch einen an den Kennsignaldetektor angeschalteten Zähler, der die Anzahl der Zyklen während der Prüfoperation zählt und während des letzten Zyklus der Prüfoperation ein Betätigungssignal an den Kennsignaldetektor abgibt, das diesem ermöglicht, das Kennsignaldetektor-Ausgangssignal zu erzeugen.
4. Prüfanordnung nach Anspruch 3,

gekennzeichnet durch einen an den Kennsignaldetektor angeschalteten Ausgangszwischenspeicher, der das Kennsignaldetektor-Ausgangssignal aufnimmt und speichert.
5. Prüfanordnung nach Anspruch 4, gekennzeichnet durch eine an die Ausgangsanschlüsse der Digitalschaltung angeschlossene ■Rückkopplungsprozessoreinrichtung, die Ausgangsdaten von den Datenausgangsanschlüssen der Digitalschaltung aufnimmt, die Ausgangsdaten unter Erzeugung von Eingangsprüfdaten verarbeitet und die Eingangsprüfdaten an eine zweite Gruppe von Eingangsanschlüssen der Eingangsmultiplexereinrichtung abgibt .
6 . Prüfanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Digitalschaltung eine Multiplizierschaltung zur Abgabe von Ausgangsdaten ist, die das arithmetische Produkt erster und zweiter Binärzahlen darstellen, welche einem Paar von numerischen Äquivalenten der von den Eingangsanschlüssen der Multiplizierschaltung aufgenommenen Eingangsdigitalsignalen entsprechen .