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Die Erfindung bezieht sich auf das Prüfen programmierbarer
logischer Anordnungen und insbesondere auf die Erzielung
einer programmierbaren logischen Anordnung, die insbesondere
zur Vereinfachung von Prüfvorgängen geeignet ist.
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Eine programmierbare logische Anordnung (PLA) ist eine
bekannte Vorrichtung zur Durchführung von logischen
Verknüpfungsfunktionen. Wie beispielsweise in IEEE Transactions in
Computers, 1979, Seite 609 beschrieben, besitzt eine PLA
grundsätzlich einen Satz von Bitleitungen (üblicherweise in
Paaren, die Komplementärsignale führen), einen Satz von
Produktleitungen, die die Bitleitungen schneiden und eine
erste Matrix von Kreuzungspunkten bilden (die üblicherweise
als die AND-Ebene oder Matrix bezeichnet wird), und einen
Satz von Ausgangsleitungen, die die Produktleitungen
schneiden und eine zweite Matrix von Kreuzungsstellen (die
üblicherweise als die ODER-Ebene oder Matrix bezeichnet wird). An
jeder Kreuzungsstelle ist die Produktleitung selektiv mit der
Bitleitung oder Ausgangsleitung verbunden oder wird ohne
Verbindung belassen, je nach der gewünschten logischen
Funktion. Die PLA kann auf diese Weise so programmiert
werden, daß sie einen weiten Bereich von logischen Funktionen
durchführt, die beispielsweise aus Kombinationen von UND- und
ODER-Operationen bestehen.
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In der GB-PS 21 72 726 ist eine PLA mit einer Erweiterung auf
die AND-Ebene beschrieben, die als integraler Decodierer
wirkt und die ermöglicht, daß individuelle Produktleitungen
einzeln nacheinander in einem Testbetrieb ausgewählt werden.
Um die PLA zu testen, wird der integrale Decodierer durch
einen Zähler adressiert, damit die Produktleitungen
nacheinander ausgewählt werden, und während jede Produktleitung
ausgewählt wird, wird ein gleitendes Bitschema den
Bitleitungen der PLA mit Hilfe eines Kreis-Schieberegisters
aufgegeben, so daß alle Bitleitungen nacheinander wirksam werden.
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Auf diese Weise werden alle Kreuzungsstellen auf jeder
Produktleitung getestet, wodurch es möglich ist, jede
Kreuzungsstelle in der UND-Ebene individuell zu testen.
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Ein bei diesem Testschema auftretendes Problem besteht darin,
daß eine spezielle Synchronisierungslogik erforderlich wird,
um die Arbeitsweise des Zählers mit der des
Kreis-Schieberegisters zu synchronisieren, damit der Zähler am Ende eines
jeden Zyklus des Schieberegisters weitergeschaltet wird. Eine
derartige zusätzliche Logik ist unerwünscht und trägt zu den
Kosten der PLA bei.
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Aufgabe der Erfindung ist es deshalb, eine PLA vorzuschlagen,
bei der die Kreuzungsstellen ohne die Notwendigkeit einer
solchen Synchronisierungslogik getestet werden können.
Kurzbeschreibung der Erfindung
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Gemäß der Erfindung ist eine programmierbare logische
Anordnung mit einer Vielzahl von Bitleitungen, die selektiv
mit einer Vielzahl von Produktleitungen gekoppelt sind,
welche ihrerseits selektiv mit einer Vielzahl von
Ausgangsleitungen gekoppelt sind, einer ersten Folgesteuerung zum
individuellen Anschalten jeder Bitzeile in einer ersten,
vorbestimmten zyklischen Folge, und einer zweiten
Folgesteuerung zum individuellen Auswählen jeder Produktleitung in
einer zweiten, vorbestimmten zyklischen Folge, dadurch
gekennzeichnet, daß die erste und die zweite Folgesteuerung
beide durch ein gemeinsames Taktsignal angetrieben werden,
derart, daß jede in die nächste Stufe der Folge bei jedem
Taktschlag weitergeschoben wird, wobei die Längen der ersten
und zweiten zyklischen Folgen Koprimzahlen sind, und wobei
nach einer vorbestimmten Anzahl von Taktschlägen jeder der
Kreuzungspunkte an der Schnittstelle der Bitzeilen und der
Produktzeilen individuell getestet worden ist.
Kurze Beschreibung der Zeichnungen
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Eine PLA nach der Erfindung wird nachstehend anhand eines
Ausführungsbeispieles in Verbindung mit den Zeichnungen
erläutert.
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Fig. 1 zeigt ein Gesamtschaltbild der PLA.
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Fig. 2 und 3 zeigen Kreuzungsstellen der PLA im einzelnen.
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Fig. 4 zeigt eine Pufferschaltung im einzelnen.
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Fig. 5 ist eine Tabelle, die die Folge der Anwendung von
Testschemen auf die PLA zeigt.
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Fig. 6 zeigt ein alternatives lineares
Rückkopplungs-Schieberegister zur Verwendung in einer
PLA nach der Erfindung.
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Beschreibung eines Ausführungsbeispieles der Erfindung
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Fig. 1 zeigt eine PLA, die einen Satz von Produktleitungen
P1-P7, einen Satz von Datenbitleitungen 10, einen Satz von
Adressenbitleitungen 11 und einen Satz von Ausgangsleitungen
12 aufweist. Die Datenbitleitungen 10 schneiden die
Produktleitungen in einer Matrix 13 von Kreuzungsstellen, die als
die UND-Ebene bezeichnet wird. Die Adressenbitleitungen
schneiden die Produktleitungen in einer Matrix 14, die eine
Verlängerung der UND-Ebene darstellt und die als der
integrale Decodierer bezeichnet ist. Die Ausgangsleitungen 12
schneiden die Produktleitungen in einer Matrix 15, die als
ODER-Ebene bezeichnet wird.
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Die Datenbitleitungen 10 sind mit den Produktleitungen an
ausgewählten Kreuzungsstellen in der UND-Ebene 13 verbunden,
wie in der Zeichnung durch X dargestellt. Die übrigen
Kreuzungsstellen in der UND-Ebene haben keine Verbindungen.
Fig. 2 zeigt eine der Kreuzungsstellen X. An jeder
Kreuzungsstelle X ist die Datenbitleitung 10 mit der Gatterelektrode
eines Transistors 16 vom N-Typ verbunden. Die Quellen- und
Abflußelektroden dieses Transistors sind mit der
Produktleitung P und mit Erdpotential (0 Volt) verbunden. Wenn somit
die Bitleitung 10 auf einen hohen Spannungspegel (+5 Volt)
angehoben wird, wird die Produktleitung P auf Erdpotential
gebracht.
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In ähnlicher Weise sind die Adressenbitleitungen 11 mit den
Produktleitungen an ausgewählten Kreuzungsstellen X im
integralen Decodierer 14 verbunden, wie dargestellt. Jede
dieser Kreuzungsstellen X ist in gleicher Weise wie in Fig. 2
gezeigt ausgeführt. Jede Produktleitung ist mit einer anderen
Kombination von Adressenbitleitungen in einem
Standard-Binärdecodierschema verbunden. Dies macht es möglich, daß eine
beliebige der Produktleitungen durch Aufgeben eines
entsprechenden Adressenschemas auf die Adressenbitleitungen 11
ausgewählt wird.
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Die Datenausgangsleitungen 12 sind mit den Produktleitungen
an ausgewählten Kreuzungsstellen in der ODER-Ebene 15
miteinander verbunden, wie durch 0 in der Zeichnung
dargestellt ist. Die übrigen Kreuzungspunkte in der ODER-Ebene
sind ohne Verbindung. In Fig. 3 ist eine der Kreuzungsstellen
0 gezeigt. An jeder Kreuzungsstelle 0 ist die Produktleitung
P mit der Gatterelektrode eines Transistors 17 vom N-Typ
verbunden, dessen Quellen- und Abflußelektroden entsprechend
mit der Ausgangsleitung 12 und Erdpotential (0 Volt)
verbunden sind. Wenn somit die Produktleitung P auf einem hohen
Spannungspegel (+5 Volt) ist, wird die Ausgangsleitung 12 auf
0 Volt gebracht.
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Die Datenbitleitungen 10 nehmen Eingangsdatenbits D0-D4 aus
einem Eingaberegister 18 über einen Satz von Puffern B auf.
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Das Eingaberegister 18 ist in zwei unterschiedlichen
Betriebsweisen betätigbar. Im normalen Betrieb wirkt es als
Parallel-Eingangs/Ausgangs-Register zur Aufnahme von
Eingangsdaten für die PLA. In einem Testbetrieb ist das Register
18 als Kreis-Schieberegister betätigbar, dessen Serienausgang
in seinen Serieneingang über einen Pfad 19 zurück verbunden
ist. Bei diesem Testbetrieb wird das Register durch ein
Taktsignal CK gesteuert, so daß bei jedem Taktschlag des
Taktsignals die Inhalte des Registers um einen Platz nach
rechts verschoben werden, wobei das rechte Bit zurück an das
linke Ende geführt wird. Ein solches Register ist in der
EP-Anmeldung Nr. 196152 beschrieben, auf die für Einzelheiten
bezug genommen wird.
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Einer der Puffer B ist im Detail in Fig. 4 dargestellt. Der
Puffer weist NOR-Gatter 19, 20 auf. Das NOR-Gatter 19 nimmt
das Datenbit D aus dem Eingaberegister 18 über einen Inverter
21 auf und erzeugt ein echtes Ausgangssignal T. Das
NOR-Gatter 20 nimmt das Datenbit D direkt auf und erzeugt ein
inverses Ausgangssignal I. Die NOR-Gatter 19, 20 werden
entsprechend über Puffersperrsignale BTD und BID gesteuert.
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Im normalen Betrieb werden die beiden Sperrsignale BTD und
BID niedrig gehalten, so daß alle Puffer B wirksam gemacht
werden, wodurch jedes Eingangsdatenbit D dem echten Ausgang T
und sein inverser Wert dem inversen Ausgang I aufgegeben
werden kann. In einem Testbetrieb kann entweder BTD oder BID
auf hoch gesetzt werden. Ist BTD hoch, werden die NOR-Gatter
19 in allen Puffern unwirksam gemacht, wodurch alle echten
Ausgänge T auf niedrig gebracht werden. Wenn BID hoch ist,
werden die NOR-Gatter 20 unwirksam gemacht, wodurch alle
inversen Ausgänge I auf niedrig gebracht werden.
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Die Adressenbitleitungen 11 nehmen eine Eingangsadresse
A0-A3 aus einem linearen Rückkopplungs-Schieberegister (LFSR)
22 über einen Satz von Puffern C auf.
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Das LFSR 22 stellt ein dreistufiges Schieberegister dar,
dessen zweite und dritte Stufen in den Serieneingang der
ersten Stufe über ein Exklusiv-ODER-Gatter 23 rückgekoppelt
werden. Das LFSR wird durch das Taktsignal CK (das auch das
Eingaberegister 18 steuert) so gesteuert, daß bei jedem
Taktschlag des Taktsignals die Inhalte des LFSR um einen
Platz nach rechts verschoben werden und der Ausgang des
Exklusiv-ODER-Gatters 23 in das linke Ende des LFSR
eingeführt wird. Daraus ergibt sich, daß beispielsweise dann, wenn
das LFSR 22 zu Anfang mit dem Bitschema 111 gefüllt wird, bei
aufeinanderfolgenden Taktschlägen des Taktsignals CK das LFSR
die nachstehende Folge erzeugt:
AO A1 A2
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Bei der nächsten Verschiebung kehrt das LFSR in das Schema
111 zurück und der obige Zyklus wiederholt sich. Das LFSR
erzeugt somit eine zyklische Folge von sieben Adressen. Im
allgemeinen ergibt ein LFSR mit M Stufen eine Folge der Länge
2M-1.
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Die Puffer C sind ähnlich den Puffern B ausgebildet, mit der
Ausnahme, daß sie durch Puffersperrsignale CTD und CID
anstelle von BTD und BID gesteuert werden.
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Im normalen Betrieb werden sowohl CTD als auch CID hoch
gehalten und damit werden alle Puffer C unwirksam gemacht,
wodurch alle Adressenbitleitungen 11 niedrig werden. Dies
macht den integralen Decodierer 14 unwirksam, so daß er
keinen Einfluß auf die Produktleitungen ausübt. In einem
Testbetrieb werden sowohl CTD als auch CID niedrig gehalten,
und damit werden alle Puffer C wirksam gemacht, wodurch die
Adressen A0-A2, die dem integralen Decodierer aufgegeben
werden, bewirken, daß eine der Produktleitungen ausgewählt
wird.
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Die Ausgangsleitungen 12 sind mit einem Satz von Invertern 24
verbunden, die Ausgangsdatensignale Y0-Y4 erzeugen. Die
Ausgangsdaten werden einem Ausgangsregister 25 zugeführt.
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Das Ausgangsregister 25 hat zwei Betriebsarten. Im normalen
Betrieb wirkt es als ein paralleles Eingabe/Ausgabe-Register
zur Aufnahme von Ausgangsdaten aus der PLA. In einem
Testbetrieb kann es als paralleler digitaler
Eingangssignatur-Analysator betrieben werden, damit eine
Signaturcharakteristik einer Folge von Ausgangsdaten aus der
PLA gebildet wird. Derartige Register sind in der Technik
bekannt, ein solches Register ist beispielsweise in der
EP-Anmeldung 196 171 beschrieben, auf die für Details
verwiesen wird.
Betriebsweise
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Für einen normalen Betrieb der PLA werden sowohl das
Eingaberegister 18 als auch das Ausgaberegister 25 in ihre normalen
parallelen Eingabe/Ausgabe-Betriebsweisen gesetzt. Die Puffer
C werden unwirksam gemacht (CID und CTD sind beide hoch), so
daß alle Adressenbitleitungen niedrig gehalten werden. Die
Puffer B werden wirksam gemacht (BID und BTD beide niedrig),
so daß Datenbits D0-D4 aus dem Eingaberegister 18 den
Datenbitleitungen 10 aufgegeben werden.
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Die Produktleitungen P1-P7 sind zu Anfang auf +5 Volt über
eine herkömmliche Vorladeschaltung (nicht dargestellt)
vorgeladen. Jede Datenbitleitung 10, die hoch ist (+5 Volt),
ermöglicht, daß die Transistoren 16 in allen Kreuzungsstellen
X auf dieser Bitleitung wirksam gemacht werden, so daß
dadurch die entsprechenden Produktleitungen auf 0 Volt
gebracht werden. Nur die Produktleitungen, die nicht mit
einer der Kreuzungsstellen X auf einer hohen Bitleitung
verbunden sind, verbleiben auf +5 Volt. Somit bildet jede
Produktleitung die NOR-Funktion der Signale auf den
Bitleitungen, mit denen sie über die Kreuzungspunkte X verbunden
ist.
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Die Ausgangsleitungen 12 sind ferner auf +5 Volt mit Hilfe
einer herkömmlichen Vorladeschaltung (nicht dargestellt)
vorgeladen. Alle Produktleitungen, die auf +5 Volt
verbleiben, machen die Kreuzungsstellen-Transistoren 17 wirksam, mit
denen sie verbunden sind, und dies setzt die entsprechenden
Ausgangsleitungen 12 auf 0 Volt herab. Nur die
Ausgangsleitungen, die nicht mit einem wirksam gemachten Transistor 17
verbunden sind, verbleiben auf +5 Volt. Somit erzeugt jede
Ausgangsleitung die NOR-Funktion der Produktleitungen, mit
denen sie verbunden ist.
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Dieser normale Betrieb der PLA ist üblich und braucht nicht
weiter beschrieben zu werden.
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Die PLA kann zum Testen individueller Kreuzungsstellen in
folgender Weise betrieben werden.
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Das Ausgangsregister 25 wird anfangs auf Null gesetzt und in
seinen Signatur-Analysatorbetrieb gebracht.
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Die Puffer C werden wirksam gemacht (CTD und CID werden beide
auf niedrig gesetzt), so daß die Adressenbits A0-A2 aus dem
LFSR 22 den Adressenbitleitungen 11 aufgegeben werden. Dies
bewirkt, daß alle Produktleitungen, mit Ausnahme einer, auf 0
Volt herabgesetzt werden. Wenn beispielsweise die
Adressenbits A0-A2 gleich 001 sind, werden die Produktleitungen
P2-P7 alle auf 0 Volt gebracht, und die einzige Leitung P1
kann auf +5 Volt verbleiben, d. h. die Leitung P1 wird
ausgewählt. Wenn das LFSR 22 seine Folge bei
aufeinanderfolgenden Taktschlägen des Takts CK durchläuft, ergibt sich, daß
jede der Produktleitungen P1-P7 nacheinander ausgewählt
wird, wenn auch nicht in numerischer Reihenfolge.
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Gleichzeitig wird das Eingaberegister 18 mit einem
Testbitschema 10000 (d. h. lauter Nullen mit Ausnahme einer Eins)
gefüllt und in den Kreisschiebebetrieb gesetzt. Somit wird
bei aufeinanderfolgenden Taktschlägen des Taktes CK die "1"
im Eingangsregister durch das Register von links nach rechts
und dann zurück an das linke Ende verschoben, wodurch ein
gleitendes Bitschema erzeugt wird. Die echten Ausgänge T der
Puffer B werden wirksam gemacht, indem BTD auf niedrig
gesetzt wird (BID bleibt auf hoch). Somit wird das
Gleitbitschema aus dem Register 18 den echten Bitleitungen 10
aufgegeben, damit jede dieser Leitungen nacheinander
ausgewählt wird.
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Der kombinierte Effekt des Betriebes des LSFR 22 und die
Kreisverschiebung des Registers 18 ist, daß die Folge von
Eingangsschemen in die PLA, wie in Fig. 5 gezeigt, erzielt
wird.
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Diese Folge bewirkt, daß jede Kombination von Produktleitung
und echter Bitleitung ausgewählt wird, und testet somit alle
Kreuzungsstellen in der UND-Ebene, die mit den echten
Bitleitungen 10 verbunden sind.
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Das Eingaberegister 18 wird dann erneut mit dem inversen
Testschema 01111 (d. h. lauter Einsen mit Ausnahme einer Null)
gefüllt, und die inversen Ausgänge der Puffer B werden
dadurch wirksam gemacht, daß BID auf niedrig und BTD auf hoch
gesetzt wird. Obige Folge wird dann wiederholt, so daß die
Kreuzungsstellen, die mit den inversen Bitleitungen 10
verbunden sind, getestet werden.
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Während diese Eingangs folgen der PLA aufgegeben werden,
arbeitet das Ausgaberegister 25 als Signatur-Analysator, der
eine digitale Signaturschema-Charakteristik der Folge von
Ausgängen, die aus den Ausgangsleitungen 12 aufgenommen
werden, sammelt. Am Ende der Testfolgen kann diese Signatur
dann mit der Signatur verglichen werden, die aus PLA ohne
Fehler erwartet würde; wenn sie nicht gleich sind, zeigt
dies, daß ein Fehler in der PLA vorliegt.
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Damit dieser Testvorgang eine vollständige Abdeckung von
Kreuzungsstellen in der UND-Ebene ergibt, ist es
erforderlich, daß die Länge der Folgen, die durch das LFSR 22 und das
Eingaberegister 18 erzeugt werden, Koprimzahlen sind. Zwei
Zahlen sind dann Koprimzahlen, wenn sie keinen gemeinsamen
Faktor größer als 1 haben. In vorliegendem Beispiel ist die
Folgelänge des LFSR den Wert 7 und die des Registers den Wert
5, so daß diese Werte die gewünschte Bedingung erfüllen, da
der höchste gemeinsame Faktor von 5 und 7 die 1 ist.
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Bei anderen Ausführungsformen der Erfindung kann die PLA eine
unterschiedliche Anzahl von Produktleitungen, Bitleitungen
und Ausgangsleitungen haben, und die Folgenlängen des LFSR
und des Kreis-Schieberegisters können verschieden von den
vorbeschriebenen sein, vorausgesetzt, daß die Folgelängen
obiger Vorschrift genügen, nämlich daß sie Koprimzahlen sind.
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Wenn das LSFR M Stufen hat, beträgt die Folgelänge 2M-1, und
wenn das Kreis-Schieberegister N Stufen hat, ist seine
Folgelänge N, so daß die Regel ist, daß 2M-1 und N
Koprimzahlen sein müssen. Um dieser Vorschrift zu genügen, ist es
möglich, freie, unbenutzte Bits dem LFSR oder
Kreis-Schieberegister hinzuzufügen. Beispielsweise sei eine PLA
betrachtet, die ein vierstufiges LFSR (M = 4) mit einer Folgelänge
2&sup4;-1 = 15 erfordert, und die neun Dateneingangsleitungen
besitzt. Wenn das Eingabedatenregister 9 Bits lang ist (N =
9), würde die obige Vorschrift nicht erfüllt sein, da 15 und
9 nicht Koprimzahlen sind: sie haben einen gemeinsamen Faktor
3. Dies kann dadurch vermieden werden, daß das
Eingaberegister eine Länge von 11 Bits (N = 11) erhält, wodurch die
obige Vorschrift erfüllt ist, da 15 und 11 Koprimzahlen sind.
Zwei der Bits des Eingaberegisters wären deshalb frei, in dem
Sinne, daß sie für normale parallele Eingabe von Daten in die
PLA nicht benutzt werden. Der einzige Zweck dieser beiden
zusätzlichen Bits wäre, die Folgelänge des Registers im
Kreisschiebebetrieb von 9 auf 11 Stufen zu erhöhen.
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Wenn ein Bereich von PLAs unterschiedlicher Größe ausgelegt
wird, ist es zweckmäßig, ein Standardgrößen - LFSR zu haben,
das für einen Bereich unterschiedlicher PLAs verwendet werden
kann. Ein LFSR mit sieben Bits, wie in Fig. 6 gezeigt, ist
für diesen Zweck besonders geeignet. Dies ergibt einen Wert
von M = 7, so daß die Folgelänge 127 ist. Diese Zahl stellt
eine Primzahl dar, d. h., daß sie keine Faktoren hat. Wenn N
kleiner als 127 Bits lang ist, sind 2M-1 und N Koprimzahlen.
Somit kann das Dateneingaberegister eine beliebige Länge bis
126 Bits haben.
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Um die PLA vollständig zu testen, ist es erforderlich, die
Puffer B und C zu testen, damit gewährleistet ist, daß jeder
einwandfrei wirksam und unwirksam gemacht werden kann.
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Die Betriebsweise der Puffer B und C im Freigabebetrieb wird
getestet, wenn die Kreuzungsstellen in der vorbeschriebenen
Weise getestet werden, so daß kein spezieller Test
erforderlich ist.
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Die Betriebsweise der Puffer B im Sperrbetrieb kann wie folgt
getestet werden. Zuerst wird ein aus lauter Einsen
bestehendes Schema in das Eingaberegister 18 eingefüllt, BTD und BID
werben beide auf hoch gesetzt, und es werden in dem LSFR 22
erschöpfende Schemen erzeugt. Dies testet, daß die echten
Bitleitungen einwandfrei gesperrt worden sind. Dann wird ein
aus lauter Nullen bestehendes Schema in das Eingaberegister
eingefüllt, wobei BTD und BID wiederum hoch sind, und es
werden erneut erschöpfende Schemen in dem LFSR 22 erzeugt.
Dies testet, daß die inversen Bitleitungen einwandfrei
gesperrt worden sind.
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Um ein Testen der Puffer C im Sperrbetrieb zu ermöglichen,
erhält die PLA eine gesonderte Produktleitung 26 und eine
gesonderte Ausgangsleitung 27. Die zusätzliche Produktleitung
27 ist mit jeder Adressenbitleitung 11 und Datenbitleitung 10
verbunden. Die zusätzliche Produktleitung ist ferner mit der
zusätzlichen Ausgangsleitung 27 in der ODER-Ebene 15
verbunden, jedoch nicht an eine der anderen Ausgangsleitungen 12
angeschlossen. Die zusätzliche Ausgangsleitung 27 ist nicht
mit einer der anderen Produktleitungen P1-P7 verbunden.
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Um die Puffer C im Sperrbetrieb zu testen, werden die
Steuersignale CTD, CID, BTD und BID alle auf hoch gehalten,
so daß alle Adressenbitleitungen und Datenbitleitungen
unwirksam gemacht werden. Das LFSR 22 wird dann durch seine
Folge getaktet. Wenn alle Puffer C einwandfrei unwirksam
gemacht worden sind, wird die zusätzliche Produktleitung 26
hoch und damit wird die zusätzliche Ausgangsleitung 27
niedrig. Wenn jedoch ein Fehler in einem der Puffer C
vorhanden ist, der ein Unwirksamwerden verhindert, wird die
zusätzliche Produktleitung 26 auf niedrig an einer Stelle im
Testzyklus gebracht, wodurch die zusätzliche Ausgangsleitung
auf hoch geht. Dies wird durch das Abgaberegister 25 im
Signatur-Analysebetrieb angezeigt.