DE2059917C3 - Hybridadressierter Datenspeicher - Google Patents

Description

Die Erfindung betrifft einen Speicher, der sowohl mit Adressen als auch inhaltsadressiert aufgerufen werden kann, mit matrixförmig angeordneten Speicherelementen mit mindestens drei Zuständen sowie mehrstelligen Eingangs- und Ausgangsregistem.

Außer den mittels Adressen ansteuerbaren wort- oder bitorganisierten Speichern sind auch sogenannte assoziative oder inhaltsadressierte Speicher bekannt. Ein derartiger assoziativer Speicher ist z. B. in der deutschen Patentschrift ti Sl 959 beschrieben. In einer derartigen Speicheranordnung mit suchendem Aufruf wird ein Datenwort zusammen mit einem Kennwort gespeichert und das Datenwort wird mit Hilfe dieses Kennwortes wiedergefunden, indem die Kennworte mit einem im Eingangsregister stehenden Suchwort verglichen werden. Bei Übereinstimmung eines oder mehrerer Kennworte mit dem Suchwort wird das zugeordnete Datenwort ausgelesen. Die eigentliche Speicherposition innerhalb eines solchen assoziativen Speichers ist für die betreffenden Daten jedoch unbekannt. Es ist aber auch bei Assoziativspeichern manchmal erwünscht, daß gespeicherte Daten durch herkömmliche Adressierung gefunden werden können. Oft wäre es auch nützlich, wenn man nach einem Assoziativ-Suchvorgang für ein gefundenes Datenwort eine genaue Speicherposition innerhalb des Assoziativspeichers durch Angabe der betreffenden Adresse hätte. Diese Funktion ist z.B.

ίο wichtig, wenn der Assoziativspeicher als Zuordnungsliste für die dynamische Speicherzuweisung bei der Multiprogrammierung in Großrechenanlagen verwendet wird. Es wurde auch ein Assoziativspeicher mit matrixförmig angeordneten Speicherelementen zur zeilenweisen Speicherung von Wörtern und einem Eingaberegister zur Speicherung eines Suchwortes durch die BE-PS 7 07 195 bekannt, der einen inhaltsadressierbaren Datenteil zur Speicherung veränderbarer Daten, die sowohl eingeschrieben als auch ausgelesen

μ werden können und einen inhaltsadressierbaren Adreßteil aus Festwertspeicherelementen zur Speicherung vorgegebener Adressen unterteilt ist und dessen Eingaberegister in Maskenregister nachgeschaltet ist, mit dessen Hilfe Teile des Inhalts des Eingaberegisters

25. für einen Assoziativ-Suchvorgang ausgeblendet werden können.

Diese bekannten Assoziativspeicher weisen jedoch den Nachteil auf, daß sie entweder nur im ganzen inhaltsadressiert oder aber wahlweise durch Adressen oder inhaltsadressiert ansteuerbar sind, d.h. eine gemischte (hybride) Form der Adressierung, die bei einem Adressiervorgang sowohl mit Platz- als auch Inhaltsadressierung arbeitet, nicht möglich ist

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen Speicher zu schaffen, der eine solche hybride Adressierung aufweist und damit im Aufbau wesentlich einfacher ist als ein Assoziativspeicher, ohne daß die bekannten Leistungsmerkmale eines Vollassoziativspeichers verringert werden.

Die erfindungsgemäße Lösung bestehe im kennzeichnenden Teil des Patentanspruchs 1.

Die Hybridorganisation hat gegenüber einem vollassoziativen respektive dem wahlweise platz-/inhaltsadressierten Speicher einen wesentlichen Vorteil darin, daß die Anzahl der Leitungen auf einem Halbleiterplättchen wesentlich verringert ist, wobei die Leistung eines solchen Hybridspeichers im wesentlichen die eines vollassoziativen Speichers erreicht Der hybride Aufbau erweist sich deshalb scwohl bei speziell entwickelten Speichergruppen als auch bei Speichergruppen, die für nichtassoziativen Gebrauch ausgelegt sind, sehr vorteilhaft.

Die Erfindung wird nun anhand eines in der Zeichnung dargestellten Ausfuhrungsbeispiels näher beschrieben.

Der in der Zeichnung dargestellte Speicher besteht aus vier Speicherebenen 12, 13, 14 und 15. Eine Speicherebene besteht vorzugsweise aus 64 bistabilen Transistorschaltungen, die in acht Zeilen und acht Spalten in diesem Ausführungsbeispiel angeordnet sind. Eine Speicherzelle ist für eine Speicheroperation durch Spannungssignale adressierbar, die gleichzeitig an eine Zeilenleitung und an eine Spaltenleitung angelegt werden. Die Spalten- oder auch /Y-Leitungen sind mit XObis X7 und X8bis X15,die V-Leitungenmit VObis Yl bezeichnet.

Jede Speicherebene verfügt über zwei Bit-Abfrageleitungen 17 und 18, an die ein Leseverstärker 20

angeschlossen ist, der die durch eine adressierte Zelle bei einer Lese- oder Suchoperation erzeugten Spannungssignale empfängt Ein Bittreiber 21 ist an die Leitungen 17 und 18 angeschlossen und erzeugt ein Signal in Abhängigkeit davon, ob die adressierte Zelle in s einer Schreiboperation auf I oder auf 0 gesetzt wird.

Ein Such- oder Adreßwort wird in ein Register 25 eingespeichert Es ist im Register 25 so angeordnet daß die X- und V-Bitpositionen eine allgemeine zu suchende Kategorie bezeichnen und die 5-Bitpositionen eine assoziative Suche in dieser Kategorie kennzeichnen. Jede im Maskenregister 27 vorhandene Bitposition bestimmt ob die entsprechende Bitposition des Speichers abzusuchen ist oder nicht Die Maskierung erfolgt auf konventionelle Art und gestattet das Suchen is nur eines ausgewählten Teils eines jeden Wortes im Speicher.

Ein an die eigentliche Speicherebene, z. B. 12, angeschlossener Decodierer 28 empfängt die Bits KO, Yi und YI der Adresse und erregt die entsprechende der acht V-Leitungen YO bis YT. Das Ausgangssignal des Decodierers 28 wird auf jede Speicherebene so geleitet wie die Beschriftung in der Zeichnung angibt Ein weiterer Decodierer 29 empfängt die zwei Λ'-Bits Xi und XO aus dem Register 25 und erzeugt vier decodierte Ausgangssignale 30 bis 33. Eine nachgeschaltete Gruppe von UND-Gliedern 38 leitet jedes der vier Ausgangssignale des Decodierers 29 auf die eine oder auf die andere der beiden zugehörigen X-Leitungen der Speicherebenen 12 und 14. Das Ausgangssignal 30 kann z. B. auf die Leitung X 7 oder X 6 entsprechend der Bedingung der zugehörigen UND-Glieder 39 und 40 geleitet werden.

Eine weitere Gruppe von UND-Schaltungen 48 ist so angeordnet daß sie die Ausgangssignale 30 bis 33 des X-Decodierers 29 auf acht Spaltenleitungen X8 bis X15 der Speicherebenen 13 und 15 leitet Somit definieren die X- und Y-B\ts im Register 25 in der entsprechenden Position in jeder Speicherebene eine Speicherzelle, die aus zwei binären Speicherschaltungen besteht Wie spater noch beschrieben wird, werden die Gruppen von UND-Gliedern 38 und 48 so angesteuert daß sie eine der binären Speicherschaltungen in der adressierten Speicherzelle für Lese-, Schreib- und/oder Suchoperationen auswählen.

Eine Schaltung 50 empfängt das Bit 51 vom Register 25 und das Bit MX vom Maskenregister 27 und erzeugt entsprechende Ausgangssignale 51 und 52. Eine binäre 1 im Maskenregister 27 bedeutet, daß die entsprechende Bitpositon der Speicherebene markiert ist und die so Suchoperation dort nicht stattfinden kann. Eine 0 im Maskenregister 27 bedeutet, daß die Bitposition nicht markiert ist und eine Suchoperation stattfinden muß. Das Ausgangssignal 51 hat die Verknüpfungsfunktion Sl ■ M~\ und das Ausgangssignal 52 die Verknüpfungsfunktion 51 · Mi. Wenn demnach die Position 51 maskiert ist haben beide Ausgangssignale 51 und 52 den Wert 0. Wenn die Bitposition 51 nicht maskiert ist, enthält das Ausgangssignal den Wert der Bitposition 51 und das Ausgangssignal 51 den Komplementwert. eo

Außerdem ist eine Schaltung 54 zur Verknüpfung der Bits 50 und MO angeschlossen und erzeugt die Punktion 5U · MO an einem Ausgang 55 und die Funktion 50 · M~Ö an dem anderen Ausgang 56. Die Ausgänge 55 und 56 sind mit der Gruppe UND-Glieder 48 in der bereits für die Schaltungen 50 und 38 beschriebenen Art und Weise verbunden.

Die weiteren Bestandteile des Speichers werden in der Reihenfolge beschrieben, wie sie bei den nachfolgenden Beschreibungen der Schreib-, Lese- und Suchoperation auftauchen.

Bei einer Schreiboperation wird der Speicher nicht assoziativ entsprechend dem X- und dem K-Teil der Adresse im Register 25 adressiert. Die Schreiboperation belegt zwei Speicherzyklen, einen zum Schreiben in eine binäre Schaltung der adressierten Speicherzelle und einen zweiten Zyklus zum Schreiben in die andere binäre Schaltung der adressierten Zelle. Der 5-TeiI des Registers 25 kann entweder mit lauter Einsen oder mit lauter Nullen in den beiden Zyklen der Schreiboperation geladen werden, und das Maskenregister 27 kann mit Nullen geladen oder die Schaltungen 38 und 48 anderweitig so gesteuert werden, daß sie die beiden binären Schaltungen der adressierten Zelle einzeln auswählen. Das adressierte Wort ist außerdem in bezug auf seine Lage in den Ebenen 12, 13 oder 14 und 15 definiert Die Treiber der Ebenen 12 und 13 werden für eine Schreibcperation über eine gemeinsame Leitung 62 und die Treiber für die Ebenen 14 und Ϊ.5 in ähnlicher Weise über eine gemeinsame Leitung 63 erregt. Die Treiber der Bitposition 1 werden durch eine gemeinsame Leitung 64 zum Schreiben einer 1 oder einer 0 und die Treiber der Bitposition 0 in ähnlicher Weise über eine gemeinsame Leitung 65 zum Steuern der Schreiboperation gesteuert Bei einer zweiteiligen Schreiboperation bzw. einer Schreiboperation von einem Wort in zwei Zyklen in den Speichergruppen 12 und 13 erhält z. B. jede der Bitpositionen 51 und 50 eine 1 zum Wählen der an die Leitungen 52 und 56 angeschlossenen Speicherzellen. Die Leitungen 64 und 65 werden entsprechend den zu schreibenden Daten einzeln erregt und die Leitungen 62 so gesteuert, daß sie die zugehörigen Treiber einschalten. Die Speicherzellen in den Speichergruppen bzw. -ebenen 14 und 15 werden ebenfalls für eine Schreiboperation vorbereitet.

Während der beschriebenen Operation werden die Speicherzellen in den Speicherebenen 14 und 15 ebenfalls durch ihre X- und V-Leitungen für eine Schreiboperation eingeschaltet. Die gemeinsame Leitung der zugehörigen Treiber wird so gesteuert, daß sie entweder eine Schreiboperation in den Speicherebenen

14 und 15 verhindert oder eine Operation gestattet, wie sie für die Speicherebenen 12 und 13 beschrieben wurde.

Die 5-Bitpositionen des Registers 25 werden dann zu Beginn des nächsten Teiles der Schreiboperationen mit Nullen geladen. Somit kann jede binäre Schaltung der adressierten Zelle auf einen und jede Zelle auf einen ihrer vier möglichen Zustände gesetzt werden.

Für eine Leseoperation wird der X- und V-Teil des Registers 25 mit der Adresse der zu lesenden Speicherzellen und der 5-Te;l des Registers 25 mit lauter Nullen o.iei mit Einsen zum Lesen der anderen binären Schaltung des Wortes im Speicher geladen. Aufgrund dieser Signale erzeug! die adressierte Speicherzelle in jeder Speicherebene 12, 13, 14 oder 15 aus den Leitungen 17 und 18 ein Signal am Eingang des Leseverstärkers 20. Die Schaltungen 67 sind zur Erregung der zu lesenden Speicherebene 12,13,14 oder

15 vorgesehen. Jede dieser Schaltungen, die im vorliegenden Beispiel als UND-Glieder ausgeführt sind, empfängt ein Eingangssignal vom zugehörigen Leseverstärker 20. Die Schaltungen 67 der Speicherebenen 12 und 13 empfangen ein gemeinsames Steuersignal 68 und die Schaltungen 67 der Ebenen 14 und 15 ebenfalls ein gemeinsames Steuersignal 69. Die Schaltungen einer gemeinsamen Bitposition sind an eine gemeinsame

Ausgangsleitung 70 angeschlossen, die das Signal auf den gewählten Speicherebenen während einer Leseoperation führt.

Zum Lesen eines adressierten Wortes aus dem Speicher wird die gewählte Steuerleitung 68 bzw. 69 erregt. Wenn mehr als eine Leitung 68 oder 69 für Leseoperationen erregt ist, erscheint die ODER-Funktion der beiden adressierten Wörter auf den Leitungen 70. Bei einer Suchoperation ist das Wort im Register 25 so gespeichert, daß die X- und K-TeNe des Wortes eine allgemeine Kategorie definieren und das 5-Bit die innerhalb der adressierten Kategorie abzusuchenden Punkte definiert. Wenn z. B. Tabellen der arithmetischen und Verknüpfungsfunktionen im Speicher gespeichert sind, definieren die X- und V-Teile des Wortes im Register 25 eine bestimmte Operationsart, die durchzuführen ist, z. B. eine Addition und die entsprechenden Speicherzellen, die die Tabelle für diese Funktion CniiiäiicPi. ivic j-DiiS ucS i\cgiSter5 25 Sind gewissermaßen logische Eingänge zur Tabelle für Operation.

Jeder Leseverstärker 20 der Speicherebenen 12 und 13 ist so angeordnet, daß er eine Verriegelungsschaltung 73 setzen kann. Der Setzeingang der Verriegelungsschaltung 73 ist als ODER-Funktion ausgelegt, die die Trennung zwischen den einzelnen Leitungen 70 aufrecht erhält. Jeder Leseverstärker 20 der Speicherebenen 14 und 15 ist in ähnlicher Weise angeschlossen und kann seinerseits eine Verriegelungsschaltung 74 setzen. Die Verriegelungsschaltungen 73 und 74 sind mit ihren Rückstelleingängen an eine gemeinsame Leitung 75 angeschlossen, über die sie am Anfang der Suchoperation gelöscht bzw. zurückgestellt werden.

Wenn die Bitposition 51 im Register 25 eine binare 1 enthält, sind die adressierten Speicherzellen in den Speicherebenen 12 und 14 auf eine übereinstimmende Stellung 10 oder eine nicht adressierbare Stellung 00 abzusuchen. Der Wert 11 in einer adressierten Speicherzelle führt zu einer Nichtübereinstimmung (wenn nicht die entsprechende Position des Maskenregisters 27 zur Maskierung dieser Bitposition auf eine binäre I gesetzt ist).

Als Speicherzellen für einen derartig aufgebauten Speicher kommen alle Speicherzellen in Betracht, die mindestens drei stabile Zustände einnehmen können.
Eine Speicherebene 12, 13, 14 oder 15 kann nur aus Speicherschallungen bestehen oder auch die X- und K-Adressendecodierer enthalten. Befindet sich der Decodierer direkt auf den Speichergruppenhalbleiterplättchen, dann wird ein an die Speicherebene angelegtes Adressenbit aus dem entsprechenden S-Bit des Suchwortes entwickelt. Das M-Bit wird über konventionelle Zeitgeberschaltungen bzw. Taktschaltungen oder andere verfügbare Schaltungen angelegt, um wahlweise eine nichtassoziative Leseoperation zu gestatten oder zu verhindern. Die Beziehungen

is zwischen diesen beiden Ausführungsbeispielen werden klarer, wenn man berücksichtigt, daß der 2-Bit-X-Decodierer 29, die Schaltungen 50 und 54 sowie die UND-Glieder-Gruppen 38 und 48 für jede Speicherbit-

UUI Jlf.IK.il, ULI

Abhängigkeit vom M-Bit geschaltet wird.

Die Hybridorganisation hat einen wesentlichen Vorteil gegenüber einem vollassoziativen Speicher durch die Reduzierung der Anzahl von Verbindungen, die zu einem Halbleiterplättchen für eine Speichergrup-

pe einer bestimmten Größe vorgenommen werden müssen. Außerdem können die meisten Daten in hybrider Form eingespeichert werden und die Leistung eines Hybfidspeichers kann im wesentlichen die Leistung eines vollassoziativen Speichers erreichen.

Somit erweist sich die Hybridorganisation eines Speichers als sehr nützlich sowohl bei speziell entwickelten Speichergruppen als auch bei Speichergruppen, die für nichtassoziativen Gebrauch ausgelegt sind.

Die X- und V-Bits der Adresse können ebenfalls assoziativ oder teilweise assoziativ entwickelt werden. Eine bestimmte nichtassoziative Adresse kann z. B. Adressen enthalten, die assoziativ abzusuchen sind und dann in einer nächsten Suchoperation in der bereits beschriebenen nichtassoziativen Art und Weise verwendet werden können.

Hierzu 1 Blatt Zeichnungen

Claims (5)

Patentansprüche;

1. Speicher, der sowohl mit Adressen als auch inhaltsadressiert aufgerufen werden kann, mit matrixförmig angeordneten Speicherelementen mit mindestens drei Zuständen sowie mehrstelligen Eingangs- und Ausgangsregistem, dadurch gekennzeichnet, daß im Eingangs-Register (25) eine Adresse zur Ansteuerung von Datenspeicherteilen steht, die aus einem nichtassoziativen Teil (X und >9und aus einem assoziativen Teil (Si und 50) besteht, daß der nichtassoziative Teil der Adresse (X und Y) beim Lesen oder Schreiben eine allgemeine Kategorie für das gesuchte Wort und einen entsprechenden Teil des Speichers definiert, während der assoziative Teil der Adresse (Si und 50) den adressierten Teil des Speichers ohne Rücksicht auf die tatsächliche Speicherstelle absucht

Z Speicher nach Anspruch 1, dadurch gekennzeichnet, daß zum Lesen zweier adressierter Worte mit anschließender ODER-Verknüpfung zwei Steuerleitungen (68 und 69) angeordnet sind, die jeweils mit einer Speicherebene (z. B. 12 oder 14) verbunden sind, und daß eine dritte gemeinsame Leitung (70) für mehrere Speicherebenen (z. B. 12 und 14) zur Durchführung der ODER-Verknüpfung angeordnet ist

3. Speicher nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß den Speicherebenen (12,14,13 und 15) einzeln oder paarweise Gruppen von UND-Schaltungen (38,48) vorgeschaltet sind, die in Abhängigkeit von dem vorgeschaJ'-jten X-Decodierer (29) und einer Verknüpfungsschaltung (50, 54) gesteuert werden, die ihrerseits sowohl mit dem Assoziativteil (SO) des Registers (25) als auch mit den Ausgängen des Maskenregisters (27) zur Auswahl eines bestimmten Teils, der von der Maske abhängig ist, verbunden ist

4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Speicherzellen aus tristabilen Transistorschaltungen bestehen.

5. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß die Speicherzellen aus zwei miteinander gekoppelten bistabilen Transistorschaltungen bestehen, die vier Zustände einnehmen können.