JP2006157780A - 増幅回路装置 - Google Patents
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Abstract
【解決手段】それぞれMOSトランジスタを用いた偶数段(k段)の増幅回路10,20‥‥40を直列に接続し、最終段の増幅回路40の出力端を、1段目の増幅回路10の出力端に接続し、1段目の増幅回路10の入力端を、増幅回路装置1の入力端2とし、最終段の増幅回路40の入力端(最終段の直前の段の増幅回路30の出力端)を、増幅回路装置1の出力端3とする。k=2n=2の場合には、最終段(2段目)の増幅回路40の入力端は、1段目の増幅回路10の出力端となる。1段目の増幅回路10の電圧電流変換係数をgm1、最終段の増幅回路40の電圧電流変換係数をgmkとすると、増幅回路装置1全体のゲインGは、G=−(gm1/gmk)で表されるように、gm1とgmkとの比のみによって決定される。
【選択図】図1
Description
図1は、この発明の増幅回路装置の基本的構成を示す。
図3に、k=2n=4として、4段の増幅回路10,20,30および40を直列に接続する例を示す。増幅回路10,20,30および40は、それぞれ反転増幅回路であり、電圧電流変換回路である。
増幅回路装置としては、各段の増幅回路に外部から基準バイアス電圧を与える必要がなく、直流オフセットも生じないために直流オフセット検出キャンセル回路も不要な構成とすることもできる。
Claims (7)
- それぞれMOSトランジスタを用いた偶数段の増幅回路が直列に接続され、最終段の増幅回路の出力端が1段目の増幅回路の出力端に接続され、最終段の増幅回路の入力端から信号出力が取り出される増幅回路装置。
- 請求項1の増幅回路装置において、
少なくとも1段目および最終段の増幅回路が可変利得増幅回路とされたことを特徴とする増幅回路装置。 - 請求項1の増幅回路装置において、
各段の増幅回路に対して、それぞれ、その直流オフセットを検出し、キャンセルする直流オフセット検出キャンセル回路が接続されたことを特徴とする増幅回路装置。 - 請求項3の増幅回路装置において、
各段の直流オフセット検出キャンセル回路は、それぞれ、CMOSインバータ、このCMOSインバータのグランド側または電源側にドレインが接続された補正用MOSトランジスタ、および演算増幅器を有し、前記CMOSインバータの入力端、および前記演算増幅器の反転入力端に、基準バイアス電圧が供給され、前記CMOSインバータの出力電圧が、前記演算増幅器の非反転入力端に供給され、前記演算増幅器の出力電圧が、前記補正用MOSトランジスタのゲートに供給されるものであり、
各段の増幅回路は、それぞれ、CMOSインバータ、およびこのCMOSインバータのグランド側または電源側にドレインが接続された補正用MOSトランジスタを有し、その補正用MOSトランジスタのゲートに、同じ段の前記直流オフセット検出キャンセル回路の前記演算増幅器の出力電圧が供給されるものである、
ことを特徴とする増幅回路装置。 - 請求項1の増幅回路装置において、各段の増幅回路は、それぞれ、
それぞれバックゲートがソースに接続された、第1のNMOSトランジスタおよびPMOSトランジスタ、および第2のNMOSトランジスタおよびPMOSトランジスタを有し、
前記第1のNMOSトランジスタおよびPMOSトランジスタは、第1のNMOSトランジスタのゲートとドレインが接続され、第1のNMOSトランジスタのソースと第1のPMOSトランジスタのソースが接続されて、一つのPMOSトランジスタとして動作する複合PMOSトランジスタを構成し、
前記第2のNMOSトランジスタおよびPMOSトランジスタは、第2のPMOSトランジスタのゲートとドレインが接続され、第2のPMOSトランジスタのソースと第2のNMOSトランジスタのソースが接続されて、一つのNMOSトランジスタとして動作する複合NMOSトランジスタを構成し、
前記第1のPMOSトランジスタのゲートと前記第2のNMOSトランジスタのゲートが接続されて入力端とされ、
前記第1のPMOSトランジスタのドレインと前記第2のNMOSトランジスタのドレインが接続されて出力端とされた、
複合CMOS回路として構成されたことを特徴とする増幅回路装置。 - 請求項5の増幅回路装置において、
少なくとも1段目および最終段の増幅回路は、それぞれ、
前記複合PMOSトランジスタのソースを形成する前記第1のNMOSトランジスタのドレインおよびゲートと、第1の電位点との間、および、前記複合NMOSトランジスタのソースを形成する前記第2のPMOSトランジスタのドレインおよびゲートと、前記第1の電位点より低い電位の第2の電位点との間に、それぞれ負荷が接続され、前記複合PMOSトランジスタおよび前記複合NMOSトランジスタからなる複合CMOS回路と並列に可変電流源が接続された可変利得増幅回路である、
ことを特徴とする増幅回路装置。 - 請求項6の増幅回路装置において、
前記可変電流源は、ドレイン・ソースが前記複合CMOS回路と並列に接続されたMOSトランジスタと、このMOSトランジスタのゲートに制御電圧を印加する可変電圧源とからなる、
ことを特徴とする増幅回路装置。
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JP2004348342A JP2006157780A (ja) | 2004-12-01 | 2004-12-01 | 増幅回路装置 |
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4578600A (en) * | 1982-01-26 | 1986-03-25 | Itt Industries, Inc. | CMOS buffer circuit |
JPH09260962A (ja) * | 1996-03-19 | 1997-10-03 | Sharp Corp | インバータ回路及び増幅器 |
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2004
- 2004-12-01 JP JP2004348342A patent/JP2006157780A/ja active Pending
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