JPS583267A - 論理回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は納期短縮を可能とし九論壇回路の製造方法に関
するものである。

一般に第１図〜第４図に示すごとき論理回路は公知であ
る。

かかる論理回路は、特公昭５６−３６８８　　号公報に
も示されている。第１図はこの論理回路の一部平面パタ
ーン図である。また、第２図は第１図に対応する等価回
路図、＃Ｅ３図は籐１図をＩ−Ｉ’線に沿りて切断した
断面図、第４図は第１図パターン図をロジック図とし九
もので・ある。

第１図〜第４図によれば−ｍ回路はＰｓ基体（１）にゲ
ート絶縁膜（２）、ゲート電極（３）を形成すると共に
ゲート電極間ＫＮ＋領域（４）を拡散により形成するこ
とで構成している。そして、第１図に示す回路によれば
１１１２図に示す嫌にＭＯ８（Ｍｅｔａｌ　Ｏｘｉｄｅ
８ｅｍｉｃｏｎｄｕｃｔｏｒ）　）ランジス’　Ｑｌｌ
　”　Ｑ２１　’　Ｑｌｌ　ｅＱｌｌ・Ｑｏ・ｑｓｘ　
をそれぞれ直列接続し九ものなので（負荷トランジスタ
は図示していない。）、第４図に示すごとき多入力のＮ
ＡＮＤ回路を２個差列接硫したものとなる。

ここで、これら論理回路はユーザーからの仕様によりい
ろいろな目的に従う所用のゲート入力数が設定される。

例えばＭＯＳトランジスタＱｚｚの働きを無しとし、人
力数１に１本減じたかの様にする丸めにはＭＯＳトラン
ジスタＱ２２のソース（４□ンとドレイン（４□）ｔイ
オン注入層（７）により短絡する。

とζろで、これら構成様式の論理回路は、従来は第Ｓ図
囚〜（ト）Ｋ示す製造プロセスにより形成されてい丸。

しかしながら、これら製造プロセスに従うと上述し九イ
オン注入のプロセスがクエーハ工程の初期の段階で行な
われるため納期が遅れるという欠点を有する。

すなわち、第５図（４）〜ｎに示される論理回路は。

エンハンスメント形ＭＯ８）ランジスタＱ８、・Ｑ、□
れらを形成するにあっては、まず、第５回内に示すごと
きＰ形半導体基体（８）上に所定のアクティブ領域を開
孔してフィールド絶縁膜（９）を設け、そのｄｋｓ客パ
ターンに従って、トランジスタを短絡するためのイオン
注入層α呻と、ディプレッジ冒ン領域ｑυとを同時に形
成することで始まるが、これは顧客パターンを受けてか
ら、次に示す（１）〜（ロ）の工程を進めなければなら
ず、ユーザーへの納入期間がずっと遅れる。

すなわち、上記論理回路はイオン注入層（Ｉｔ）Ｑｌ）
を形成した浸、 （１）第５回内に示すごとき基体露出面を覆う薄い第１
の絶縁膜Ｉを形成し、 （１）　　またその上面にＩｓｌのポリシリコン層Ｑｌ
＆形成し、 （…）第５回内にて形成された第１のポリシリコン層（
１１をＰｇＰ（ｐｈｏｔ　＆ｓｇｒａｖｉｎｇ　Ｐｒｏ
ｃｅｓｓ　；写真蝕刻工程、以下Ｐ１１Ｐと略す。）し
、１１１１１５ＷＡ＠に示すようにダート領域α◆■■
ηを形成しなければならない。

−壜九、このＰｇＰ後の第１ポリシリコン層（１！Ｉ’
）　　をマスクにして、第１の絶縁膜ａ湯をエツチング
除去しゲート絶縁膜（１２’）を形成しなければならず
、 Ｖｔた、このゲート絶縁膜（１２’）　　ｔマスクにし
てＮ形不純物領域舖を形成しなければならない。

崗、この時、ｐｉｐｅれ九第１ポリシリコン層（１３’
）はＮ形に導電体化される。

（ロ）そ□して、次には第Ｓ図（ｃ）　Ｋ示すように基
体全鋼を第２の絶縁膜部で被覆しなければならないし、 ＊Ｉ　ｔた、第５図ＯＪＫ示すようにアルミニウム電ｆ
！（後述）を取り出す部分にコンタクトホール（至）を
形成しなければならない。

暢　そして更には、嬉５図（ト）に示すようにＢＰ８Ｇ
（Ｂｒｏｎ　ｐｈｏｓｐｈｏ　−８ｉ１ｉｃａｔｅ　Ｇ
ｌａｓｓ　）膜（２Ｉ）を形成しなければならない。

（財）そして、加熱を行い上記ＢＰ８ＧＩＥ（２）をだ
れさせ、そして表面平滑化層とし、アル（；ラム配線（
後述）の段切れ紡止策を行い、 憶）シかる後、新７’ｔＫ電極コンタクトホール（２）
を形成し。

Ａ　そして、第５図（ト）に示すようにアルミエフ五電
極（２）を形成しなければならなかつ九。

本発明は上記欠点に鑑与て考え出された論理回路の製造
方法に関するものであり、その目的とするところは論壇
回−の納期を短縮することである。

そ１−て、その特徴とするところは論理回路のパターン
決定をウェーへ−エ橿の後期に行うことであるが、それ
ら構成は以下の説明より明らかである。

第６図因〜ＶＩＫは本発明を表わす一実施例が示される
。

ＩＩＧ図四〜（ト）ｒ１第５図（４）〜（ト）に対応さ
せて描かれた論理回路の概略プロセス図で、第５図（４
）〜（ト）に対応するものはすべて同一符号が付されて
いる。

本発明に従う論理回路は次のようＫして製造される。ま
ず、第６回置に示されるように、−場電形（Ｐａｌ不純
物含有）からなる半導体基体（８）上に膜厚を８０００
−１５０００オングストロームとする厚い嬉１の絶縁膜
（９）を形成する。

そして次にはＭＯＳトランジスタＱ１１’Ｑ２１・Ｑ３
１・ＱＬを構成するアクティブ−域が開孔される。そし
て、負荷として作用するディプレッジ１７１に域ａυが
イオン注入により形成される。尚、この時イオン注入に
より形成されるＮ領域は顧客パターンに影響を受けない
領域１例えば負荷−域１周辺回路のみである。以下、こ
れからの説明は従来例に合わせてプロセス番号を付しな
がら説明する。

すなわち、上記論理回路はイオン注入層＋１１）を形成
し先後。

（１）　　第６１囚に示すごとき膜厚をＳＯＯ〜１００
０オングストロームとする薄い第２の絶縁膜ａりを設け
る。

（■）そして、その上には積層して膜厚を３０００〜４
０００オンダスト一一ふとするポリシリコン層ａｓを形
成する。

（―）そしてその後、上記ポリシリコン層Ｉに対してＰ
１３Ｐを行うことによ炒、第６図＠に示すごとｌ’−ト
１１域［４）（１９（ｌＩｃｌｆ）　ｔ’　＊成する。

（ｉｖ）　　また、次には上記ポリシリコンパターンを
マスクとして不４１部の１２絶緻膜を除去する。

Ｍ　　ま九、次にはＰＯＣＩ、によって気相固相拡散を
行うことにより他の導電形でなる領域、すなわちソース
・ドレイン領域（ＩＩ　ｉｌｌ、及び配線用Ｎ　拡散層
ｔＩＩＩをもうける。尚、この時、ＰＮＰされた上記ポ
リシリコン層（１３’）はＮ８に４電体化される。

Ｍ）そして、その上面に・は第６図（Ｑに示すように第
３の絶縁膜ａＩとしてＣＶＤ−８４０，（ＣｈｅｍＩｃ
ａｌＶａｐｅｒ　Ｄｅｐｏｓｉｔｉｏｎ　−８ｉ０．　
；化学気相成長Ｋ　ヨまた５Ｉ０２膜。〕　膜を２００
０〜６０００オングストロームの厚さにして設ける。

（Ｖｌ’　そして、ここから顧客パターンを使用する。

この顧客パターンはＩ１１図〜１１３ＦＩＡで示したイ
オン注入層（７）、まえ第５図囚〜釣にして示したイオ
ン注入層−を形成するためのマスクで、このマスクを用
いることにより、纂６図０に示すコンタクトホールｃｆ
１１（至）が設けられる。そして基体露出面（２０’）
（２３’）が形成される。

ｎ’　次に、上記コンタクトホールｍ＠より、例えばＰ
ＯＣＩ、を用いて気相固相拡散を行い、第６図（ト）に
示すごとき他の　型彫でなる短絡層＠を設ける。この短
絡層（至）を設ける条件は、コンタクト孔（至）より不
純物を拡散した場合の不純物層＠の伸び（一般的にはＸ
ｉ　で表現されている。）Ｋよって通常使用電圧により
てソース・ドレインがパンチスルーすることを蛾低限必
要とするＸｊまで伸ばすものとする。

（ＩＸ）　　次に、第６図（杓に示すように第４の絶縁
膜すなわち、ＢＰ８Ｇ膜ｅカを形成する。

（×）そして、加熱し、ダレさせることにより表面平滑
化層とする。

−そして、ｐｇｒを行ってアルミニウムコンタクトホー
ル（至）を設ける。

−そして、その［ＦＣ６図（０に示すようにアル１＝つ
五電極（至）を形成するっ このようにして、論理回路は完成される。

尚、ここに示した論理回路の製造方法は断面図を使用し
たものなので平面的構成が難解である。

そこで、第７図囚〜０を使って平面的構成を説明する。

１１Ｉ７図因には、厚い第１の絶縁膜（９）を選択エツ
チングして列一部（アクティブ領域）の基体面（至）を
露出させたクエーハが示されている。この上面には積層
して、薄い第２の絶轍ｉｉ１［（図示していない。）、
並びにポリシリコン層（図示していない。）を形成する
。そして第７図（６）のようＫｔず、ポリシリコン層に
ＰＥＰを施こすことにより列線部に対して直交状に配置
される行纏部にポリシリコン４　（１３’）を残す。　
そして更にはこのポリシリコン層（１３’）をマスクに
して菖２の絶縁膜をエツチングする。そして、列４Ｉｓ
の基体面（至）を露出する。

この基体露出面ＶＣは、第７図（ｑに示すよ）に、基体
に対して反対導・鑞形であるＮ形領域（至）を形成する
。この時、ポリ７リコンｍ　（１３’）は活性化され。

ゲート配＠　（１３“）となり、ＭＯＳ゛）ランジスタ
Ｑ、１゜Ｑ３１が形成される。このポリシリコン層（１
３”）　ｔ　ｔむ基板は、次には第７図０に示すように
第２の絶縁膜ａｌでカバーされる。そして、次にはユー
ザーより顧客パターンに従って、短絡トランジスタＱ３
□が設定されノース・ドレインを短絡するためのコンタ
クトホール（ハ）を第７図（匂のごときに形成する。

そして次には、第７図閉に示すように、上記コンタクト
ホール（至）よりＰＯＣＩ、を使ってリンを拡散し、他
の導電形でなる不純物領域＠を形成する。尚、この時の
不純物拡散条件は、不純物鎮域（至）の横方向への伸び
（ＸＤが通常使用電圧において最低限ソース・ドレイン
のパンチスルーを起こ−ｉｔでの伸びを必要とする。を
丸、この時、横方向への伸び（ＸＩ　）は、他のトラン
ジスタへの影響を防ぐように、コンタクトホール（至）
の形成時においてパターンでもって設定しておく。次に
、後の工程において、アルイニクムコンタクトをとるべ
き部分Ｖζ、コンタクトホール（至）を設け、その浸、
ＢＰＳＧ　ＩＩ（図示していない。）を設ける。そして
、Ｊ＃！にはＭ７図ＯＫ示すようにコンタクトホール（
至）ｔ−＆ケ、アルハ＝ウム電４ｉｉ−を設けることで
論理回路は完成される。

以上、本発明と従来例とを納期時間を軸にして（以ド余
白） 表より明らかなように、従来方法の場合、虐客パターン
を受けてから、回路を完成するのに、少なくとも（１）
〜（ロ）のプロ（ス、すなわち、１１プロセスが必要で
あるのに対し１本発明プロセスによれば、←１〜休串プ
ロセスすなわち７プロ七ス要すればよい。したがって、
本発明によれば、プロセス数にして、４グ〒セス削減で
きるものであり、従来に比して５日〜７日の納期短縮が
行える論理回路の製造方法が提供できる。

尚、第８図には、本発明に従った論理回路が示され、第
９図にはその等価回路図が示されるが、これらは具体的
にはマスクＲＯＭであり、デコーダであり、通常のロジ
ックゲートである。

以上、本発明によれば、納期を短縮できる論理回路の製
造方法を提供できるが、本発明はここに提示した実施例
のみならず「特許請求の範囲」の杵す限りの範曲内にお
いて改変を加えうろことは明らかである。例えば、９６
図（目、若しくは第７図ηで示した短絡層（財）は短絡
し友ものであってよいし、これら短絡層（至）を形成す
るための不純物源はリンを含んだドープドオ午サイドで
あってよい。

【図面の簡単な説明】

ｍ１図は従来論理回路の平面パターン図、第２図はその
等価回路図、第３図は第１図をＩ−Ｉ’纏に沿りて切断
し九断面図、第４図はｔｓ１図をロジック図としたもの
、第５図囚〜ｎは第１図に示す論理回路を製造するため
の従来プロセス図、嬉６図四〜（ト）はＪｌ１図と同機
能を有する論理回路を製造するための本発明の製造プロ
セス図、第７図囚〜（ｑは本発明を平面的な立場から説
明した製造プロセス図、第８図は本発明にしたがった論
理回路を示す断面図、第９図は第８図に対する等価回路
図である。 ８・・・・・・・・・・・・半導体基体（Ｐ形）９・・
・・・・・・・・・・ｉ４１の絶縁膜１２′　　・・・
・・・・・・第２の絶縁膜１３′　　・・・・・・・・
・ポリシリコン層１８　　・・・・・・・・・Ｎ十不純
物領域２４　　・・・・・・・・・短絡層（不純物領域
）１９　　・・・・・・・・・第３の絶縁膜２１　　・
・・・・・・・・第４の絶縁膜２０・２３　　・・・・
・・コンタクトホール２２　　・・・・・・・・・アル
ミニウム１に１１（７３１７）　　代理人弁理士　　則
近　電信（ほか１名）゛、。 第１図　　　　　　　　　第２図 第３図　　　　　￥４図 ＶＪ６　　図 ｆＩ　８　図 手続補正書（自発） 酊５ｍ、９．７７８ 特許庁長官殿 １、事件の表示 特願昭５６−１００６５６号 ２、　発明の名称 論ｍ回路の製造方法 ３、補正をする者 事件との関係　　特　　許　　出願人 （３０７）　　東京芝浦電気株式会社 ４、代理人 〒１００ 東京都千代田区内幸町１−１−６ 東京芝浦電気株式会社東京事務所内 （７３１７）弁理士側近電信 ＋１）　　明細書第９真第３行目の「他の型彫でなる」
を「他の導電形でなる」と訂正する。 １２）　　明＋ｉｌ書１１１貫第１８行目（７）　ｒＷ
Ｊ　ｔ　ｒ１２１）Ｊと訂正する。 （３）図面、第４図、第７図（ｑ、第９図を別紙の通り
訂正する。 以　　上

Claims (1)

【特許請求の範囲】
1. １１１１の導電形でなる半導体基体に厚いｉｌｌの絶縁
   膜を形成する工程と、上記第１の絶縁膜を選択的にエツ
   チングし列線部の基体面を露出させる工１と、上記基体
   上に願追りて薄い第２の絶縁膜・ポリシリコン層を積層
   する工程と、上記列線に対し直交して配設される行線部
   に上記第２の絶縁膜・並びにポリシリコン層を残し他を
   除去する工程と、上記第１の絶縁膜並びに第２の絶縁膜
   をマスクにして上記基体露出面に第２の導電形でなる不
   純物領域を形成する工程と、上記トのポリシリコン層を
   覆うように第３の絶縁膜を形成する工程と、要求グログ
   ラムに従う短絡トランジスタ部を設定し、このトランジ
   スタを構成する上記不純物領域を露出させる工程と、こ
   の露出された不純物領域を短絡するために鍍露出部より
   縞２導電形でなる不純物を拡散する工程と、この拡散後
   の基体上−に第４の絶縁膜を形成する工程と、上記不純
   物領域より外Ｓ取り出し電極を形成するためのコンタク
   トホールを形成し、外部填妙出し電極を形成する工程と
   を具備することを特徴とするーｇａＩｉ３回路の製造方
   法。