DE3209679A1

DE3209679A1 - Halbleiter-speichereinrichtung

Info

Publication number: DE3209679A1
Application number: DE19823209679
Authority: DE
Inventors: Junichi Chofu Tokyo Inoue; Tsuneo Kodaira Tokyo Mano; Junzo Iruma Saitama Yamada
Original assignee: Nippon Telegraph & Telephone Public Corp Tokyo; Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1981-03-17
Filing date: 1982-03-17
Publication date: 1983-01-20
Also published as: FR2502377A1; JPS6042560B2; CA1179060A; JPS57152597A; FR2502377B1; NL190708B; GB2097157A; DE3209679C2; US4456980A; NL8201081A; NL190708C; GB2097157B

Description

Nippon Telegraph & Telephone Public Corporation, 1-6, Uchisaiwaicho 1-chome, Cfaiyoda-ku, Tokyo (Japan)

Halbleiter-Speichereinrichtung

Hintergrund der Erfindung

Die Erfindung betrifft eine Haibleiter-Speichereinrichtung and speziell eine Halbleiter-Speichereinrichtung zum Speichern von Daten, die eine Punktion des Korrigierens des Fehlers mindestens eines Bits enthalten.

Einige bekannte Halblaiter-Speichereinrichtungen umfassen Hilfssparbitleitungen, die dazu dienen, feste fehlerhafte bzw.

bestimmten
gestörte Bitleitungen, die inyHerstellungsstufen erzeugt sind, zu ersetzen, um dadurch die Ausbeute der Speichereinriehtungen zu verbessern. Das Ersetzen fehlerhafter oder gestörter Bits in solchen Halbleiter-Speichereinriehtungen mit "Rettungs"-Bits wird durch eine Schaltung durchgeführt, die ausschließlich für die Operation des Ersetzens konstruiert ist, eine Leseeinrichtung oder andere geeignete Einrichtungen. Während bei der konventionellen Anordnung die festen fehlerhaften bzw. gestörten Bits, die während der Fabrikationsstufen eingeschlossen werden, behoben werden können, können nicht-feste Bitfehler oder -störungen, die durch Zusammentreffen mit Alphastrahlen od. dgl. erzeugt werden können, überhaupt nicht beseitigt werden. Es sind verschiedene Systeme zum Korrigieren von Bitfehlern auf LSI-Chips von Halbleiter-Speichereinriehtungen entwickelt worden, die folgende Techniken verwenden;

(1) Fehlerkorrektur auf Majoritätslogik?

(2) On-Chip (direkt am Chip)-Codier-/Decodierschaltung unter Verwendung eines Fehlercodiercodes; und

(3) On-Chip-Horizontai- und Vertikal-Paritätsprüf- bzw. -kontrollsystem.

Die Technik (1) erfordert jedoch einen Chip mit einem Bereich,

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der ungefähr dreimal so groß wie der Bereich eines Chips ohne Pehlerkorrekturanordnung darauf ist. Die Möglichkeit (2) erfordert eine zusätzliche Fehlerkorrekturschaltung, die relativ groß baut und eine erhöhte elektrische Energie verbraucht. Das System (3) erfordert, da eine Paritätskontrolle an allen Datenbits zum Korrigieren des Fehlers eines Bits erforderlich ist, eine große Anzahl an Prüfbits und nimmt daher eine ausgedehnte Zeit für die Fehlerkorrektur in Anspruch, was wiederum zu einem gesteigerten Verbrauch an elektrischer Energie führt.

Zusammenfassung der Erfindung

Es ist ein erstes Ziel der vorliegenden Erfindung, eine Halbleiter-Speichereinrichtung zu schaffen, die weniger Bitfehler als konventionelle Halbleiter-Speichereinrichtungen für verbesserte wirksame Ausbeute zur Zeit der Herstellung oder höhere Zuverlässigkeit im Betrieb enthält.

Ein weiteres Ziel der Erfindung 1st es, eine hinsichtlich ihrer Größe kompakte Halbleiter-Speichereinrichtung zu schaffen.

Ein anderes Ziel der Erfindung ist es, eine Halbleiter-Speichereinrichtung zu schaffen, die trotz ihrer Fähigkeit, Bitfehler zu reduzieren, keine gesteigerte Elektrizitätsenergiemenge verbraucht .

Ein weiteres Ziel der Erfindung ist es, eine Halbleiter-Speichereinrichtung zu schaffen, die eine zusätzliche Kleinschaltung umfaßt, die innerhalb einer kurzen Zeitdauer Bitfehler selbstkorrigiert.

Um die vorerwähnten Ziele zu erreichen, schließt eine Halbleiter-Speichereinrichtung nach der Erfindung ein eindimensionales horizontales und vertikales Paritätskontroll- bzw. -prüfsystem ein.

Wie hinreichend bekannt, verwendet ein horizontales und vertikales Paritätskontroll- oder -prüfsystem zusätzliche horizontale und vertikale Paritätsbits logischer 71" oder "O" in Reihen und Spalten einer Mehrzahl Informationsdatenbits auf einer MxN Matrix, so daß die Gesamtzahl aller "1" (oder "0") in jeder Reihe und Spalte plus dem Paritätsbit immer eine gerade oder ungerade Zahl ist. Wenn in irgendeinem Datenbit ein Fehler eintritt, kann die Position solcher fehlerhaften Datenbits lokalisiert werden, indem die gesamte horizontale und vertikale Paritätsbitinformation kontrolliert bzw. geprüft wird. Das bekannte horizontale und vertikale Paritätskontrollsystem ist zweidimensional.

Gemäß der Erfindung ist eine Halbleiter-Speichereinrichtung vorgesehen, die mindestens eine Wortleitung, eine Mehrzahl sich quer zu der Wortleitung erstreckender Bitleitungen, eine Datenspeichereinheit mit einer Mehrzahl zwischen der Wortleitung und den Bitleitungen zur Informationsspeicherung geschalteter Datenspeicherzellen, eine Mehrzahl erster zusätzlicher, ersten Bitleitungsgruppen entsprechender und sich quer zur Wortleitung erstreckender Bitleitungen, wobei jede Gruppe k Bitleitungen aufweist (k ist eine ganze Zahl), eine Mehrzahl erster zusätzlicher Speicherzellen, die zwischen der Wortlei-.tung und den ersten zusätzlichen Bitleitungen zum Speichern einer ersten Prüfinformation im Hinblick auf die ersten Bitleitungsgruppen geschaltet sind, eine Mehrzahl zweiter zusätzlicher Bitleitungen, die zweiten Gruppen der Bitleitungen entsprechen, wobei jede Gruppe m Bitleitungen umfaßt (m ist eine ganze Zahl), und die sich quer zur Wortleitung erstrecken, eine Mehrzahl zusätzlicher zweiter, zwischen der Wortleitung und den zweiten zusätzlichen Bitleitungen geschalteter Speicherzellen zum Speichern einer zweiten Prüfinformation im Hinblick auf die zweiten Bitleitungsgruppen, eine Fehlerermittlungsschaltung zum Vergleichen der von den Datenspeicherzellen zugeführten Information mit dem Inhalt der ersten und zweiten zusätzlichen Speicherzelfen zur Feststellung von Fehlern, eine auf einen Ausgang der Fehlerermittlungsschaltung ansprechende

Schaltung zum Korrigieren der von den Datenspeicherzellen zugeführten Information, und eine Gruppierung der ersten zusätzlichen Bitleitungen entsprechend den ersten Bitleitungsgruppen und der zweiten zusätzlichen Bitleitungen entsprechend den zweiten Bitleitungsgruppen, wobei jede der zweiten Gruppen der zweiten zusätzlichen Bitleitungen aus einer der ersten zusätzlichen Bitleitungen in jeder ersten Gruppe derselben besteht, umfaßt.

Die obigen sowie weitere Ziele, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der nachfolgenden Beschreibung in Verbindung mit den beigefügten schematischen Zeichnungen hervor, in denen bestimmte bevorzugte Ausführungsformen der Erfindung beispielhaft dargestellt sind.

Kurzbeschreibung der schematischen Zeichnungen

Fig. 1A und 1B sind schematische Darstellungen, die die

Prinzipien horizontaler und vertikaler Paritätskontroll- oder -prüfsysteme zeigen, die auf eine Halbleiter-Speichereinrichtung nach der Erfindung anwendbar sind;

Fig. 2 ist ein Blockdiagramm und stellt die grundlegende Anordnung einer nach den in Fig. 1A und 1B gezeigten Prinzipien aufgebauten Halbleiter-Speichereinrichtung dar;

Fig. 2A ist ein vergrößertes Schaltungsdiagramm einer Datenspeicherzelle in der Halbleiter-Speichereinrichtunq der Fig. 2;

Fig. 3 ist ein Schaltungsdiagramm einer Paritätskontrolloder -prüfschaltung in der in Fig. 2 gezeigten Halbleiter-Speichereinrichtung;

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Pig, 4 ist ein Schaltungsdiagramm eines Paritätsbitgenerators in der Halbleiter-Speicherelnrichtung; und

Fig. 5 ist ein Blockdiagramm einer Halbleiter~Sp@iehereinrichtung nach einer anderen Ausführung der vorliegenden Erfindung.

Detaillierte Beschreibung der bevorzugten Ausführungsformen

Fig. 1A zeigt horizontale Paritätsbits a und vertikale Paritätsbits b, die horizontal bzw. vertikal an eineCr) 4X4 Matrix von 16 Datenbits angehängt bzw. angebracht sind,, Das in Fig. 1A gezeigte Paritätskontrollsystem ist ©in Gerade-Paritätsbit--Kontollsystem, in dem die Summe von 1-Bits in jeder horizontalen Reihe und vertikalen Spalte immer gerade ist. Aus Gründen der Kürze und Einfachheit hat man sich in der gesamten Beschreibung auf das Gerade-Paritätsbit-Kontrollsystem gestützt.

Durch Übertragen der Datenbits und der Paritätskontrollbits a_, b entlang der in gestrichelten Linien gezeigten Pfeile in Fig. IA kann die zwei-dimensionale Matrix in eine ein-dimensionale Matrix umgewandelt i^erden, wie sie in Fig. 1B dargestellt ist. Irgendwelche Fehler in höheren (oberen) 16 Datenbits aus der Gesamtheit von 24 Bits in _ol©r ein-dimensionalen Matrix können hinsichtlich ihrer Lage fastgestellt werden, indem durch ausgezogene Linien verbundene Bitgruppen mit niederen (unteren) B Paritätsbits verglichen werden» So kann in irgendeinem der höheren 16 Bits ein fester oder nicht-fester Bitfehler (Bitstörung) festgestellt und leicht korrigiert werden. Die vorerwähnte Anordnung ist bezeichnend für das Prinzip der vorliegenden Erfindung, auf deren Basis ein einzelnes fehlerhaftes Bit korrigiert werden kann.

Fig. 2 zeigt eine Halbleiter-Speichereinrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung. Die Halbleiter-

Speichereinrichtung umfaßt eine zum Speichern von Datenbitinformationen bestimmte Datenspeicherzelleneinheit 100, die eine Matrix von Datenspeicherzellen 10011 umfaßt, von denen jede, wie in Fig. 2A gezeigt, einen Feldeffekt-Transistor 102 und einen Kondensator 103 umfaßt, die in Reihe zwischen einer Bitleitung und der Erde geschaltet sind, wobei der Transistor 102 ein mit einer Wortleitung geschaltetes Gatter hat. Der Aufbau und Betrieb der Datenspeicherzellen sind hinreichend bekannt und werden deshalb nicht im Detail beschrieben. Die Halbleiter-Speichereinrichtung hat außerdem eine Paritätszelleneinheit zum Speichern horizontaler und vertikaler Paritätskontrollbitinformationen. Die Paritätszelleneinheit 120 ist zusammengesetzt aus einer ersten Überschußspeicherzellenmatrix 120, zum Speichern horizontaler Paritätskontrollbitinformationen und einer zweiten Überschußspeicherzellenmatrix 120 zum Speichern vertikaler Paritätskontrollbitinformation. Jede der Matrizen 120. , 120 hat eine Mehrzahl Speicherzellen, von denen jede den gleichen Aufbau wie den der Datenspeicherzelle hat, die vorstehend beschrieben ist. Eine Paritätskontroll- und Korrektureinheit 130 umfaßt horizontale Paritätskontrollschaltungen 130...-130. , vertikale Paritätskontroll-(Prüf-)Schaltungen 13O_v1~13O _k, eine Ein-Bit-Fehlerkorrekturschaltung 132 und eine Datenausgabeschaltung 134.

Jede der Paritätskontrollschaltungen 130, .-130_nm, 13O_vl~13O_vm in der Paritätskontroll- und Korrektureinheit 130 ist beispielsweise wie in Fig. 3 aufgebaut. In diesem Beispiel ist k (oder m) als 8 definiert, und jede Paritätskontrollschaltung ist aus Ö Exklusiv-OR-Gattern 201-208 zusammengesetzt. Jedes der Gatter 201-204 wird mit zwei Bits aus 8 Datenbits, die bei j bezeichnet sind, versorgt. Dem Gatter 205 werden Ausgänge von Gattern 201, 202, und dem Gatter 206 Ausgänge von den Gattern 203, 204 zugeführt. Die Gatter 205, 206 erzeugen Ausgänge, die dem Gatter 207 zugeführt werden. Dem Gatter 208 wird ein Ausgang des Gatters 207 und ein ein Paritätskontrollbit ρ bezeichnendes Signal zugeführt. Das Gatter 208 erzeugt einen Ausgang, der als Ausgang für jede Paritätskontroll- bzw. -prüf-

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- ΊΟ -

schaltung abgegeben wird. Di© 8-Bit Datenbitinformation j wird vom Ausgang der Datönspeieherzellöneinheit 100* d.h. Datenbitleitungen entsprechend ausgewählten Speicherzellen, zugeführt. So empfängt die Paritätskontrollschaltung 130, . Datenbitin™ formation von Datenbitleitungen 160,-,« 16O_{01 ?} ...... 160.- und

I Il . a Il Ji i

ein Paritätskontrollbit ρ von einer Bitleitung 1 20_h1 in der ersten Überschußspeichermatrix 120. ° Die anderen Paritätskon-

trollschaltungen 130, .,-1 30, werdda alt Datenbits und Paritäts- ^³ h2 hin

kontrollbits über entsprechend® Bitlsitungen versorgt« Den Paritätskontrollschaltungen 130 --130 . worden Datenbits von den gleichen Datenbitleitungen uad entsprechende Paritätskontrollbits ρ von Bitleitungen in der zweiten überschußspeicherzellenmatrix 120 augeführt.

Wie in Fig. 2 gezeigt, umfaßt die Ein-Bit-Fehlerkorrekturschaltung 132 AND-Gatter 220.^-220^, 220,. ₂»22O_k2, 220^-220^ und Exklusiv-OR-Gatter 23O₁₁~23Ο_]ς1 / 23O₁ ₂""²^°t2' ^23O1rft""^23Okm" ^Das AND-Gatter 22O₁₁ vollsieht ©Ine logische Multiplikation oder eine AKD-Operation mit einem Ausgaag der horizontalen Paritätskontrollschaltung 130_k1 und einem Ausgang der vertikalen Paritätskontrollschaltung 13O₁. Wenn das Ergebnis solcher logischen Multiplikation "0" ist, so bedeutet dies, daß die Inhalte der Datenspeichersellen mit jenen dar entsprechenden horizontalen und vertikaler» Paritätslsoatrolibits übereinstimmen Wenn umgekehrt die logische Multiplikation zum Ergebnis "1" führt, so bedeutet dies_f daß die Inhalt© der Datenspeicherzelien nicht mit jenen der entsprechenden horizontalen und vertikalen Paritätskontrollbits übereinstimmen. Das ÄMD-Gatter 22O₁₁ gibt seinen Ausgang an das Exklusiv-OR-Gatter 23O₁₁ ab. Wenn der Ausgang des AND-Gatters 220.... "0" ist, läßt das Exklusiv-OR-Gatter 23O₁- einen Ausgaag der Datenspeicher^elleneinheit 100 über die Datenbitleitung 16O₁₁ durch diese als seinen ©ige-

B I)

nen Ausgang passieren. Wenn der Ausgang des ÄND-Gatters 22O₁₁ "1" ist,, kehrt das Exklusiv-OR-Gatter 23O₁₁ einen Ausgang von der Datenspeicherselleinheit 100 über di© Dateebitleitung 160-.. um, d.h. es korrigiert einen Ein-Bit Fehler und gibt einen solchen reversierten Ausgang an eine folgende Stufe ab. Die

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anderen AND-Gatter 22O₂₁-220. und zugehörige bzw. verbundene Exklusiv-OR-Gatter 23O₂₁-230. arbeiten in der gleichen Weise.

Die Datenausgangsschaltung 134 dient dem aufeinanderfolgenden Hervorbringen von Ausgängen oder korrigierten Daten von der Ein-Bit-Fehlerkorrekturschaltung 132 basierend auf Bitselektionssignalen .

Die Halbleiter-Speichereinrichtung umfaßt ebenfalls eine Dateneingangschaltung 140 zur Lieferung von aus einer (nicht gezeigten) äußeren Prozeßschaltung gelieferten Daten allein an selektierte Speicherzellen in der Datenspeicherzelleneinheit 100, basierend auf Bitselektionssignalen BS₁. Den anderen unselektierten Speicherzellen in der Datenspeicherzelleneinheit 100 werden von der Dateneingangschaltung 140 Ausgänge der Ein-Bit-Fehlerkorrekturschaltung 132 zugeführt. Die Dateneingangschaltung 140 hat Schalt- oder Gatterschaltungen 140 , ansprechend auf die Bitselektionssignale BS₁ zum selektiven Hervorbringen der Daten von der äußeren Prozeßschaltung und der Bitinformation von der Korrekturschaltung 132 an die Bitleitungen, die mit der Datenspeicherzelleneinheit 100 geschaltet sind. Wenn die Bitleitungen für Speicherzellen, in denen neue Daten zu schreiben sind, von den Bitselektionssignalen bestimmt sind, liefert die Dateneingangschaltung 140 äußere Daten an solche selektierten Bitlinien und Daten von der Korrekturschaltung 132 an die anderen Bitleitungen, die nicht selektiert sind. Die HaIbleiter-Speichereinrichtung umfaßt Wortleitungen 150."¹⁵⁰^_n- ^Die Datenbitleitungen 160.^-160,.., 16O₁₂-I60^₂, ... ¹⁶⁰Im^-160^_1n bilden zusammen 1 xm Leitungen. Die horizontalen Paritätskontrollbits werden durch die Datenbitleitungen in Gruppen von k Bits erzeugt, und deshalb sind die Datenbitleitungen in m Gruppen zum Liefern von k Bits unterteilt. Die Gesamtzahl der horizontalen und vertikalen Paritätsbitleitungen ist k+m. Die horizontalen Paritätsbitleitungen sind in Gruppen unterteilt, die jeweils den Datenbitleitungon entsprochen, die

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als 16O₁₁-IoOj₄₁, 16O₁₂-16O_k2, ... 16O_1m~16O_km unterteilt sind, und die vertikalen Paritätsbitleitungen sind in Unterteilungen gruppiert, die jeweils den Datenbitleitungen entsprechen, die als 16O₁₁, 16O₁₂*-° 16O« , 16O₂^? ΙβΟ^··» 16O_2m, ... 160_k1, ¹⁶\2' "*' ¹⁶⁰]αη gruppiert sind.

Horizontale Paritätskontrollbitgeneratoren 170, - -1 7Q^ sind jeweils für die vorgenannten Gruppen horizontaler Paritätskontrollbitleitungen vorgesehen? und es sind vertikale Paritätskontrollbitgeneratoren 170 .-170 _k jeweils für die obigen Gruppen vertikaler Paritätskontrollbitleitungen vorgesehen.

die (kxm) Datenbitleitungen, die mit den Ausgängen der Dateneingangschaltung 140" geschaltet und in jeweils m Gruppen für k Bits zum Bilden horizontaler Paritätsbitinformationen in k Bits geteilt sind, sind mit den horizontalen Paritätskontrollbitgeneratoren 17Q_h1-17O_h , deren Ansahl m beträgt, verbunden. Die (kxm) Datenbitleitungen, die in k Gruppen jeweils für m Bits zum Bilden vertikaler Paritätsbitinformationen in m Bits geteilt sind, sind mit den vertikalen Paritätskontrollbitgeneratoren 170 ..-170 j. deren Anzahl k beträgt, verbunden.

Wie in Fig. 4 gezeigt, umfaßt in dem Fall, daß k (oder m) = 8 ist, jeder der Paritätskontrollbitgeneratoren 170. --170, ~, 17O_v1-17O _k sieben Exklusiv-OR-Gatter 241-247, die in der gleichen Anordnung wie diejenige der Exklusiv-OR-Gatter 201-207 geschaltet sind, die von der gestrichelten Linie in Fig. 3 in jeder Paritätskontrollschaltung umfaßt sind. Den Exklusiv-OR-Gattern 241-244 werden Eingänge j zugeführt, die ebenfalls den Exklusiv-OR-Gattern 201-204 zugeführt werden. Die erste UberschuBspeicherzellenmatrix 120. der Paritätsselleneinheit 120 zum Speichern horizontaler Paritätskontrollbitinformation umfaßt m überschußbitieitungen entsprechend jeweils den m Gruppen Datenbitleitungen zum Erzeugen horizontaler Paritätskontrollbitinformation . Die zweite Überschußspeicherzellenmatrix 120 sum Speichern der vertikalen Paritätsbitkontrollinformation umfaßt k Überschußbitieitungen entsprechend jeweils den k Gruppen Datenbitleitungen zum Bilden der vertikalen Pa-

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ritätskontrollbitinformation. Diese Uberschußbitleitungen sind mit den Wort leitungen 150. ..-15O. durch Uberschußspeicherzellen in den ersten und zweiten Speicherzellenmatrizen 120,, 120 der Paritätszelleneinheit 120 verbunden.

Wenn eine .der Wortleitungen 15O...-15O. betätigt (aktiviert) wird, wird Datenbitinformation von (kxm) Bits aus den Datenspeicherzellen ausgelesen, die mit der aktivierten Wortleitung geschaltet sind, und als m Gruppen Datenbitinformation jeweils in k Bits, entsprechend den Gruppen von (kxm) Datenbitleitungen, an die entsprechenden m horizontalen Paritätskontrolleitungen 130,.J-I 30. geführt. Die (kxm)-Bit Dateninformation, geteilt in je k Gruppen zu je m Bits, wird gruppiert an die vertikalen Paritätskontrollschaltungen 130 ..-130 . abgegeben. Die m-Bit Horizontal-Paritätskontrollbitinformation und die k-Bit Vertikal-Paritätskontrollbitinformation, die gleichzeitig mit dem Lesen der (kxm)-Bit Dateninformation gelesen werden, werden als Kontrollinformation den Paritätskontrollschaltungen 130, ..-130_nm, 130 ..-130 , für die entsprechenden Gruppen zugeführt. Ausgangsignale von den horizontalen Paritätskontrollschaltungen 130,..-13O, und jene von den vertikalen Paritätskontrollschaltungen 130 ..-130 , werden als entsprechende Eingänge an die AND-Gatter 220.. ..-22O_km der Korrekturschaltung 132 abgegeben, um festzustellen, ob horizontal und vertikal kein Fehler (keine Störung) in der von der Datenspeicherzelleneinheit 100 gelesenen Datenbitinformation vorliegt. Die AND-Gatter 22O₁,-22O₁

11 km

betragen nach der Zahl (kxm) und sind in Gruppen geteilt, die jeweils k Gatter umfassen. Jedes der AND-Gatter, gruppiert als 220^-220,W 220.. -22O,₂,... 22O₁ -220^. wird an einem seiner Eingänge mit einem Ausgangssignal von einer der horizontalen Paritätskontrollschaltungen 130,..-13O, und an seinem anderen Eingang mit einem Ausgang von einer der vertikalen Paritätskontrollschaltungen 130 ..-130 , versorgt. Diese Anordnung bestimmt, ob in jedem abgegebenen Stück Datenbitinformation horizontal und vertikal kein Fehler vorliegt. Bei Verwendung des Gerade-Paritätsbit-Kontrollsystem erzeugen die horizon-

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talen Paritätskontrollschaltunqen ¹³O_nI"¹³⁰K_n, ^ein Ausgangssignal "1", wenn bei horizontalem Prüfen ein Fehler festgestellt wird, und die vertikalen Paritätskontrollschaltungen 13O.-13O . erzeugen ein Ausgangssignal "1", wenn nach vertikalem Prüfen ein Fehler festgestellt wird.

Die (kxm) AND-Gatter 220^-220. geben ihre Ausgangssignale an die betreffenden (kxm) Exklueiv-OR-Gatter 230^-230. ab. Die ExHusiv-OR-Gatter 230..--23O. drehen die logischen Werte der von der Datenspeicherzelleinheit 100 zu geführten Datenbitinformation nur um, wenn solche zugeführte Datenbitinformation einen Fehler in beiden Richtungen, nämlich in der Horizontalen und der Vertikalen, enthält. Die Ausgangsignale der Exklusiv-OR-Gatter 230...-230. gehen an die Ausgangsschaltung 134 und gleichzeitig an die Eingangsschaltung 140 als Fehler-korrigierte Datenbitinformation, und zwar mittels Rückkopplungswegen (RUckfUhrleitungen) 180.

Im folgenden wird die Dateninformationsoperation der Schaltungsanordnung, wie sie in Fig. 2 gezeigt ist, beschrieben. Wenn eine gewünschte der Wortleitungen 150. ..-150. aktiviert wird, wird eine (kxm)-Bit Datenbitinformation parallel von einer entsprechenden der Gruppen der Datenspeicherzellen in der Datenspeicherzelleneinheit 100 gelesen, die der selektierten Wortleitung verbunden sind, und zur gleichen Zeit werden parallele m-Bit Horizontal-Paritätskontrollbitinformation und parallele k-Bit Vertikal-Paritätskontrollinformation von den Überschußspeicherzellen in den UberschuBspeicherzellenmatrizen 120., 120_y gelesen, die mit der ausgewählten Wortleitung geschaltet sind. Die so von der Speicherzelleneinheit 100 gelesene (kxm)-Bit Datenbitinformation wird, jeweils ein Bit zur Zeit, den Exklusiv-OR-Gattern 23O₁₁-230. in der Fehlerkorrekturschaltung 132 und ebenfalls gruppiert den horizontalen und vertikalen Paritätskontrollschaltungen ¹³⁰Hi""¹³⁰V_1n,' ¹³° j·"¹³⁰ j- zugeführt. Die horizontalen Paritätskontrollschaltungen ¹³⁰ _ni "¹³⁰H_n. vergleichen die zugeführte Datenbitinformation mit der von der Speicherzellenmatrix 120. ausgelesenen horizontalen Paritäts-

kontrollbitinformation, um festzustellen, ob horizontal ein Fehler (eine Störung) vorhanden ist/ und erzeugen, wenn ein Fehler eingeschlossen ist, Signale "1" als kennzeichnend für solch einen Fehler. In gleicher Weise vergleichen die vertikalen Paritätskontrollschaltungen 130 ..-130 . die zugeführte Datenbitinformation mit der vertikalen, von der Speicherzellenmatrix 120 ausgelesenen Paritätskontrollbitinformation, um zu bestimmen, ob vertikal ein Fehler eingeschlossen ist, und erzeugen, wenn eine Störung stattfindet, ein Signal "1", das solch einen Fehler anzeigt. Die Ausgangsignale von den horizontalen Paritätskontrollschaltungen 1 30... -1 30. und den vertikalen Paritätskontrollschaltungen 130 .-130 , werden der Fehlerkorrekturschaltung 132 zugeführt.

Nunmehr wird ein Fall beschrieben, bei dem die dem Exklusiv-OR-Gatter 23O₁₁ zugeführte Datenbitinformation einen Fehler enthält. Die Ausgangssignale von den horizontalen und vertikalen Paritätskontrollschaltungen 130. ₁ und 130 ₁ sind "1". Der logische Wert nur der dem Exklusiv-OR-Gatter 23O₁₁ zugeführten Datenbitinformation wird umgekehrt, wohingegen die übrige Datenbitinformation so, wie sie ist, der Ausgangsschaltung 134 zugeführt wird. Die Korrekturschaltung 132 erzeugt Fehler-korrigierte Datenbitinformation als Ausgänge. Die Fehler-korrigierte Datenbitinformation wird von der Ausgangschaltung 134 mit einem oder mehreren Bits, die von dem Bit-Auswahlsignal BS₂ ausgewählt sind, als Ausgang abgegeben. Zu gleichen Zeit werden die Ausgangsignale der Fehlerkorrekturschaltung 132 über Rückführleitungen 180 der Eingangschaltung 140 zurückgeführt, von der die Signale wieder in den ursprünglichen Speicherzellenpositionen in der Datenspeicherzelleneinheit 100 gespeichert werden. Nach erneutem Speichern solcher Signale wird horizontale und vertikale Paritätskontrollbitinformation, basierend auf der Fehler-korrigierten Datenbitinformation, in entsprechende zusätzliche Speicherzellen in den ersten und zweiten zusätzlichen

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Speicherzellmatrizen 120., 120 eingeschrieben»

Neue, von der äußeren Quelle zugeführte Datenbitinformation wird wie folgt eingeschrieben? Das Bitselektionssignal BS. wird der Eingangsschaltung 140 zugeführt, um anzuzeigen, in welcher Datenspeicherzelle auf einer gewünschten Wortleitung neue Daten geschrieben werden sollen« Die Wortleitung, mit der die Datenspeicherzelle, in der das neue Datum geschrieben werden soll, verbanden ist, wird zuerst aktiviert, um dadurch sämtliche Datenbitinforraationesi aus den Datenspeicherzell@n auszulösen, die mit jener Worfeleitung verbunden sind, und zwar in einer Art und Weise, die ähnlich dar vorstehenden Oatenleseoperation ist» Darauf wird bewirkt, daß die von der Fehlerkorrekturschaltung 132 zurückgeführte Datenbitinformatlon erneut in anderen Datenspeichersellen als derjenigen, in der die neuen Daten gespeichert werden sollen, gespeichert wird. Gleichzeitig wird die Datenbitinformation von der äußeren Quelle in d©r gewünschten Datenspeicherzelle gespeichert . Zu dieser Zeit wird horizontal© und vertikale Paritätskontrollbitinformation, öle auf der Reuen Datenbitinformation voa der äußeren Quells und der Datenbitinformation, die von der Fehlerkorrekturschaltung 132 zurückgeführt wird, basiert, in den Paritätskontrollbitgeneratoren 170. --17Oj_11n, 170 --170 . gebildet und in den susäteiichen Speicherzellenmatrizen 120. / 120 gespeichert.

Die Halbleiter-Speichereinrichtung solchen Aufbaus hat folgende Vorteile;

(1) Horizontale und vertikale Paritätskontrolle kann zur gleichen Zeit im Speicher durchgeführt werden, indem eine Wortzeile aktiviert wird, d.h. es kann ein ein-dimensionales Paritätsprüfen ausgeführt werden. In der Speichereinrichtung erzeugte Bitfehler sind somit geringer, als dies In Verbindung mit konventionellen Speichereinrichtungen festgestellt wurde, und zwar mit dem Ergebnis, daß die v/irksame Ausbeute an HaIbleiter~Speichereinrichtungen gesteigert werden kann oder daß die

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Halbleiter-Speichereinrichtungen mit wesentlich erhöhter Zuverlässigkeit arbeiten. Nimmt man beispielsweise an, daß die Ausbeute ausgedrückt ist durch die Wahrscheinlichkeit, daß die Anzahl fehlerhafter Bits pro Wortleitung im Verhältnis zu der Häufigkeit des Auftretens vollständiger nicht-fehlerhafter Speichereinrichtungen 1 oder geringer ist, so beträgt die Ausbeute konventioneller Speichereinrichtungen ohne Fehlerkorrekturschaltungen 1%, 5% und 10%, wohingegen entsprechende Ausbeuten bei Speichereinrichtungen nach der vorliegenden Erfindung 25%, 41% bzw. 50% betragen. Daher sind die Ausbeuten (Erträge) bei Halbleiter-Speichereinrichtungen entsprechend der vorliegenden Erfindung wesentlich höher als bekannte Ausbeuten, und sie sind im wesentlichen gleich jenen peripherer Schaltungen für Speichereinrichtungen, die nach der laufenden bzw. derzeitigen Halbleiter-Herstellungstechnologie erzeugt werden können. Die Steigerungstate der Zuverlässigkeit der Halbleiter-Speichereinrichtung wird unter Bezug auf weiche Fehler, die von Alphastrahlen verursacht werden, beschrieben. Die Auftretenshäufigkeit eines weichen Fehlers in einer LSI Speichereinrichtung mit 1 Mb ohne Korrekturschaltung kann durch die Wahrscheinlichkeit bestimmt werden, daß ein Alpha-Strahlenpartikel eine einzelne Speicherzelle trifft. Nach der vorliegenden Erfindung kann die gleiche Rate bestimmt werden durch die Wahrscheinlichkeit, daß ein Alpha-Strahlenpartikel innerhalb einer Fehlerkorrekturperiode auf zwei oder mehr Speicherzellen aufprallt bzw. einwirkt. Beispielsweise beträgt für einen 1 MB RAM die Häufigkeitskrate eines weichen Fehlers bei einer konventionellen Halbleiter-Speichereinrichtung 10

— 9 FIT (FIT=Fehler bzw. Störungen pro Zeiteinheit =10 /Stunde), wohingegen eine entsprechende Fehlerauftrittsrate bei einer Halbleiter-Speichereinrichtung nach der vorliegenden Erfindung 1O~ FIT beträgt, und eine andere bekannte Fehlererscheinungsrate macht 10 FIT, während eine entsprechende Fehlerauftrittsrate nach der vorliegenden Erfindung 10 FIT ist. Die Rate des Auftretens weicher Fehler ist deshalb bei der Halbleiter-Speichereinrichtung nach der Erfindung wesentlich reduziert.

(2) Bei der Anordnung nach der vorliegenden Erfindung liegt der

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der größte Teil zusätzlicher Schaltung, die für das Korrigieren von Bitfehlern erforderlich ist, in der Paritätszelleneinheit, und die Anzahl der In der Paritätskontroll- und Korrekturschaltung erforderlichen Gatter liegt in der Größenordnung von 4000 für ein 1 MB RAM. Das Verhältnis der Paritätszellenein- heit zur Speicherzelleneinheit ist 2 /N, wobei N die Speicherkapazität ist, und wird damit kleiner, je mehr die Speicherkapazität zunimmt. Das Zeitintervall ta, das für Fehlerkorrektur erforderlich ist, bestimmt sich durch

ta = (3 + log₂ fi) χ At,

wobei N die Quadratwurzel der Speicherkapazität {N -Speicherkapazität) und Λ t die Verzögerungsseit pro Gatter ist. Die Fehlerkorrekturzeit für einen 1 Mb KAM mit A t-2 ns ist 16 ns. Da die zusätzliche Fehlerkorrekturschaltung nach der Erfindung im Bereich klein ist, sollte sich die Erhöhung an elektrischem Energieverbrauch aufgrund der zusätzlichen Schaltung bis zu 10 mW oder weniger für einen 1 Mb RAM bewegen. Eine solch geringfügige Erhöhung der verbrauchten elektrischen Energie beeinträchtigt die Speicherleistung nicht wesentlich. Die Halbleiter-Speichereinrichtung nach der vorliegenden Erfindung ist deshalb dadurch vorteilhaft, daß die Speichereinrichtung selbst hinsichtlich der Größe kompakt sein kann, daß sie innerhalb kurzer Zeitdauer Bitfehler korrigieren kann und daß sie keine große Erhöhung an elektrischem Energieverbrauch mit sich bringt-

Die Halbleiter-Speichervorrichtung nach der Erfindung kann zwei oder mehr Bitfehler in einer Gruppe aus den horizontalen m Bitleitungsgruppen oder zwei oder mehr Bitfehler.in einer Gruppe aus den vertikalen k Bitleitungsgruppen nicht korrigieren, Die Halbleitereinrichtung kann jedoch eine Korrekturfunktion für zwei oder mehr Bitfehler aufweisen, indem bewirkt wird, daß Codeinformation, die zwei oder mehr Bitfehler feststellen kann, anstelle von Paritätskontrollbitinformation in den zusätzlichen Speicherzellenmatrizen 120. , 120 gespeichert wird α

Fig. 5.zeigt eine Halbleiter-Speichereinriehtung nach einer an-

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deren Ausfuhrungsform der Erfindung, insbesondere 'eine Halbleiter-Speichereinrichtung der Mehrfach-Wörter χ 1 Bit-Bauart. Identische oder entsprechende Teile in Fig. 5 sind durch identische oder entsprechende Bezugszeichen der Fig. 2A bezeichnet. Eine Datenspeicherzellenmatrix oder -einheit 100 und eine Paritätszelle 120, zusammengesetzt aus ersten und zweiten zusätzlichen Speichermatrizen 120, / 120 , haben den gleichen Aufbau wie die in Fig. 2 gezeigten. Deshalb umfaßt die Datenspeicherzelleneinheit 100 eine in einem wie in Fig. 1B gezeigten Muster ein-dimensional angeordnete (kxm)-Bit Matrix, wobei Speicherzellen mit üblichen Wortleitungen verbunden sind. Es gibt m Gruppen Bitleitungen 160---160,-, 16O-₂-16Oj~/ ··· 16O₁ -

160, , und jede Gruppe besteht aus k Bits. iCiu

Für die m Gruppen von Datenspeicherzellen in der Datenspeicherzelleneinheit 100 sind entsprechende Selektoren 3ΟΟ.-3ΟΟ vor-

1 m

gesehen. Es sei einmal angenommen, daß verschiedene höhere Bits oder verschiedene niedere Bits innerhalb von Bits des externen Adressensignals als ein Adressensignal S- und die übrigen Bits als ein Adressensignal S₂ verwendet werden. Jeder Selektor ist in einer entsprechenden Gruppe Datenspeicherzellen an die Bitleitungen geschaltet und dient dem Selektieren von 1-Bit Datenbitinformationen von k-Bit Datenbitinformation auf das Signal S- hin. Wenn Information in einer Speicherzelle, beispielsweise Information, die in der mit der Bitleitung 160-- und der Wortleitung 150... geschalteten Speicherzelle ausgelesen wird, wird das Adressensignal S- den Selektoren 300-, 30O₂ ... 300 zugeführt, um die höchstwertige Bitleitung 160--, 16O-₂, 160-.... 160- jeder der m Bitgruppen auswählen, von denen jede durch k Bitleitungen gebildet ist. Beispielsweise ist die Bitleitung 160-- dem Ausgang des Selektors 300-, die Bitleitung 160-₂ dem Ausgang des Selektors 30O₂ und die Bitleitung 160- dem Ausgang des Selektors 300 verbunden. Selektierte Information der Speicherzellen, die mit diesen Bitleitungen und der Wortleitung 150.- geschaltet sind, wird an die vertikale Paritätskontrollschaltung 310 ausgegeben. Selektierte Ausgangssignale von den Selektoren werden als Datenbitin-

formation EUr vurtikale Parit.'iLskontrolle einer vertikalen I'dtrlLaittkunLtol ltichal Luiuj JH) /u<jutUlirt. Ui.« vertikale* Paritätskontrollschaltung 310 ist aus einer Mehrzahl Exklusiv-OR-Gatter wie in der oben beschriebenen Ausführungsform der Fig. 2 zusammengesetzt und empfängt neben den Ausgängen von den Selektoren einen entsprechenden Ausgang von einer vertikalen Paritätszellenmatrix 120 über einen vertikalen Paritätskontrollbitgenerator 420, wie er im Detail weiter unten beschrieben wird. Di© vertikale Paritätskontrollschaltung 310 erzeugt einen Ausgang als Resultat der vertikalen Paritätskontrolle.

Ein Selektor 320 dient dazu, gruppierte k-Bit Datenbitinformation von der (kxm)-Bit Datenbitinformation, die von der Datenspeicherzelleneinheit 100 auf ein Adressensignal S- hin zugeführt ist, zu selektieren. Das bedeutet, das das Adressensignal S₀ dem Selektor 320 zugeführt wird, um k Bitleitungen 16O₁₁, 16O₂₁, ... "³⁶⁰I,-! ^zu selektieren, von denen jede die höchstwertige bzw. oberste Bitleitungsgruppe bildet. Selektierte Information der mit diesen Bitleitungen und der Wortleitung 150... geschalteten Speicherzellen wird an die horizontale Paritätskontrollschaltung 340 von dem Selektor 320 ausgegeben. Von einer ausgewählten Gruppe Bitleitungen wird Datenbitinformation als Ausgang von dem Selektor 320 an einen Selektor 330 und eine horizontale,Paritätskontrollschaltung 340 als Datenbitinformation für horizontale Paritätskontrolle abgegeben. Die horizontale Paritätskontrollschaltung 340 setzt sich zusammen aus einer Mehrzahl Exklusiv-OR-Gatter, wie dies auch bei der entsprechenden Schaltung der vorher beschriebenen Ausführungsform der Fall ist. Die horizontale Paritätskontrollschaltung 340 empfängt außerdem einen Ausgang von einer horizontalen Paritätszellenmatrix 120. über einen horizontalen

Paritätskontrollbitgenerator 410 und erzeugt als Ergebnis der horizontalen Paritätskontrolle einen Ausgang. Der Selektor 330 reagiert zum Auswählen von Datenbitinformationen, die von den Bitleitungsgruppen zugeführt ist, auf ein Adressensignal S₁.

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Ausgänge der Paritätskontrollschaltungen 310, 340 und ein Ausgang des Selektors 330 werden einer Ein-Bit Fehlerkorrekturschaltung 350 zugeführt. Die Fehlerkorrekturschaltung 340 umfaßt ein AND-Gatter 352, das den Ausgang der horizontalen Paritätskontrollschaltung 340 und den der vertikalen Paritätskontrollschaltung 310 empfängt, und ein Exklusiv-OR-Gatter 354, das einen Ausgang des AND-Gatters 352 und einen Ausgang des Selektors 330 empfängt. Die Fehlerkorrekturschaltung 350 dient der Umkehrung des Ausgangs des Selektors 330, wenn beide Ausgänge von den Paritätskontrollschaltungen 340,.310 "1" sind, und gibt einen derart umgekehrten Ausgang ab. Der Ausgang der Fehlerkorrekturschaltung 350 wird von der Speichereinrichtung abgegeben.

Der Ausgang der Fehlerkorrekturschaltung 350, d.h. Fehlerkorrigierte Datenbitinformation, wird an den Eingang der Fehlerkorrekturschaltung 350 über einen Rückkopplungsweg 370 zurückgeführt. Die so zurückgeführte Fehler-korrigierte Datenbitinformation wird erneut in gewünschten Speicherzellen oder Speicherpositionen in der Datenspeicherzelleneinheit 100 durch die Selektoren 330, 320 gespeichert.

Wenn es erforderlich ist, neue Eingangsdaten im Verhältnis zu der obigen Wiederspeicher-Operation zu schreiben, werden solche neuen Eingangsdaten über einen Schalter 401 in einer Dateneingangschaltung 400 dem Ausgang des Selektors 330 zugeführt und dann über die Selektoren 330, 320 in gewünschte Speicherzellen in der Datenspeicherzelleneinheit 100 gespeichert. Gleichzeitig mit dem Schreiben der neuen Daten in der Datensneicherzelleneinheit 100 wird die folgende Paritätsdatenerzeugunqsoperation durchgeführt.

Die Eingangsschaltung 400 umfaßt zusätzlich zu dem Schalter 401 ein Exklusiv-OR-Gatter 403. Das Exklusiv-OR-Gatter 403 empfängt neue Eingangsdaten und den Ausgang von der Ein-Bit Fehlerkorrekturschaltung 350, um zu bestimmen, ob die neu geschriebenen Daten von der äußeren Quelle verschieden von den

vorherigen Daten sind. Sofern sie verschieden sind, gibt das Exklusiv-OR-Gatter 403 einen Ausgang ab, und von den neuen Daten abhängige vertikale Paritätskontrollbitinformation wird den horizontalen und vertikalen Paritätskontrollbitgeneratoren 410, 420 zugeführt.

Der horizontale Paritätskontrollbitgenerator 410 umfaßt ein Exklusiv-OR-Gatter 411, ein Gatter oder einen Schalter 413, und einen Selektor 415. Dem Exklusiv-OR-Gatter 411 wird ein Ausgang des Gatters 403 in der Dateneingangschaltung 400 und ein Ausgang von dem Selektor 415 sugeführt. Wenn das Gatter 413 das Steuersignal CS. empfängt, wird ein Ausgang des Gatters 411 über den Selektor 415 in eine entsprechende Speicherzelle in der ersten zusätzlichen Speichermatrix 120. als horizontale Paritätskontrollbitinformation eingespeichert. Das Gatter 411 gibt einen Ausgang "1" nur ab, wenn seine Eingänge voneinander verschieden sind.

Der vertikale Paritätkontrollbitgenerator 420 umfaßt ein Exklusiv-GR-Gatter 421, ein Gatter oder einen Schalter 423, und einen Selektor 425. Dem Exklusiv-OR-Gatter 421 wird ein Ausgang von dem Gatter 403 In der Dateneingangschaltung 400 und ein Ausgang des Selektors 415 zugeführt. Wird dem Gatter 423 das Kontrollsignal CS₁ zugeführt, so wird als vertikale Paritätskontrollbitinformation ein Ausgang des Gatters 421 in eine entsprechende Speicherzelle in der zweiten zusätzlichen Speicherzellenmatrix 120 über den Selektor 425 gespeichert. Das Gatter 421 erzeugt nur dann einen Ausgang "1", wenn seine Eingänge voneinander verschieden sind.

Mit der Anordnung nach der in Fig» 5 gezeigten Ausführungsform können sowohl feste als auch nicht-feste Bitfehler vermieden oder korrigiert werden. Insbesondere umfaßt die in Fig. 5 gezeigte Halbleiter-Speichereinrichtung Selektoren zum Selektieren von Datenbitinformation, die erforderlich ist, um horizontale und vertikale Paritätskontrollbitinformation und eine

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horizontale und vertikale Paritätskontrolle zu erzeugen, so daß der erforderliche Leitungsbereich und periphere Schaltungen kleiner sein können als diejenigen bei der Halbleiter-Speichereinrichtung der Fig. 2. Beispielsweise wird die Zahl der die Paritätskontrolle/Korrektureinheit bildenden Gatter nur ungefähr ein Zweiunddreißigstel (1/32) derjenigen des in Fig. 2 gezeigten Ausführungsbeispiels, d.h. sie beträgt ungefähr 140 Gatter. Wie oben beschrieben, sind die Halbleiter-Speichereinrichtungen nach der vorliegenden Erfindung dadurch vorteilhaft, daß sie sowohl feste als auch nicht-feste Bitfehler vermeiden, d.h. von vornherein ersparen, oder sie korrigieren können.

Es sind bevorzugte Ausführungsformen gezeigt und im Detail beschrieben worden; dabei ist es selbstverständlich, daß vom Fachmann zahlreichen Änderungen und Modifikationen durchgeführt werden können, ohne daß dadurch der Gedanke der Erfindung entsprechend dem Umfang der beigefügten Ansprüche verlassen wird.

Claims

Nippon Telegraph & Telephone Public Corporation,** ·„„· * ' I .·"

1-6, Uchisaiwaicho 1-chome, Chiyoda-ku, Tokyo (Japan) Halbleiter-Speichereinrichtung

3209673

Patentansprüche :

Halbleiter-Speichereinrichtung umfassend mindestens eine Wortleitung,

eine Mehrzahl sich quer zu der Wortleitung erstreckender Bitleitungen,

eine Datenspeichereinheit mit einer Mehrzahl zwischen der Wortleitung und den Bitleitungen zur Informationsspeicherung geschalteter Datenspeicherzellen,

eine Mehrzahl erster zusätzlicher, ersten Bitleitungsgruppen entsprechender und sich quer zur Wortleitung erstreckender Bitleitungen, wobei jede Gruppe k Bitleitungen aufweist (k ist eine ganze Zahl),

eine Mehrzahl erster zusätzlicher Speicherzellen, die zwischen der Wortleitung und den ersten zusätzlichen Bitleitungen zum Speichern einer ersten Prüfinformation im Hinblick auf die ersten Bitleitungsgruppen geschaltet sind,

eine Mehrzahl zweiter zusätzlicher Bitleitungen, die zweiten Gruppen der Bitleitungen entsprechen, wobei jede Gruppe m Bitleitungen umfaßt (m ist eine ganze Zahl), und die sich quer zur Wortleitung erstrecken,

eine Mehrzahl zusätzlicher zweiter, zwischen der Wortleitung und den zweiten zusätzlichen Bitleitungen geschalteter Speicherzellen zum Speichern einer zweiten Prüfinformation im Hinblick auf die zweiten Bitleitungsgruppen,

eine Fehlerermittlungsschaltung zum Vergleichen der von den Datenspeicherzellen zugeführten Information mit dem Inhalt der ersten und zweiten zusätzlichen Speicherzellen zur Feststellung von Fehlern,

eine auf einen Ausgang der Pehlerermittlungsschaltung ansprechende Schaltung zum Korrigieren der von den Datenspeicherzellen sugeführten Information/ und

eine Gruppierung der erstein zusätzlichen Bitleitungen entsprechend den ersten Bitleitungsgruppen und der zweiten zusätzlichen Bitleitungen entsprechend den zweiten Bitleitungsgruppen/ wobei jede dar sweiten Gruppen der zweiten zusätzlichen Bitleltungen aus einer der ersten zusätzlichen Bitleitungen in jeder ersten Gruppe derselben besteht.
2. Speichereinrichtung aaeh Aasprwefa 1, dadurch gekennzeichnet „ daß die ersten zusätzlichen Speicherzellen horizontale Paritätsprüf- bzw. -kontroll-lnformationen für die Datenspeicherzelleneinheit und die zweite zusätzliche Speicherzelle vertikale Paritätsprüf- bzw» -kontroll-Iaformationen für die Datenspeicherzelleneinheit speichern können«,
3. Speichereinrichtung nach Anspruch 1 oder 2/ dadurch gekennzeichnet , daß sie weiterhin horizontale und vertikale Paritätskontroll-Bitgeneratoren umfaßt, die mit den Bitleitungen geschaltet sind, die verschieden zum Speichern horizontaler und vertikaler Paritätsprüfbzw, -kontroll-Informationen in den ersten bzw. zweiten zusätzlichen Speicherzellen-gruppiert sind.
4. Speichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, da® sie eine Dateneingangsschaltung zum selektiven Zuführen von Daten von einer äußeren Quelle und eines Ausgangs von der Korrekturschaltung an jede der Bitleitungen umfaßt.
5. Speichereinrichtung nach einem der Ansprüche 1 bis 4/ dadurch gekennzeichnet , daß die Fehlerermittlungsschaltung eine horizontale Paritätskontrollschaltung zum Vergleichen von Informationen aus den Datenspeicher-

zellen mit horizontaler Paritätsprüf- bzw. -kontroll-Information von den ersten Speicherzellen und eine vertikale Paritätskontrollschaltung zum Vergleichen von Informationen von den DatenspeicherzeIlen mit vertikalen Paritätsprüf- bzw. -kontroll-Informationen von den zweiten zusätzlichen Speicherzellen umfaßt, wobei die Anordnung so getroffen ist, daß die Korrekturschaltung Informationen von den Datenspeicherzellen dann korrigiert, wenn die Ausgänge von den horizontalen und vertikalen Paritätskontrollschaltungen miteinander übereinstimmen.

Speichereinrichtung nach Anspruch 5, dadurch gekennzeichnet , daß die Korrekturschaltung eine Mehrzahl erster Selektoren zum Auswählen von Datenbitleitungen, die die zweiten Gruppen bilden, jeweils von den ersten Gruppen der Datenbitleitungen und zum Schalten der ausgewählten Datenbitleitungen mit der vertikalen Paritätskontrollschaltung; einen zweiten Selektor zum Auswählen einer Gruppe aus der ersten Gruppe Datenbitleitungen; und dritte und vierte Selektoren zum Auswählen erster und zweiter zusätzlicher Bitleitungen entsprechend der ausgewählten Datenbitleitungen aus der Mehrzahl erster und zweiter zusätzlicher Datenbitleitungen für die ersten und zweiten Speicherzellen und zum Schalten der ausgewählten ersten bzw. zweiten zusätzlichen Bitleitungen mit den horizontalen und vertikalen Paritätskontrollschaltungen umfaßt.

Speichereinrichtung nach Anspruch 6, dadurch gekennzeichnet , daß die Korrekturschaltung einen fünften Selektor zum aufeinanderfolgenden Selektieren.(Auswählen) von Ausgängen aus dem zweiten Selektor und zum Schalten der ausgewählten Ausgänge mit der Fehlerkorrekturschaltung umfaßt.