NL8201081A - Halfgeleider geheugenorgaan. - Google Patents

Description

< ί ... 0, -1- 22425/Vk/mb

Korte aanduiding, Halfgeleider geheugenorgaan.

De uitvinding heeft betrekking op een halfgeleider geheugenorgaan. Met name heeft de uitvinding betrekking op een halfgeleider geheu-5 genorgaan voor het opslaan van gegevens die een functie bevatten voor het corrigeren van vergissingen van ten minste een bit.

Enkele bekende halfgeleider geheugenorganen omvatten hulporganen die bitlijnen uitsparen, die dienen om gefixeerde foute bitlijnen die geproduceerd zijn bij de vervaardigingstrappen te vervangen zodat de 10 opbrengst van de geheugenorganen wordt verbeterd. Het vervangen van foute bits door vervangende bits in een dergelijk halfgeleider geheugenorgan wordt uitgevoerd met behulp van een circuit dat exclusief is ontworpen voor de vervangingsbewerking, een laserorgaan of andere hiertoe geschikte organen. Bij de conventionele rangschikking kunnen, omdat de gefixeerde 15 foute bits die zijn bewerkstelligd tijdens de fabricagetrappen, worden verbeterd, helemaal geen niet-gefixeerde bitfouten in reserve worden gehouden, die kunnen worden bewerkstelligd door te werken met alfa-stralen of dergelijke.

Er zijn diverse systemen ontwikkeld voor het corrigeren van 20 bitfouten op LSI-chips die halfgeleider geheugenorganen bevatten, onder toepassing van de volgende technieken: (1) het corrigeren van fouten in hoofdzaak logisch; (2) on-chip codeer/decodeercircuit onder toepassing van een correctiecode voor fouten, en 25 (3) on-chip horizontale en vertikale pariteitscontrolesysternen.

Techniek (1) vereist echter een chip met een oppervlak dat nagenoeg drie keer zo groot is als het oppervlak van een chip zonder hierop een correctieschakeling. De uitvoeringsvorm (2) maakt een additionele correctieschakeling voor fouten nodig die van een relatief grote schaal is 30 en die een grotere hoeveelheid elektrische energie verbruikt. Systeem (3) maakt een groot aantal controlebits nodig vanwege de pariteit voor het controleren, vereist op alle gegeven bits voor het corrigeren van de fout van een bit en vereist zodoende een uitgebreide tijdsduur voor het'corrigeren van fouten en resulteert in een verhoogd elektrisch energieverbruik.

35 Een van de eerste doelstellingen volgens de uitvinding is het verkrijgen van een halfgeleider geheugenorgaan dat hierin een kleiner aantal bitfouten bevat dan conventionele halfgeleider geheugenorganen voor een verbeterde effectieve opbrengst op het tijdstip van fabricage of een 8201081 * * r f -2- 22425/Vk/mb hogere betrouwbaarheid bij de bewerking.

Een andere doelstelling volgens de uitvinding is het verkrijgen van een halfgeleider orgaan met een compacte grootte.

Verder wordt volgens de uitvinding gestreefd naar het ver-5 krijgen van een halfgeleider geheugenorgaan dat geen grotere hoeveelheid elektrische energie verbruikt ondanks de mogelijkheid om het aantal fouten in bits te verminderen.

Ook wordt volgens de uitvinding gestreefd naar het verkrijgen van een halfgeleider geheugenorgaan dat een additioneel kleinschalig 10 circuit omvat dat zelf-corrigerend is voor bit-fouten binnen een korte tijdsduur.

Om deze doelstellingen te bereiken wordt een halfgeleider geheugenorgaan volgens de uitvinding ontwikkeld waarin een een-dimensio-neel horizontaal en vertikaal pariteitscontrolesysteem aanwezig is.

15 Het is algemeen bekend om een horizontaal en vertikaal pari teitscontrolesysteem te gebruiken dat additionele horizontale en verti-kale pariteitsbits of logische getallen "1" of "O” in rijen enkolommen bevat van een aantal informatiegegevenbits op een MxN matrix zodat het totale aantal van 1s (of Os) in elke rij en kolom plus de pariteitbit 20 altijd een even of oneven getal is. Indien een fout optreedt in een van de gegevenbits, kan de positie van een dergelijke foute gegevenbit worden gelokaliseerd door het controleren van alle horizontale en vertikale paci-teitsbit-informatie. Het bekende horizontale en vertikale pariteit-contole-systeem is twee-dimensioneel.

25 Volgens de uitvinding wordt een halfgeleider geheugenorgaan verkregen dat hierdoor wordt gekenmerkt, dat dit bestaat uit ten minste een woordlijn, een aantal bitlijnen die zich uitstrekken over de woord-lijn, een geheugenceleenheid voor gegevens bestaande uit een aantal geheu-gencellen voor gegevens tussen de woordlijn en de bitlijnen voor het op-30 slaan van informatie, een aantal eerste extra bitlijnen overeenkomend met de eerste groepen bitlijnen, waarvan elke groep k bitlijnen heeft (k is een integer) en die zich uitstrekken over de eerste woordlijn, een aantal extra geheugencellen verbonden tussen de woord-35 lijn en de eerste extra bitlijnen voor het opslaan van de eerste controle-informatie ten opzichte van de eerste groep bitlijnen, een aantal tweede extra bitlijnen overeenkomend met de tweede groepen bitlijnen, waarbij elke groep m bitlijnen heeft (m is een integer) 8201081 -3- 22425/Vk/mb ? » r en die zich uitstrekken over de woordlijn, een aantal tweede extra geheugencellen verbonden tussen de woordlijn en de tweede extra bitlijnen voor het opslaan van tweede controle-informatie ten opzichte van de tweede groepen bitlijnen, 5 een bepalingscircuit voor fouten voor het vergelijken van de informatie die wordt toegevoerd uit de gegeven geheugencellen met de inhoud van de eerste en de tweede extra geheugencellen voor het bepalen van fouten, een schakeling gekoppeld aan een uitgang van het bepalings-10 circuit voor fouten voor de correctie van de informatie die wordt toegevoerd uit de geheugencellen voor gegevens en de eerste extra bitlijnen die overeenkomstig zijn gegroepeerd tot eerste groepen bitlijnen, de tweede extra bitlijnen zijn overeenkomstig gegroepeerd tot tweede groepen bitlijnen, waarbij de tweede groepen van de eerste extra bitlijnen zijn 15 samengesteld uit een van de eerste extra bitlijnen in elke eerste groep daarvan.

Deze en andere doelstellingen, uitvoeringsvormen en voordelen volgens de uitvinding zullen nader worden toegelicht aan de hand van de onderstaande beschrijving, waarbij is verwezen naar de bijgevoegde tekening 20 waarbij bepaalde bij voorkeur toegepaste uitvoeringsvormen volgens de uitvinding ter illustratie zijn weergegeven.

Fig. 1A en 1B zijn schematische voorstellingen die het principe weergeven van de horizontale en vertikale pariteit-controle-systemen die toepasbaar zijn op een halfgeleider geheugenorgaan volgens 25 de uitvinding,

Fig. 2 is een blokdiagram dat een toelichting geeft op de fundamentele rangschikking van een halfgeleider geheugenorgaan, opgebouwd volgens de principes zoals weergegeven in de fig. 1A en 1B.

30 fig* 2A is een vergrote weergave van een circuitdiagram van een gegeven-geheugencel in het halfgeleider geheugenorgaan zoals weergegeven in fig. 2, fig. 3 is een pariteit-controlecircuit in het halfgeleider geheugenorgaan zoals weergegeven in fig. 2, 35 fig. 4 is een schematisch diagram van een pariteit-bitgenera- tor in het halfgeleider geheugenorgaan en fig. 5 is een blokdiagram van een halfgeleider geheugenorgaan volgens een andere uitvoeringsvorm van de uitvinding.

8201081

• V

-4- 22425/Vk/mb

Fig. 1A geeft horizontale pariteitsbits a weer en vertikale pariteitsbits b die respectievelijk horizontaal en vertikaal zijn gerangschikt tot 4x4 matrices van 16 gegevensbits. Het pariteit controlesysteem, weergegeven in fig. 1A is een even-pariteit-bit controlesysteem waarbij 5 het aantal van 1-bits in elke horizontale rij en vertikale kolom altijd even is. Vanwege de beknoptheid van de beschrijving zal de verdere beschrijving zijn gebaseerd op een even-pariteit-bit controlesysteem.

Door het overbrengen van de gegevensbits en de pariteit-controlebits a, b, langs de gestippelde lijnen van de pijlen in fig. 1A, 10 kan de twee-dimensionele matrix worden omgezet tot een een-dimensionele matrix zoals weergegeven in fig. 1B. Mogelijke fouten in de bovenste 16 gegevensbits uit het totaal van 24 bits in de een-dimensionele matrix kunnen in positie worden bepaald door het vergelijken van groepen bits verbonden met elkaar door de getrokken lijnen met de lagere 8 pariteits-15 bits. Zodoende kan een gefixeerde of niet-gefixeerde bitfout in een van de bovenste 16 bits worden bepaald en gemakkelijk worden gecorrigeerd.

De hierboven vermelde schakeling is een voorbeeld van het principe volgens de uitvinding gebaseerd op een enkele foute bit die kan worden gecorrigeerd .

20 Fig. 2 geeft een halfgeleider geheugenorgaan weer volgens een uitvoeringsvorm van de uitvinding. Het halfgeleider geheugenorgaan omvat een geheugenceleenheid voor gegevens 100 voor het opslaan van data-bit-informatie bestaande uit een matrix van gegeven-geheugencellen 10011 die elk, zoals weergegeven in fig. 2A, een veldeffekt transistor 25 102 en een condensator 103 bevatten die in serie met elkaar zijn verbon den tussen een bitlijn en de aarde, waarbij de transistor 102 met een poort, is verbonden met een woordlijn. De constructie en het in werking zijn van de gegeven-geheugencellen zijn algemeen bekend voor een deskundig en zullen daarom niet nader worden beschreven. Het halfgeleider geheugenorgaan 30 heeft ook een pariteitsceleenheid 120 voor het opslaan van horizontale en vertikale pariteit-controlebitinformatie. De pariteitsceleenheid 120 is samengesteld uit een eerste overmaat geheugencelmatrix 120^ voor het opslaan van horizontale pariteit-controlebitinformatie en een tweede overmaat geheugencelmatrix 120^ voor het opslaan van vertikale pariteit-35 controlebitinformatie. Elke van de matrices 120^, 120^ hebben een aantal geheugencellen die elk dezelfde constructie hebben als van de gegevens-geheugencellen zoals boven beschreven. Een pariteit-controle en correctie-eenheid 130 bestaat uit horizontale pariteit-controlecircuits 130^- 8201081 t - -5- 22425/Vk/mb S *· ^°hm’ verl:ilcale pariteit-controlecircuits 130^-130^, een een-bit fouten correctiecircuit 132 en een gegevens uitgangscircuit 134.

Eik van de pariteit-controlecircuits 130^-130^, 130^- 130 in de pariteit-controle en correctie-eenheid 130 is bijvoorbeeld vm 5 opgebouwd zoals weergegeven in fig. 3· In dit voorbeeld is k (orm) gedefinieerd als 8 en elk pariteit-controlecircuit is samengesteld uit 8 EXCLUSIEVE-0R poorten 201-208. Elk van de poorten 201-204 is voorzien van twee bits van de 8 gegevensbits weergegeven door j. De poort 205 (gate) wordt voorzien van de uitgangen uit de poorten 201, 202 en de poort 10 206 wordt voorzien van de uitgangen uit de openingen 203>204. De (poorten) openingen 205, 206 produceren uitgangen die worden toegevoerd aan opening 207. Opening 208 wordt voorzien van een uitgang uit opening 207 en een signaal dat een indicatie is van een pariteit-controlebit p. Opening 208 produceert een uitgang die wordt toegevoerd als uitgang uit elke 15 pariteit-controlecircuit. De 8-bit gegevensbit informatie j wordt toegevoerd uit de uitgang van de gegevens geheugenceleenheid 100, hetgeen de gegevensbit lijnen zijn corresponderende met de gekozen geheugencellen. Zodoende ontvangt hèt pariteits-controlecircuit 130hl gegevensbit informatie uit de gegevensbitlijnen 160^, ΐβΟ^, ... 160^, en een pariteit 20 controlebit p uit een bitlijn 120^ in de eerste overmaat geheugenmatrix 120fa. De andere pariteit-controlecircuits ^30^-130^ worden voorzien van gegevensbits en pariteit-controlebits via de corresponderende bitlijnen.

De pariteit-controlecircuits 130^*130^ worden voorzien van gegevensbits uit dezelfde gegevensbitlijnen en met pariteit-controlebits p respectie-25 velijk uit bitlijnen in de tweede overmaat geheugencelmatrix 120 .

Zoals weergegeven in fig. 2 bestaat het een-bit fouten correctiecircuit 132 uit And-openingen 220 -220^, 220^-220^1 220lk-220km, en EXCLUSIEVE-ÏR openingen 230^-230^, 230.^-230^, 230 -230^, De AND-opening 220^ geeft een logische vermenigvuldiging 30 op, of AND-bewerking van een uitgang uit het horizontale pariteits-controlecircuit 130^ en een uitgang uit hetvertikale pariteits-controlecircuit 130vl. Indien het resultaat van een dergelijke logische vermenigvuldiging "0” is, betekent dit dat de inhoud van de gegevens geheugencellen overeenkomen met die van de daarmee samenhangende horizontale en vertikale pari-35 teits- controlebits. Indien hierentegen de logische vermenigvuldiging resulteert in "1" betekent dit dat de inhoud van de gegevens geheugencellen niet overeenkomt met die van de hiermee samenhangende horizontale en vertikale pariteits-controlebits. De AND-opening 220^ geeft de uitgang 8201081 « c -6- 22425/Vk/mb aan de EXCLUSIVE-OR-opening 230^· Wanneer de uitgang van de AND-poort 22C>ii "O” is, maakt de EXCLUSIVE-OR-poort 230^ een uitgang mogelijk uit de gegevens geheugenceleenheid 100 over de gegevensbitlijn 160^ om daar door te gaan als eigen uitgang. Wanneer de uitgang van de AND-poort 220^ 5 gelijk is aan "1", keert de EXCLUSIVE-OR-opening 230 een uitgang om vanaf de gegevens geheugenceleenheid 100 over de gegevensbitlijn 160.^, hetgeen betekent dat deze een een-bitfout corrigeert en deze als zodanig afgeeft als een omgekeerde uitgang aan een volgende stap. De andere AND-poorten 220^-220^ en de hiermee samenhangende EXCLUSIVE-OR-poorten 10 ^^°21-2^°km werken op een zelfde wijze·

Het gegevensuitgangscircuit 134 dient om de achtereenvolgende uitgaande of gecorrigeerde gegevens uit het een-bitfouten corrigerende circuit 132 gebaseerd op bit-selectiesignalen af te geven.

Het halfgeleider geheugenorgaan omvat ook een gegevenstoevoer-15 circuit 140 voor het toevoeren van gegevens die worden afgegeven uit een buiten gelegen procescircuit (niet weergegeven) die slechts worden toegevoerd aan gekozen geheugencellen in de gegeven geheugenceleenheid 100, gebaéeerd op bit-selectiesignalen BS . De andere niet gekozen geheugencellen in de gegevens-geheugenceleenheid 100 die worden toegevoerd door 20 het gegevenstoevoercircuit 140 met uitgangen uit het een-bit fouten correctiecircuit 132. Het gegevenstoevoercircuit 140 heeft schakel- of poortcircuits 140^ in overeenstemming met de bit-selectiesignalen BS^ voor het selectief toevoeren van de gegevens uit het buiten gelegen procescircuit en de bitinformatie uit het correctiecircuit 132 aan de 25 bitlijnen verbonden met de gegevens geheugenceleenheid 100. Wanneer de bitlijnen voor de geheugencellen waarin nieuwe gegevens moeten worden geschreven, worden aangeduid door de bit-selectiesignalen geeft het gegevenstoevoercircuit 140 uitwendige gegevens aan de zo gekozen bitlijnen en gegevens uit het correctiecircuit 132 aan de andere bitlijnen die niet 30 zijn gekozen. Het halfgeleider geheugenorgaan omvat woordlijnen 150^-150in· De gegevensbitlijnen 160^-160^^, ^Ο^-ΙβΟ^ 1^°lm~1^°km geven samen lxm-lijnen. De horizontale pariteits controlebits worden ontwikkeld over de gegevensbitlijnen in groepen van k-bits en zodoende worden de gegevensbitlijnen verdeeld in m-groepen elk voor het toevoeren 35 van k-bits. Het totale aantal van de horizontale en vertikale pariteit-bitlijnen is k+m. De horizontale pariteitbitlijnen zijn verdeeld in groepen respectievelijk overeenkomend met de databitlijnen gegroepeerd als 160,,-160, ,, 160,„-160, ... 160, -160. , en de vertikale pariteit- 11 kl 12 k2 lm km 8201081 -7- 22425/Vk/mb bitlijnen zijn gegroepeerd in divisies respectievelijk overeenkomend met de databitlijnen gegroepeerd als 160^^, 160^^ ··· ^°21’ 1^°22

16V ··· l60kl’ l60k2· -· 16<W

Horizontale pariteit controlebitgeneratoren 170hl-170hm zijn 5 respectievelijk aangebracht om de voorafgaande groepen van horizontale pariteit controlebitlijnen en vertikale pariteit controlebitgeneratoren 170^-17C>vk zijn respectievelijk aangebracht voor de bovenvermelde groepen van vertikale pariteit controlebitlijnen.

De (kxm) data bitlijnen,die zijn verbonden met de uitgangen 10 van het data inputcircuit 140 en zijn verdeeld in m-groepen elk voor k-bits voor het vormen van horizontale pariteitbitinformatie in k-bits, zijn gekoppeld aan de horizontale pariteit-controlebitgeneratoren 170...-170, , die m in getal zijn. De (kxm) gegevensbitlijnen die zijn ni nm verdeeld in k-groepen, elk voor m-bits voor het vormen van de vertikale 15 pariteit bitinformatie in m-bits zijn gekoppeld aan de vertikale pariteit-controlebitgeneratoren 170“17°vic die k in getal zijn.

Zoals weergegeven in fig. 4 zal in geval dat k (of m) gelijk is aan 8 elk van de pariteit controlebitgeneratoren 170^-170^, 170^-170 zeven EXCLUSIVE-OR-poorten 241-247 omvatten die in een zelfde 20 rangschikking zijn verbonden als die van de EXCLUSIVE-OR-poorten 201-207 zoals omgeven door de gestippelde lijnen in elk pariteit controlecircuit zoals weergegeven in fig. 3. De EXCLUSIVE-OR-poorten 241-244 worden voorzien van de toevoeren j die ook worden toegevoerd aan EXCLUSIVE-OR-poorten 201-204. De eerste overmaat geheugencelmatrix 120^ in de pariteitcel-25 eenheid 120 voör het opslaan van de horizontale pariteit controlebit-informatie omvat m overmaat bitlijnen die respectievelijk Overeenkomt met ra-groepen van de gegevensbitlijnen voor het bewerkstelligen van de horizontale pariteit controlebitinformatie. De tweede overmaat geheugencelmatrix 120^ voor het opslaan van de vertikale pariteitbitcontroleinfor-30 matie omvat k overmaat bitlijnen respectievelijk overeenkomend met de k-groepen van de gegevensbitlijnen voor het vormen van de vertikale pariteit controlebitinformatie. Deze overmaat bitlijnen zijn gekoppeld aan de woordlijnen 150·^-150^η door de overmaat geheugencellen in de eerste en tweede geheugencelmatrices 120. , 120 van de pariteitceleenheid 120.

h v 35 Wanneer een van de woordlijnen ^0^-150^ wordt bekrachtigd wordt gegevensbitinformatie van (kxm) bits uitgelezen uit de gegevens-geheugencellen die zijn verbonden met de geactiveerde woordlijn en geleid als m-groepen van de gegevensbitinformatie elk in k-bits,overeenkomend met 8201081 -8- 22425/Vk/mb de groepen van (kxm) gegevensbitlijnen, respectievelijk de m-horizontale pariteit-controlecircuits 130^ -130^. De (kxm) bitgegevensinformatie zoals verdeeld in k-groepen elk in m-bits wordt gegroepeerd toegevoerd aan de vertikale pariteit-controlecircuits 130 ^-130 De m-bit'horizontale 5 pariteitrcontrolebitinfonnatie en de k-bit vertikale pariteit-controlebit- inforraatie die gelijktijdig worden uitgelezen met het lezen van de (kxm)-bitgegevensinformatie worden toegevoerd als controle-informatie aan de pariteit-controlecircuits 130^-130^, 130^-130^ V00r oorres_ ponderende groepen. Uitgangssignalen uit de horizontale pariteit-controle- 10 circuits 130^-130^ en die uit de vertikale pariteit-controlecircuits 130 ^-130 ^ worden toegevoerd als ingang respectievelijk aan de AND-poorten 220,,-220. van het correotiecircuit 132 om te bepalen of er een fout 11 km horizontaal en vertikaal is in de gegevensbitinformatie uitgelezen uit de gegevens geheugenceleenheid 100. De AND-poorten 220^-220^ zijn (kxm) in 15 getal en verdeeld in groepen die elk k-poorten bevatten. Elk van de AND-poorten, gegroepeerd als 220^-220^, 220^-220^1 ... 220^-220^ worden toegevoerd op een van deze ingangen met een uitgangssignaal van een van de horizontale pariteit-controlecircuits 130^-130^ en wordt ook toegevoerd bij de andere invoer met een uitgang uit een van de vertikale pari-20 teit-controlecircuits 130 ^-130^. Deze rangschikking bepaalt of er geen fout is in elk van de toegevoerde stukken van de gegevensbitinformatie horizontaal en vertikaal. Met het toegepaste éven-pariteits-bit controlesysteem zal de horizontale pariteit-controlecircuits 130^-130^ een uitgangssignaal van " 1" te produceren waar een fout wordt bepaald na hori-25 zontale controle en de vertikale pariteit-controlecircuits 130 ^-130 ^ zal een uitgangssignaal ”1" ontwikkelen waar een fout wordt bepaald na vertikale controle.

De (kxm) AND-poorten 220 -220fcm geven hun uitgangssignalen aan de respectieve (k x m) EXCLUSIVE-OR-poorten 230,.-230. . De li km 1 2 3 4 5 6 8201081 EXCLUSIVE-OR-poorten 230,,-230. zullen de logische waarden van de gegevens- 2 11 km 3 bitinforraatie toegevoerd vanaf de gegevens geheugenceleenheid 100 slechts omkeren wanneer deze gegevensbitinformatie die wordt toegevoerd een fout 4 bevat in zowel de horizontale als vertikale richtingen. De uitgangssignalen van de EXCLUSIVE-OR-poorten 230,,-230, gaan naar het uitgangseir- 5 H km 6 cuit 134 en gelijktijdig naar het ingangscircuit 140 als fouten-gecorri-geerde gegevensbitinformatie via de terugvoerleidingen 180.

De gegevensinformatiebewerking van de circuitrangschikking zoals weergegeven in fig. 2 zal nader worden beschreven. Wanneer een van r· -9- 22425/Vk/mb de gewenste éénwoordlijnen 150^-150^ wordt geactiveerd wordt (kxm)-bit gegevensbitinformatie gelezen parallel uit een corresponderende een van de groepen van de gegevens geheugencellen in de gegevens geheugencel-eenheid 100, die zijn verbonden met de gekozen woordlijn en gelijktijdig 5 worden parallelle m-bit horizontale pariteit-controlebitinformatie en parallelle k-bit vertikale pariteit-controlebitinformatie gelezen uit de overmaat geheugencellen in de overmaat geheugencelmatrices 120^, 120^, die zijn verbonden met de gekozen woordlijn. De (kxm)-bit gegevensbitinformatie, die aldus is uitgelezen uit de geheugenceleenheid 100 wordt 10 toegevoerd met een bit op een tijdstip aan de EXCLUSIVE-OR-poorten 230 -· 230, in het foutencorrectiecircuit 132 en wordt ook toegevoerd als km groep aan de horizontale en vertikale pariteit-controlecircuits 130^-130hffl, 130^-130^. De horizontale pariteit-controlecircuits 130^-130^ vergelijken de toegevoerde gegevensbitinformatie met de horizontale 15 pariteit-controlebitinformatie uitgelezen van de geheugencelmatrix 120^ om te bepalen of er een horizontale fout is en om signalen "1" te produceren die een indicatie zijn voor een dergelijke fout wanneer er een fout is gemaakt. Op dezelfde wijze vergelijken de vertikale pariteit-controlecircuits 130 ^-130^ de toegevoerde gegevensbitinformatie met de vertikale 20 pariteit-controlebitinformatie die wordt uitgelezen uit de geheugencelmatrix 120^ ter bepaling of er vertikaal een fout bestaat en signalen te ontwikkelen van "1", die een indicatie zijn van een dergelijke fout wanneer de fout plaatsheeft. De uitgangssignalen van de horizontale .

pariteit-controlecircuits 130, _ — 130. en de vertikale pariteit-controle- hl hm 25 circuits 130 ^-130 ^ worden toegevoerd aan het fouten-correctiecircuit 132.

Een plaats waar de gegevensbitinformatie, toegevoerd aan de EXCLUSIVE-0R-poort 230 een fout bevat zal nader worden beschreven. De uitgangssignalen van het horizontale pariteit-controlecircuit 130^ en 30 het vertikale pariteit-controlecircuit 130 zijn "1". De logische waarde van alleen de gegevensbitinformatie toegevoerd aan de 'EXCLUSIVE-OR-poort 230^ wordt omgekeerd, terwijl de andere gegevensbitinformatie wordt toegevoerd als zodanig aan het uitgangscircuit 134. Het correctie-circuit 132 produceert als uitgang fouten gecorrigeerde gegevensbit-35 informatie. De fouten gecorrigeerde gegevensbitinformatie wordt toegevoerd als uitgang door het uitgangscircuit 134 met desgewenst één of meer bits gekozen door het bit-selectiesignaal BS2· Op hetzelfde tijdstip worden de uitgangssignalen van het fouten correctiecircuit 132 terugge- 8201081 -10- 22425/Vk/mb voerd via terugvoerleidingen 180 naar het ingangscircuit 140 van waaruit de signalen opnieuw worden opgeslagen in de oorspronkelijke gegevenscel-posities in de gegevens geheugenceleenheid 100. Na opnieuw opslaan van dergelijke signalen wordt de horizontale en vertikale pariteit-controle-5 bitinformatie gebaseerd op de fouten gecorrigeerde gegevensbitinformatie uitgeschreven in corresponderende extra geheugencellen in de eerste en tweede extra geheugencelmatrices 120^, 120v.

Nieuwe gegevensbitinformatie,toegevoerd vanuit de buitenbron, zal als volgt worden ingeschreven. Het bit-selectiesignaal BS^ wordt 10 toegevoerd aan het ingangscircuit 140 om aan te geven waar, in de gegevens geheugencel op een gewenste woordlijn nieuwe gegevens moeten worden geschreven. De woordlijn waarmee is verbonden de gegevens geheugencel waarin de nieuwe gegevens moeten worden geschreven wordt eerst bekrachtigd, om daarbij alle gegevensbitinformatie uit te lezen uit de gegevens geheugen-15 cellen die zijn gekoppeld aan deze woordlijn op een wijze in overeenstemming met die van de voorafgaande uitleesbewerking van gegevens. Vervolgens wordt de gegevensbitinformatie teruggevoerd uit het fouten correc-tiecircuit 132 en deze wordt opnieuw opgeslagen in de andere gegevens-geheugencellen dan de gegevens geheugencel waarin de nieuwe gegevens 20 moeten worden opgeslagen. Gelijktijdig wordt de gegevensbitinformatie uit de buitenbron opgeslagen in de gewenste gegevens geheugencel. Op dit tijdstip wordt de horizontale en vertikale pariteit-controlebitinformatie gebaseerd op de nieuwe gegevensbitinformatie uit de buitenbron en de gegevensbitinformatie die wordt teruggevoerd uit het fouten correctie-25 circuit 132 gevormd in de pariteit-controlebitgeneratoren 170^-170^, 170^-170^ en opgeslagen in de extra geheugencelmatrices 120^, 120^.

De halfgeleider geheugeninrichting, aldus geconstrueerd, heeft de volgende voordelen.

1) Horizontale en vertikale pariteit-controle kan gelijktijdig 30 worden uitgevoerd binnen het geheugen·.door het activeren van een woordlijn, dit is een een-dimensionele pariteit-controle die kan worden uitgevoerd. Bitfouten, geproduceerd in het geheugenorgaan zijn zodoende minder vaak voorkomend dan bewerkstelligd met de conventionele geheugenorganen, met als resultaat dat de effectieve opbrengst aan halfgeleider geheugenorganen 35 kan worden verhoogd of de halfgeleider geheugenorganen zullen met een verbeterde betrouwbaarheid kunnen werken. Wanneer bijvoorbeeld wordt aangenomen dat deopbrengst wordt uitgedrukt door de waarschijnlijkheid dat het aantal foute bits per woordlijn ten opzichte van de mate van het optreden 8201081 * -11- 22425/Vk/mb van volledige niet-foute geheugenorganen is 1 of minder, dan zal de opbrengst van conventionele geheugenorganen zonder fouten correctiecircuits gelijk zijn aan 155, 5? en 1055, terwijl corresponderende opbrengsten van geheugenorganen volgens de uitvinding respectievelijk zijn 25%, 41? en 5 50?. Daarom zijn de opbrengsten aan halfgeleider geheugenorganen-rolgens de uitvinding aanzienlijk hoger dan de bekende opbrengsten en nagenoeg ' gelijk aan die van de omtrekscircuits voor geheugenorganen, die kunnen worden vervaardigd met behulp van de stroom halfgeleider fabricage technologie. De mate van verhoging van de betrouwbaarheid van het half-10 geleider geheugenorgaan zal nader worden beschreven met betrekking tot de "soft” fouten veroorzaakt door alfa-stralen. De mate van optreden van dergelijke soft-fouten in een LSI geheugenorgaan met 1 Mb zonder correctie-circuit voor fouten kan worden bepaald door de waarschijnlijkheid dat een alfa-straaldeeltje botst met een enkelvoudige geheugencel. Volgens de 15 onderhavige uitvinding kan dezelfde mate worden bepaald door de mogelijkheid dat een alfa-straaldeeltje botst op twee of meer geheugencellen met een fouten-correctieperiode. Voor een 1 Mb RAM als voorbeeld is de mate van optreden van een soft-fout in een conventioneel halfgeleider geheu-genorgaan 10 FIT (FIT = 10 /uur) terwijl een hiermee overeenkomende 20 mate van optreden van fouten in een halfgeleider geheugenorgaan volgens _5 de uitvinding gelijk is aan 10 FIT, waarbij een andere eerder optredende g mate voor fouten gelijk is aan 10 FIT, terwijl een corresponderende _2 mate van optreden van fouten volgens de uitvinding gelijk is aan 10 . FIT. De mate van optreden van soft-fouten in het halfgeleider geheugenorgaan 25 volgens de uitvinding is daarom aanzienlijk verminderd.

2) Met de opstelling volgens de uitvinding is het grootste gedeelte van een additioneel circuit vereist voor het corrigeren van bit-fouten gelegen in de pariteitceleenheid en het aantal poorten vereist in de pariteit-controle en correctie-eenheid is in de grootte van 4000 voor 30 1 Mb RAM. De verhouding van de pariteitceleenheid tot de geheugencel- eenheid is 2 ΉΓ, waarbij n de geheugencapaciteit is en deze wordt daarom kleiner als de geheugencapaciteit groter wordt. Het tijdsinterval ta, vereist voor een fouten-correctie wordt gegeven door: ta a (3 + log^ /?) x4t 35 waarbij N de vierkantswortel is van de geheugencapaciteit (N = geheugencapaciteit) en Δ t is de vertragingstijd per poort.

De fouten-correctietijd voor 1 Mb RAM voor Δ t = 2 ns is 16 ns, 8201081 -12- 221t25/Vk/mb r waarbij het toegevoegde fouten-correctiecircuit klein van schaal is volgens de onderhavige uitvinding, waarbij de verhoging aan verbruik voor elektrische energie door het toegevoegde circuit ..wordt geschat op een hoeveelheid van 10 mW of minder voor . 1 Mb RAM. Een dergelijke kleine verhoging voor de 5 verbruikte elektrische energie is niet wezenlijk als een nadeel te beschouwen bij het uitvoeren van deze geheugenbewerking. Het halfgeleider geheugenorgaan volgens de uitvinding heeft daarom voordelen omdat het ge-heugenorgaan zelf compact in grootte kan zijn, de mogelijkheid heeft om bitfouten te corrigeren binnen een korte tijdsduur en geen grote verhoging 10 vereist voor het elektrische energieverbruik.

Het halfgeleider geheugenorgaan volgens de bovenvermelde uitvoeringsvorm is niet in staat om twee of meer bitfouten te corrigeren in een groep van de horizontale m-bitlijngroepen of twee of meer bitfouten in een groep van de vertikale k-bitlijngroepen. Het halfgeleider geheugen- 15 orgaan kan echter een functie hebben voor het corrigeren van twee of meer bitfouten door een code-informatie te bewerkstelligen die in staat is om twee of meer bitfouten te bepalen in plaats van een pariteit-controlebit- informtatie, die wordt opgeslagen in de extra geheugencellenmatrices 120 , 120' . h’ v 20 Fig. 5 geeft een halfgeleider geheugenorgaan volgens een andere uitvoeringsvorm van de uitvinding weer, met name een halfgeleider geheugenorgaan voor een aantal woorden x 1 bit type. Gelijke of corresponderende delen in fig. 5 worden aangegeven door gelijke of corresponderende getallen en aanduidingen zoals vermeld voor fig. 2. Een gegevens geheugencelmatrix 25 of eenheid 100 en een pariteitcel 120 samengesteld uit eerste en tweede extra geheugenmatrices 120^, 120^ zijn van dezelfde constructie als die beschreven in fig. 2. Daarom bevat een gegevens geheugenceleenheid 100 een (kxm)-bitmatrix gerangschikt op één-dimensionele wijze in een patroon zoals weergegeven in fig. 1B met geheugencellen die zijn verbonden met ge-30 wone woordiijnen. Er zijn m-groepen van bitlijnen 16011-I60k;1, ^0^-160^ ... 160, — 160, en elke groep bestaat uit k-bits.

lm km

Selectoren 300, -300 zijn aanwezig voor respectievelijk de 1 m m-groepen van gegevens geheugencellen in de gegevens geheugenceleenheid 100. Aangenomen dat er enkele bovenbits zijn of enkele lagere bits binnen de 35 bits van een extern adressignaal die worden gebruikt als een adressignaal en de resterende bits als adressignaal S£. Elke selector wordt verbonden met de bitleidingen in een corresponderende groep van gegevens geheugencellen en dient om de een-bit gegevensbitinformatie te selecteren 8201081 . t' -13- 22425/Vk/mb uit k-bit gegevensbitinformatie als antwoord op het signaal . Wanneer informatie in een geheugencel, bijvoorbeeld informatie die wordt opgeslagen in de geheugencel, verbonden met de bitlijn 160^ en de woordlijn 15On wor<^ uitgelezen wordt het adressignaal toegevoerd aan de selec-5 toren 300^, 3002 ... 300^ om de bovenste bitlijn 160, 160^2> 160.^ ··· 160^ te kiezen van elk van de bitgroepen, waarvan elk is samengesteld uit k-bitlijnen. Als voorbeeld wordt de bitlijn 160.^ verbonden met de uitgang van de selector 300^, de bitlijn 16012 verbonden met de uitgang van de selector 3002en de bitlijn 160^ verbonden met de uitgang van de selector 10 30 . Gekozen informatie van de geheugencellen, verbonden met deze bit- lijnen en de woordlijn 150^ wordt afgevoerd naar het vertikale pariteits-controlecircuit 310. Gekozen uitgangssignalen uit de selectoren worden als gegevensbitinformatie toegevoerd voor de vertikale pariteits-controle aan een vertikaal pariteits-controlecircuit 310. Het vertikale pariteits-15 controlecircuit 310 is samengesteld uit een aantal EXCLUSIVE-OR-poorten zoals bovenvermeld bij de uitvoeringsvorm van fig. 2 en is ontvangend voor, naast de uitgangen van de selectoren, een corresponderende uitgang van een vertikale pariteitscelmatrix 120^ via een vertikale pariteits-controle-bitgenerator 420, die later nader zal worden beschreven. Het vertikale 20 pariteits-controlecircuit 310 geeft een uitgang als resultaat van een vertikale pariteits-controle.

Een selector 320 dient om de gegroepeerde k-bit gegevenbit-informatie te selecteren uit de (kxm)-bit gegevensbitinformatie toegevoerd vanuit de gegevens geheugenceleenheid 100 als antwoord op een adressig-25 naai Sg. Hierbij wordt het adressignaal S2 toegevoerd aan de selector 320 om k-bitlijnen 160^, 16021, ... 160^ te selecteren waarvan elk de bovenste bitlijngroep omvat. De gekozen informatie van de geheugencellen verbonden met deze bitlijnen en de woordlijn 150^ wordt afgevoerd naar het horizontale pariteits-controlecircuit 3^0. vanaf de selector 320.

30 Gegevensbitinformatie uit een geselecteerde groep van bit-lijnen wordt toegevoerd als uitgang vanuit de selector 320 naar een selector 330 en aan een horizontaal pariteits-controlecircuit 340 als gegevensbitinformatie voor de controle van de horizontale pariteit. Het horizontale pariteits-controlecircuit 340 is samengesteld uit een aantal EXCLUSIVE-35 OR-poorten zoals bij het corresponderende circuit van de voorafgaande uitvoeringsvorm. Het horizontale pariteits-controlecircuit 340 ontvangt ook een uitgang van een horizontale pariteitscelmatrix 120^ via een horizontale pariteits-controlebitgenerator 410 en produceert een uitgang 8201081 -14- 22425/Vk/mb als resultaat van een horizontale pariteitscontrcle. De selector 330 werkt in afhankelijkheid van een adressignaal voor de gekozen gegevens-bitinforraatie toegevoerd uit de groep van bitleidingen.

Uitgangen van de pariteit-controlecircuits 310, 340 en een 5 uitgang van de selector 330 worden toegevoerd aan een één-bit fouten correctiecircuit 350. Het fouten correctiecircuit 340 omvat een AND-poort 352 die de uitgang ontvangt van het horizontale pariteits-controle-circuit 340 en de uitgang van het vertikale pariteits-controlecircuit 310 en een EXCLUSIVE-OR-poort 354 dat een uitgang ontvangt van de AND-poort 10 352 en een uitgang van de selector 330. Het fouten correctiecircuit 350 dient om de uitgang van de selector 330 om te keren wanneer beide uitgangen van het pariteits-controlecircuit 340, 310 gelijk zijn aan "1", en een dergelijke omgekeerde uitgang geeft. De uitgang van het fouten correctiecircuit 350 wordt afgevoerd uit het geheugenorgaan.

15 De uitgang van het fouten correctiecircuit 350, hetgeen de fouten gecorrigeerde gegevensbitinformatie is, wordt teruggevoerd naar de ingang van het fouten correctiecircuit 350 via een terugvoerleiding 370. De fouten gecorrigeerde gegevensbitinformatie die aldus wordt teruggevoerd wordt opnieuw opgeslagen in de gewenste geheugencellen of opslag-20 posities in de gegevens geheugenceleenheid 100 via de selectoren 330 en 320.

Wanneer het noodzakelijk is om nieuwe invoergegevens te schrijven in saraenhang met de bovenvermelde bewerking voor het opnieuw opslaan worden dergelijke nieuwe toegevoerde gegevens toegevoerd via een 25 schakelaar 401 in een gegevens toevoercircuit 400 aan de uitgang van de selector 330 en vervolgens opgeslagen via de selectoren 330, 320 in gewenste geheugencellen in de gegevens geheugenceleenheid 100. Gelijktijdig met het schrijven van de nieuwe gegevens in de gegevens geheugenceleenheid 100 wordt de volgende bewerking voor het ontwikkelen van pariteitsgegevens 30 uitgevoerd.

Het toevoercircuit 400 omvat een EXCLUSIVE-OR-poort 403 naast de schakelaar 401. De EXCLUSIVE-OR-poort 403 ontvangt nieuwe toevoer-gegevens en de uitgang van het een-bit fouten correctiecircuit 350 om te bepalen of de nieuw geschreven gegevens van de buiten gelegen bron ver-35 schillend zijn van de eerdere gegevens. Indien deze verschillend zijn dan geeft de EXCLUSIVE-OR-poort 403 een uitgang en de horizontale en vertikale pariteits-controlebitinformatie in samenhang met de nieuwe gegevens wordt toegevoerd aan de horizontale en vertikale pariteits-controlebitgenerato- 8201081 - 9 f -15- 22425/Vk/mb ren 410, 420.

De horizontale pariteits-controlebitgenerator 410 omvat een EXCLUSIVE-OR-poort 411, een poort of klep 413 en een selector 415. De EXCLUSIVE-Or-poort 411 wordt voorzien van een uitgang van de poort 403 5 in het gegevens input-circuit 400 en een uitgang van de selector 415. Wanneer de vpoort 413 het controlesignaal CS1 ontvangt wordt de uitgang van poort 411 opgeslagen via de selector 415 in een corresponderende geheugenoel in de eerste extra geheugenmatrix 120^ als horizontale ’ pariteits-controlebitinformatie. De poort 411 geeft een uitgang "1"' 10 slechts in die gevallen wanneer de invoer hieraan verschillend is van elkaar.

De vertikale pariteit-controlebitgenerator 420 omvat een EXCLUSIVE-OR-poort 421, een poort, klep of schakelaar 423, en een selector 425. De EXCLUSIVE-OR-poort 421 wordt voorzien van een uitgang 15 van poort 403 in het gegevenstoevoercircuit 400 en een uitgang van de selector 415. Wanneer het controlesignaal CS^ wordt toegevoerd aan poort 423 wordt de uitgang van poort 41 opgeslagen als vertikale pariteits-controlebitinformatie in een corresponderende geheugencel in de tweede extra geheugencelmatrix 120^. via de selector 425. De poort 421 produceert 20 een uitgang M1n alleen in die gevallen wanneer de toevoeren hieraan verschillend zijn van elkaar.

Met de rangschikking volgens de uitvinding zoals weergegeven in fig. 5 kunnen zowel de gefixeerde als niet gefixeerde bitfouten worden voorkomen of gecorrigeerd. Met name het halfgeleider geheugenorgaan zoals 25 weergegeven in fig. 5 omvat selectoren voor het kiezen van gegevensbit-informatie die noodzakelijk is voor het ontwikkelen van horizontale en vertikale pariteits-controlebitinformatie en voor horizontale en vertikale pariteits-controle, zodat het bedradingsoppervlak en de omtrekcircuits die nodig zijn,kleiner kunnen zijn dan in het halfgeleider geheugenorgaan 30 zoals weergegeven in fig. 2. Zo kunnen bijvoorbeeld het aantal poorten die deel uitmaken van de pariteit-controle/correctie-eenheid ongeveer 1/32 worden van de uitvoeringsvorm zoals weergegeven in fig. 2, hetgeen overeenkomt met ongeveer 140 poorten. Zoals boven beschreven hebben de halfgeleider geheugenorganen volgens de uitvinding voordelen zodat daar-35 bij fouten kunnen worden voorkomen of gecorrigeerd, hetgeen zowel gefixeerde als niet-gefixeerde bit-fouten kunnen zijn.

Hoewel de uitvinding hierboven nader is toegelicht aan de hand van de beschrijving van enkele bij voorkeur toegepaste uitvoeringsvormen, 8201081 5 -16- 22425/Vk/mb zal het duidelijk zijn dat veranderingen en modificaties mogelijk zijn binnen het kader van de uitvinding, welke veranderingen dan moeten worden begrepen als zijnde binnen het kader van de uitvinding.

. - -CONCLUSIES- 8201081

Claims (7)

1. Halfgeleider geheugenorgaan, met het kenmerk, dat het orgaan bestaat uit ten minste een woordlijn, 5 een aantal bitlijnen die zich uitstrekken over de woordlijn, een geheugenceleenheid voor gegevens begtaande uit een aantal geheugencellen voor gegevens tussen de woordlijn en de bitlijnen voor het opslaan van informatie, een aantal eerste extra bitlijnen overeenkomend met de eerste 10 groepen bitlijnen, waarvan elke groep k bitlijnen heeft (k is een integer) en die zich uitstrekken over de eerste woordlijn, een aantal eerste extra geheugencellen verbonden tussen de woordlijn en de eerste extra bitlijnen voor het opslaan van de eerste controle-inforraatie ten opzichte van de eerste groep bitlijnen, 15 een aantal tweede extra bitlijnen, overeenkomend met de tweede groepen bitlijnen, waarbij elke groep m bitlijnen heeft (m is een integer) en die zich uitstrekken over de woordlijn, een aantal tweede extra geheugencellen verbonden tussen de woordlijn en de tweede extra bitlijnen voor het opslaan van tweede 20 controle-informatie ten opzichte van de tweede groepen bitlijnen, een bepalingscircuit voor fouten voor het vergelijken van de informatie die wordt toegevoerd uit de gegeven geheugencellen met de inhoud van de eerste en de tweede extra geheugencellen voor het bepalen van fouten, 25 een schakeling gekoppeld aan een uitgang van het bepalings circuit voor fouten voor de correctie van de informatie die wordt toegevoerd uit de geheugencellen voor gegevens en de eerste extra bitlijnen die overeenkomstig zijn gegroepeerd tot eerste groepen bitlijnen, de tweede extra bitlijnen zijn overeenkomstig gegroepeerd tot tweede groepen 30 bitlijnen, waarbij de tweede groepen van de tweede extra bitlijnen zijn samengesteld uit een van de eerste extra bitlijnen in elke eerste groep daarvan.

2. Halfgeleider geheugenorgaan volgens conclusie 1, met het kenmerk, dat de eerste extra geheugencellen in staat zijn tot het opslaan 35 van horizontale pariteit-controlebitinformatie voor de gegevens geheugenceleenheid en de tweede extra geheugencel in staat is tot het opslaan van vertikale pariteits-controlebitinforraatie voor de gegevens geheugenceleenheid . 8201081 ♦ v -18- 22425/Vk/mb

3. Halfgeleider geheugenorgaan volgens conclusie 1, met het kenmerk, dat deze verder horizontale en vertikale pariteit-controlebit-generatoren omvat die zijn verbonden met de bitlijnen die'verschillend zijn gegroepeerd voor het opslaan van respectievelijk horizontale en 5 vertikale pariteits-controlebitinformatie in de eerste en tweede extra geheugencellen.

4. Halfgeleider geheugenorgaan volgens conclusie 1, met het kenmerk, dat deze een gegevenstoevoercircuit omvat voor het selectief toevoeren van gegevens uit een aan de buitenkant staande bron en een 10 uitgang van het correctiecircuit aan elk van de bitlijnen.

5. Halfgeleider geheugenorgaan volgens conclusie 1, met het kenmerk, dat het fouten bepalingscircuit bestaat uit een horizontaal pariteits-controlecircuit voor het vergelijken van informatie van de gegevens geheugencellen met horizontale pariteits-controlebitinforraatie 15 uit de eerste geheugencellen en een vertikale pariteits-controlecircuit voor het vergelijken van informatie uit de gegevens geheugencellen met vertikale pariteits-controlebitinformatie uit de tweede extra geheugencellen, welke rangschikking zodanig is dat het corrigerende circuit de informatie corrigeert uit de gegevens geheugencellen wanneer de uitgangen 20 uit de horizontale en vertikale pariteits-controlecircuits met elkaar overeenkomen.

6. Halfgeleider geheugenorgaan volgens conclusie 5, met het kenmerk, dat het correctiecircuit bestaat uit een aantal eerste selec-toren voor het kiezen van gegevensbitlijnen die respectievelijk bestaan 25 uit de tweede groepen van de eerste groepen van de gegevensbitlijnen en voor het verbinden van de gekozen gegevensbitlijnen met het vertikale pariteits-controlecircuit, een tweede selector voor het kiezen van een groep uit de eerste groepen van de gegevensbitlijnen en derde en vierde selectoren VDor het kiezen van eerste en tweede extra bitlijnen corres- 30 ponderende met de gekozen gegevensbitlijnen uit het aantal van eerste en tweede extra bitlijnen voor de eerste en tweede extra geheugencellen en voor het verbinden van respectievelijk de gekozen eerste en tweede extra bitlijnen met de horizontale en vertikale pariteits-controlecircuits.

7. Halfgeleider geheugenorgaan volgens conclusie 6, met het 35 kenmerk, dat het correctiecircuit een vijfde selector omvat voor het achtereenvolgens selecteren van de uitgangen van de tweede selector en voor het verbinden van de geselecteerde uitgang met het fouten corrigerende circuit. Eindhoven, maart 1982 8201081