DE3134110C2

DE3134110C2 -

Info

Publication number: DE3134110C2
Application number: DE3134110A
Authority: DE
Inventors: Kenji Yokohama Jp Murakami
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1980-08-29
Filing date: 1981-08-28
Publication date: 1989-06-15
Also published as: DE3134110A1; JPS5743438A; NL188315B; JPH0158661B2; NL188315C; NL8103986A; US4551743A

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung gemäß dem Oberbegriff des Anspruchs 1.

Bei einer integrierten Halbleiterschaltung, die unter Anwen dung des Verfahrens einer selektiven Oxidation (S.O.T.) hergestellt wird, erstreckt sich die Feldoxidschicht bis in einen Bereich der aus Silizium bestehenden Trägerschicht, der für die Herstellung des aktiven, die Bauelemente aufneh menden Bereichs bestimmt ist. Dieser Bereich ist relativ groß. So reicht bspw. eine Feldoxidschicht, die unter Ver wendung einer Siliziumnitridschicht und einer Siliziumoxid schicht als Maskenschichten hergestellt wird und eine Dicke von 1 µm hat, bis zu 0,7 µm in den aktiven Bereich hinein. Ist nun die berechnete Breite des aktiven Bereichs A ₁ und eine tatsächliche Breite von A ₂ erzielt worden, dann ergibt sich daraus eine Differenz (A ₁-A ₂) von rund 1,4 µm, so daß mindestens 1,4 µm des angenommenen aktiven Bereichs nicht genutzt werden können, und dadurch auch die Integrationsdichte verringert wird.

Zur Herstellung der Isolationsbereiche, die von den aktiven Bereichen umgeben sind, wurden verschiedene Verfahren ange geben. Sie ist aus der DE-OS 24 08 402 bekannt, V-förmige Vertiefungen durch ein anisotropes Ätzverfahren herzustel len. Da die so erstellten Isolationsbereiche an der Ober fläche der Halbleiter-Trägerschicht breiter sind als an den tieferen Stellen, ergibt sich auch bei diesem Verfahren, daß ein relativ großer Bereich der aktiven Bereiche nicht ge nutzt werden kann. Die Integrationsdichte ist dadurch niedrig.

Weiterhin wird in der US-PS 39 40 784 ein Diffusionsverfah ren zur Herstellung der Isolationsbereiche angegeben. Die dabei erzeugten Vertiefungen sind in ihrem Abmessungen nicht exakt, so daß die Ränder der Isolationsbereiche mit unregel mäßigen Ausbuchtungen versehen sind. Die hierdurch auftre tenden Leckströme erlauben nicht, diese Randzonen auch als aktive Bereiche zu nutzen. Eine wesentliche Erhöhung der Integrationsdichte wird nicht erreicht.

Aus der EP-PS 00 05 728 ist es bekannt, in einer Halbleiter- Trägerschicht kreuzförmige Vertiefungen einzuarbeiten. Um dies zu ermöglichen, ist die Trägerschicht mit einer zusätz lichen n⁺-leitenden Schicht zu ersehen. Während des glei chen Ätzvorgangs wird nur in dieser zusätzlichen Schicht die Ausweitung durchgeführt.

Auch ist es auch "Philips Technische Rundschau", Nr. 7/8, 1979, Seiten 203 bis 214 bekannt, bei verschiedenen Anwen dungen anisotrope und isotrope Ätzverfahren zu benutzen.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung anzuge ben, durch das die Randzonen zwischen den Isolationsberei chen und den aktiven Bereichen für eine hohe Integrationsdichte exakt und scharf eingehalten werden, und mit dem eine Schaltung mit hoher Arbeitsgeschwindigkeit er halten wird.

Diese Aufgabe wird durch ein Verfahren gelöst, dessen Merk male dem Anspruch 1 entnommen werden können, und das im we sentlichen darin besteht, daß die Isolationsbereiche zu nächst durch ein anisotropes und anschließend durch ein isotropes Ätzen gebildet werden, wobei während des isotropen Ätzens die Randgebiete der durch das anisotrope Ätzen gebil deten Vertiefung nahe der Oberfläche der Trägerschicht nicht weggeätzt werden. Dadurch entstehen taschenförmige Isolations bereiche, die nahe der Oberfläche der Trägerschicht eng und nach unten breiter sind.

Die Erfindung wird im folgenden anhand zweier Ausführungs beispiele näher erläutert. Es zeigt

Fig. 1 einen Schnitt durch eine integrierte Halbleiter schaltung,

Fig. 2A bis 2I Darstellungen von Bearbeitungsvorgängen, die für die Herstellung der integrierten Halblei terschaltung nach Fig. 1 erforderlich sind, und

Fig. 3 einen Schnitt durch eine integrierte Halbleiter schaltung nach einem anderen Ausführungsbeispiel der Erfindung.

Wie aus Fig. 1 hervorgeht, sind Schaltungselemente, bspw. ein Metalloxidhalbleitertransistor (MOS-Transistor), eine Diode und ein Widerstand, in eine n-leitende Halbleiter-Trägerschicht 10 eingearbeitet. Vorhanden sind auch noch mehrere taschen artige, dielektrische Isolationsbereiche, 11, die derart in die Halbleiter-Trägerschicht 10 eingearbeitet sind, daß sie an der Oberfläche der Halbleiter-Trägerschicht verengt, aber in ihrem unteren Teil ausgeweitet sind. Bei der Herstellung der Isolationsbereiche 11 wird wie folgt verfahren:

Bestimmte und vorgegebene Teile der Halbleiter-Trägerschicht 10 werden durch aufeinanderfolgende Anwendung eines aniso tropen Ätzverfahrens und eines isotropen Ätzverfahrens weg geätzt, woraufhin dann die weggeätzten Teile mit einem die lektrischen Material ausgefüllt werden, welches aus Bor, Phosphor und Silikatglas (B.P.S.G.) besteht. Es dürfte klar sein, daß auch andere dielekrtrische Stoffe verwendet werden können, bspw. phosphordotiertes Silikatglas oder sonstiges Glas mit niedrigem Schmelzpunkt. Dieses Verfahren macht es möglich, die Isolationsbereiche 11 mit großer Genauigkeit anzuordnen.

Um eine Änderung des Leitungstyps der Halbleiter-Träger schicht 10 durch das Aufbringen der Siliziumoxidschicht 13 zu verhindern, erhält der Bodenteil des Isolationsbereichs 11 eine gegenüber der Verunreinigungskonzentration der Halb leiter-Trägerschicht 10 stark verunreinigte n⁺-leitende Schicht 12. Bei einigen Teilen, die von den Isolationsbe reichen 11 umgeben sind, handelt es sich um die aktiven Bereiche 14, in denen der MOS-Transistor 15 und der Wider stand 16 hergestellt werden. Der Widerstand entsteht da durch, daß im aktiven Bereich 14 eine p-leitende Verunrei nigung in die n-leitende Halbleiter-Trägerschicht 10 eindiffundiert wird.

An den einander gegenüberliegenden Enden der für den Widerstand 16 eindiffundier ten Verunreinigungen werden die Elektroden 17 und 18 eingearbeitet, dabei entsteht auch eine Diode, die durch den pn-Übergang zwischen der eindiffundierten Verunreinigung und der Halbleiter-Grundschicht gekennzeichnet ist.

Ein weiterer aktiver Bereich 14 wird derart bearbeitet, daß dabei ein MOS-Transistor 15 entsteht, dessen Drain-Bereich 19 und dessen Source-Bereich 20 p-leitend sind und sich in der Nähe der jeweils zutreffenden Isolationsbereiche 11 befinden, und dessen Gate-Anschluß 21 in bekannter Weise auf der Gate-Oxidschicht 22 hergestellt wird. Unter Anwendung des chemischen Aufdampfungsverfahrens (C.V.D.) wird mit Ausnahme der Elektroden 17 und 18 des Drain-Anschlusses 24 und des Source-Anschlusses 25 sowie mit Ausnahme des Gate-Anschlus ses 21 der Oberfläche der Halbleiter-Trägerschicht 10 eine thermische Oxidschicht 23 auflamelliert. Schließlich iwrd die gesamte Oberfläche der Halbleiter-Trägerschicht 10 noch mit einer schützenden Schicht 26 aus Siliziumoxid überzogen.

Die pn-Übergänge, die zwischen der für den Widerstand 16 eindiffundierten Verunreinigung, zwischen dem Drain- Bereich 19 und dem Source-Bereich 20 und der Halbleiter- Trägerschicht 10 vorhanden sind, hören am Isolationsbereich 11 auf, was wiederum eine Verkleinerung des pn-Übergangsbe reichs und damit eine Verringerung der durch den pn-Übergang gegebenen Kapazität zur Folge hat und eine schnellere Ar beitsgeschwindigkeit ermöglicht.

Der Erfindung zufolge können die aktiven Bereiche 14, die durch dielektrisches Material voneinander isoliert sind, mit größerer Geschwindigkeit hergestellt werden, als dies nach dem bisher bekannten Stand der Technik möglich ist, wobei gleichzeitig die in der Halbleiter-Trägerschicht 10 für die Herstellung des aktiven Bereichs 14 erforderliche Fläche verkleinert wird. Dadurch wird eine höhere Integrationsdich te erreicht.

Nachstehend wird anhand der Fig. 2A bis 2I das Verfahren für die Herstellung einer in der zuvor beschriebenen Weise konstruierten integrierten Halbleiterschaltung erläutert. Dieses Verfahren weist die nachstehend angeführten Einzel schritte auf:

Wie aus Fig. 2A zu erkennen ist, werden auf eine n-leitende Halbleiter-Trägerschicht 10 eine thermische Oxidschicht 30, die eine Dicke von 300 Å hat, und eine aus Siliziumnitrid bestehende Schicht 31, die eine Dicke von 500 Å hat, aufge bracht. Diese Schichten 30 und 31 werden als Maskenschichten nacheinander unter Verwendung des chemischen Aufdampfungs verfahrens (C.V.D.) auf die n-leitende Trägerschicht 10 aufgetragen.

Laut Fig. 2B besteht der nächste Bearbeitungsvorgang darin, das überall dort, wo aktive Bereiche entstehen sollen, eine Photomaske in Form einer Schicht 32 aufgebracht wird, und das anschließend durch einen selektiv erfolgenden Ätzvorgang der übrige Teil der Halbleiter-Trägerschicht 10 freigelegt wird.

Fig. 2C zeigt, daß nach dem Entfernen der Photomaskenschicht 32 durch einen weiteren selektiven Ätzvorgang in den Teilen, die von der Maskenschicht 30 und von der Maskenschicht 31 nicht bedeckt sind, Vertiefungen 33, die eine Tiefe von 1 µm aufweisen, hergestellt werden, wobei ein anisotropes Ätzen, d. h. ein Ätzen in nur einer Richtung, Anwendung findet, bspw. das Ionen-Reaktions-Ätzverfahren (R.I.E.-Verfahren) oder das Ionenstrahl-Reaktions-Ätzverfahren.

Sodann wird, wie in Fig. 2D dargestellt, unter Anwendung eines thermischen Oxidationsprozesses auf der exponierten Oberfläche der Halbleiter-Trägerschicht 10 eine thermische Oxidschicht 34 hergestellt, die eine Dicke von 500 Å bis 1000 Å hat.

Diese in einem thermischen Oxidationsverfahren hergestellte Oxidschicht 34 wird in einem weiteren, in Fig. 2E veran schaulichten Arbeitsvorgang im unteren Teil unter Anwendung eines anisotropen Ätzverfahrens entfernt.

Fig. 2F zeigt, daß nunmehr unter Anwendung des chemischen Trockenätzverfahrens (C.D.E.) ein isotroper Ätzvorgang durchgeführt wird, wobei die aus Siliziumnitrid bestehende Schicht 31 als Maskenschicht verwendet wird. Für diesen Bearbeitungsvorgang kann jedes Ätzverfahren herangezogen werden, das ein isotropes Verhalten zeigt, d. h. in allen Richtungen gleichmäßig ätzend arbeitet, wobei im Hinblick auf die thermischen Oxidschichten 30 bis 34 und auf die Siliziumnitridschicht 31 mit einer langsameren Ätzgeschwin digkeit gearbeitet wird als dies im Hinblick auf die Halb leiter-Trägerschicht 10 der Fall ist. Dieser isotrope Ätz vorgang bewirkt, daß ein taschenförmiger, dielektrischer Isolationsbereich hergestellt wird.

In den unteren Teil des Isolationsbereichs wird eine n-lei tende Schicht 12 mit starker Verunreinigungskonzentration eindiffundiert, die eine durch den Isolationsbereich verur sachte Umkehrung des Leitzustandes der Halbleiter-Träger schicht 10 verhindern soll. Wie aus Fig. 2G zu erkennen ist, wird eine thermische Oxidschicht 320, die eine Dicke von 500 Å bis 1000 Å hat, als Schutzschicht über die freiliegende Oberfläche der taschenartigen Öffnungen gezogen. Dies ermög licht den nächsten Arbeitsvorgang, bei dem die Siliziumni tridschicht 31 entfernt wird.

In Fig. 2H wird veranschaulicht, daß im Anschluß an das Entfernen der Siliziumnitridschicht 31 alle thermischen Oxidschichten 30, 320 weggeätzt werden.

Schließlich wird, wie aus Fig. 2I ersichtlich, eine neue thermische Oxidschicht 13, 330 aufgetragen, die eine Dicke von 500 Å bis 1000 Å hat. Die taschenartige Öffnung wird nun mit einem Dielektrikum, bspw. mit bor- und phosphorversetztem Silikatglas (W.P.S.G.), derart gefüllt, daß dadurch ein Isolationsbereich 11 entsteht. Anschließend wird die Ober fläche des Isolationsbereichs 11 geglättet. Daraufhin wird die Halbleiter-Trägerschicht zwecks Stabilisierung der Halb leiter-Vorrichtung einer hohen Temperatur von 1000°C ausge setzt. Auf diese Art werden die aktiven Bereiche, die von Isolationsbereichen aus dielektrischem Material umgeben sind, hergestellt.

Bei dem mit Fig. 1 wiedergegebenen Ausführungsbeispiel sind ein MOS-Transistor 15 und ein Widerstand 16 nach dem Wegneh men der thermischen Oxidschicht 330 unter Anwendung konven tioneller und dem Stand der Technik entsprechender Verfahren in den aktiven Bereichen hergestellt worden.

Entsprechend dem Verfahren handelt es sich bei der Differenz zwischen B 2 (der tatsächlich vorhandenen Breite des aktiven Bereichs) und B 1 (der theoretischen Breite des aktiven Be reichs) um die Dicke der mit Fig. 2I wiedergegebenen ther mischen Oxidschicht 13. Diese Dicke ist, nimmt man das größte Ausmaß an, kleiner als 2 µm. Es ist somit möglich, daß die Herstellung des aktiven Bereichs sehr genau erfolgen kann, was wiederum zur Folge hat, daß dieser aktive Bereich ziemlich klein gehalten und dadurch die Integrationsdichte vergrößert werden kann. Die resultierende Breite entspricht einem Siebentel der Differenz, die man dann erreicht, wenn man das Verfahren der selektiven Oxidation (S.O.T.) verwen det. Darüber hinaus kann eine hohe Arbeitsgeschwindigkeit dadurch erzielt werden, daß man die pn-Übergangsbereiche zwischen dem Drain-Bereich, dem Source-Bereich, dem Wider standsbereich und der Halbleiter-Trägerschicht verringert. Bei dem bisher beschriebenen Ausführungsbeispiel ist, wie in Fig. 2A dargestellt, eine aus einer thermischen Oxidschicht und aus einer Siliziumnitridschicht bestehenden Doppel schicht als Maskierungsschicht verwendet worden. Das Ver fahren läßt sich aber auch unter Verwendung nur einer Schicht aus Siliziumoxid durchführen.

Fig. 3 zeigt ein anderes Ausführungsbeispiel der Erfindung. Bei diesem Ausführungsbeispiel wird in den aktiven Bereich ein bipolarer Transistor eingearbeitet. Dabei werden unter Verwendung von bekannten Verfahren ein Emitterbereich 41, ein Kollektorbereich 42, ein Basisbereich 43 sowie eine begrabene Schicht 44 hergestellt.

Insgesamt betrachtet bietet gegenüber der herkömmlichen Ausführung die Erfindung viele Vorteile. Zu diesen Vorteilen gehören

1. die hohe Integrationsdichte, welche dadurch erreicht wird, daß aufgrund des Maskenverfahrens die Isolations bereiche sehr genau hergestellt werden können,
2. die Arbeitsgeschwindigkeit, die deswegen vergrößert ist, weil durch den taschenförmigen Isolationsbereich der pn-Übergang verkleinert wird.

Claims

1. Verfahren zur Herstellung einer integrierten Halbleiter schaltung, deren Schaltungselemente in die aktiven Bereiche einer Halbleiter-Trägerschicht eingebracht und durch Isolationsbereiche voneinander getrennt werden, bei dem zunächst folgende Verfahrensschritte durchgeführt werden:

a) Aufbringer einer Maskenschicht auf die Oberfläche der Halbleiter-Trägerschicht,
b) Entfernen von Teilen der Maskenschicht in vorbestimm ten Gebieten,
c) Einbringen von Vertiefungen der Halbleiterträgerschicht an den freigelegten Teilen bis zu einer vorgegebenen Tiefe unter Verwendung eines anisotropen Ätzmittels,

gekennzeichnet durch die weiteren Verfahrensschritte:

d) Verwendung einer Halbleiter-Trägerschicht eines Leitungstyps,
e) Herstellen einer Oxidschicht auf den Seitenwänden der Vertiefungen in der Halbleiter-Trägerschicht,
f) Ausätzen der Vertiefungen unter Anwendung eines iso tropen Ätzmittels derart, daß unterhalb der auf den Seitenwänden aufgebrachten Oxidschicht taschenförmige Erwei terungen in der Halbleiter-Trägerschicht gebildet werden,
g) Ausfüllen der so erweiterten Vertiefungen mit dielektrischem Mate rial zur Bildung von die aktiven Bereiche umgebenden Isolationsbereichen,
h) Diffusion einer Verunreinigung des zur Halbleiter-Trägerschicht entgegengesetzten Leitungstyps zur Her stellung von Schaltungselementen innerhalb der aktiven Bereiche.

2. Verfahren nach Anspruch 1, gekennzeichnet durch nach dem Schritt f) erfolgendes Eindiffundieren einer Schicht in den Bodenbereich jeder taschenförmigen Erweiterung, die den gleichen Leitungstyp wie die Halbleiter-Trägerschicht aufweist, jedoch eine höhere Verunreinigungskonzentration besitzt.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als dielektrisches Material Silikatglas verwendet wird, das mit Bor und Phosphor versetzt ist.