DE3018027C2

DE3018027C2 - Einrichtung zur Informationscodierung und zur Verschiebung von Takt- und Datenbits beim Einschreiben auf eine magnetische Oberfläche

Info

Publication number: DE3018027C2
Application number: DE3018027A
Authority: DE
Inventors: Peter P. Nashua N.H. Cambell; Donald J. Andover Mass. Rathbun
Original assignee: Honeywell Information Systems Inc
Current assignee: Bull HN Information Systems Inc
Priority date: 1979-05-14
Filing date: 1980-05-10
Publication date: 1987-02-19
Also published as: GB2049369B; US4245263A; JPS55153115A; FR2456977A1; CA1172767A; AU546005B2; JPH0248991B2; GB2049369A; AU5831780A; FR2456977B1; DE3018027A1

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung nach dem Gattungsbegriff des Anspruchs. Insbesondere betrifft sie eine Einrichtung zur Informationscodierung und zur Verschiebung von Takt- und Datenbits beim Einschreiben auf eine magnetische Oberfläche, beispielsweise einer Platte oder einer Diskette.
Das Aufzeichnen digitaler Information mit höherer Dichte auf einem magnetischen Speichermedium ist durch die Entwicklung zahlreicher Codierungsschemata einschließlich der Phasen- und Frequenzcodierung begünstigt worden. Bei erhöhter Datenverarbeitungsgeschwindigkeit wird auch Wert auf eine magnetische Aufzeichnung mit erhöhter Packungsdichte gelegt. Zu diesem Zweck werden binäre Aufzeichnungen verwendet, die einer Frequenzmodulation (FM) bzw. einer modifizierten Frequenzmodulation (MFM) unterzogen werden. Die FM- und MFM-Aufzeichnungen stellen eine codierte Information dar, die allgemein als einfach verdichtet und doppelt verdichtet bezeichnet wird.
Bezüglich der einfach verdichteten FM-Codierung sei auf die US-PS 40 34 348 verwiesen. Die doppelt verdichtete MFM-Codierung ist in einer Veröffentlichung der Control Data Corporation mit dem Titel "MFM Double Density FDD System" vom 16. November 1976 beschrieben. Dort wird auch der Auftritt eines illegalen fehlenden Taktes in dem Adreßmarkenfeld beschrieben, der als eine Adreßmarke dient.
Bei der Wiedergabe von codierten FM- und MFM-Aufzeichnungen können Amplitudenverschiebungen hinsichtlich der Takt- und Datenbits infolge einer magnetischen Verdichtung, einer mechanischen Zitterbewegung und verschiedener elektrischer Effekte auftreten. Das Problem der Amplitudenverschiebung stellt eine Erschwernis beim Wiederauffinden der Information während des Lesens dar. Wenn die Größe der Amplitudenverschiebung vorausgesagt werden kann, so kann bezüglich der codierten Daten vor der Aufzeichnung eine Kompensation vorgenommen werden.
Die FM- und MFM-Vorkompensationssysteme umfassen im allgemeinen laufzeitsabhängige Einrichtungen, wie beispielsweise Verzögerungsleitungen, Anordnungen monostabiler Multivibratoren, durch die die Daten neu geordnet werden, indem zu jedem Zeitpunkt die Datenbits in ein oder mehrere Flip-Flops verschoben werden, oder Mehrphasen-Taktquellen.
Die Verzögerungsleitungen besitzen eine begrenzte Genauigkeit, die in neueren Datenverarbeitungssystemen nicht annehmbar ist und sie lassen sich darüber hinaus nicht in integrierter Schaltkreistechnik verwirklichen. Die Anordnung von monostabilen Multivibratoren und die Verwendung von Mehrphasen-Taktquellen stellen einen unnötigen Aufwand des Codiersystems dar.
Aus der US-PS 38 79 342 ist eine Schaltungsanordnung zur Vorkompensation von aufzuzeichnenden Daten bekannt, bei der ein Impulsverschiebeschaltkreis in Abhängigkeit von von einem Dekodierer gelieferten Signalen die von einem Schieberegister ausgegebenen und aufzuzeichnenden Ausgangsimpulse für die Aufzeichnung bereitstellt. In Abhängigkeit von Signalen, die an parallelen Ausgängen des Schieberegisters abgegriffen werden, ermittelt der Dekodierer, ob die aufzuzeichnenden Signale verzögert, voreilend oder normal aufzuzeichnen sind.
Ferner ist aus der GB-OS 20 06 439 eine gattungsgemäße Schaltungsanordnung bekannt, bei der ein Speicher eine Zahl zur Voreinstellung eines Binärzählers liefert. Der Zähler wird sodann durch ein Taktsignal bis zu einem bestimmten Zählstand fortgeschaltet, woraufhin das Ausgangssignal des Zählers über ein Flip-Flop die Aufzeichnung freigibt. Je nach Voreinstellung des Binärzählers dauert es kürzer oder länger bis der vorbestimmte Zählstand erreicht ist, was eine Voreilung oder Verzögerung der Aufzeichnung zur Folge hat.
Ausgehend von dieser bekannten Schaltungsanordnung ist es die Aufgabe der vorliegenden Erfindung, diese in der Weise zu vereinfachen, daß der Aufwand zur Ermittlung der Vorkompensation (Verzögerung, Voreilung) verringert wird. Die Lösung dieser Aufgabe gelingt gemäß den kennzeichnenden Merkmalen des Patentanspruches.
Die erfindungsgemäße Schaltung liefert eine Aufzeichnung von vorkompensierten binären Datenmustern auf einem Aufzeichnungsträger. Die fehlenden Taktsignale werden nur während der Erzeugung von Adreßmarken erzeugt, indem ein bestimmter Speicherblock eines adressierbaren Speichers adressiert wird. Ein Flip-Flop zeigt hierbei durch seinen Schaltzustand an, daß Adreßmarken zu erzeugen sind und verursacht eine Verschiebung der Speicheradresse, um aus dem adressierten Speicherblock die fehlenden Taktsignalmuster zu lesen. Die kombinierte Verwendung eines adressierbaren Speichers und eines Steuer-Flip-Flops führt zu einer einfachen und zuverlässigen Erzeugung von vorkompensierten Binärmustern sowohl für Daten als auch für Adreßmarken.
Anhand eines in den Figuren der Zeichnungen dargestellten Ausführungsbeispieles sei im folgenden die Erfindung näher erläutert. Es zeigt
Fig. 1 ein Blockdiagramm eines typischen Datenverarbeitungssystems,
Fig. 2a typische Takt- und Datenkonfigurationen beim Einschreiben im MFM- und FM-Modus,
Fig. 2b Adreßmarken-Bitkonfigurationen im MFM- und FM-Modus,
Fig. 3 ein detailliertes Blockdiagramm des bevorzugten Ausführungsbeispieles,
Fig. 4 die Anordnung der in den Adreßspeicherplätzen des PROM gespeicherten Dateninformation,
Fig. 5 die Anordnung der in den Adreßspeicherplätzen des PROM gespeicherten Taktinformation, und
Fig. 6a und 6b Zeittaktdiagramme für das Einschreiben von Information im MFM-Modus.
Die Information wird von dem Plattenadapter 12 der Steuerung 10 in Form eines Bytes mit 8 Bit entnommen, die durch die Datensignale ALUOT0 + 00 bis ALUOT 7 + 00 vorgegeben sind, welche den Dateneingängen von FIFO-Pufferspeichern 30 und 32 zugeführt werden.
Die Pufferspeicher 30 und 32 werden von der Firma Fairchild, 464 Ellis Street, Mountain View, Kalifornien, hergestellt und sind in dem 1976 veröffentlichten Buch "Macrologic Bipolar Microprozessor Data Book" dargestellt und beschrieben. Die FIFO- Pufferspeicher 30 und 32 besitzen 16 Speicherplätze für jeweils 4 Bit und arbeiten im Stapelbetrieb. Die Speicherplätze sind nicht getrennt adressierbar. Die FIFO-Pufferspeicher steuern ein erstes Schieberegister 38 an.
Die Ausgangssignale NRDTO1 + 00 bis NRDTO6 + 00 des ersten Schieberegisters 38 werden an die Eingangs-Adreßanschlüsse der Festwertspeicher PROM 60 und 62 angelegt. Die Festwertspeicher 60 und 62 sind programmierbare Schaltkreise vom Typ 93446.
Das Ausgangssignal MEMDAT + 00 des Festwertspeichers PROM 60 zeigt an, daß Dateninformation auf die Diskette zu schreiben ist und das Ausgangssignal MEMCLK + 00 des Festwertspeichers PROM 62 zeigt an, daß Taktinformation auf die Diskette oder Platteneinheit 14 zu schreiben ist. Die Takt- und Daten-Ausgangssignale der Festwertspeicher 60 und 62 werden an den Eingang eines zweiten Schieberegisters 64 angelegt und auf der Signalleitung MFMSR1 + 00 zu der Platteneinheit 14 herausgeschoben. Die auf die Diskette geschriebenen Formate sind durch die IBM-Herstellerinformation für die zweiseitige Diskette "GA 21-9257-1", zweite Ausgabe vom November 1977, festgelegt.
Nimmt man zunächst an, daß die Platteneinheit 14 Daten im FM-Modus anfordert, so wird das Signal MFMXXX + 00 mit dem Logikpegel "0" dem Adreßanschluß 256₁₀ der Festwertspeicher 60 und 62 zugeführt. Mehrere Bytes der Hexadezimalzahl 00, werden eingeschrieben, worauf die FM-Adreßmarke 24 gemäß Fig. 2b mit dem Hexadezimalwert FE folgt. Die Taktbits sind durch den Hexadezimalwert C7 codiert und besitzen drei fehlende Takte.
Wenn der Hexadezimalwert 00 empfangen wird, so befinden sich die Signale ALUOT0 + 00 bis ALUOT7 + 00 auf dem Logikpegel "0", was dazu führt, daß eine Folge von "0"-Signalen durch das Schieberegister 38 hindurchgeschoben wird, wodurch die Adresse 0₁₀ der Festwertspeicher 60 und 62 ausgewählt wird. Gemäß den Fig. 5 und 4 ist an dem Adreßspeicherplatz 0₁₀ des Festwertspeichers 62 der Wert 0010₂ gespeichert, wodurch ein Taktbit angezeigt wird. Ebenso ist an dem Adreßspeicherplatz 0₁₀ des Festwertspeichers 60 der Wert 0000₂ gespeichert, wodurch ein Datenbit mit den Binärwert "0" angezeigt wird. Die Ausgangssignale der Festwertspeicher 60 und 62 werden bei aufeinanderfolgenden PDACRY-00-Zyklen, d. h. alle 4 µs dem Eingang des Schieberegisters 64 zugeführt. Der Inhalt des Schieberegisters 64 wird durch das Schreib-Schiebesignal WRTSFT + 00 alle 500 ns verschoben. Hierdurch werden alle 4 µs aufeinanderfolgende Taktimpulse an die Einrichtung 14 über die Signalleitung MFMSRI + 00 geliefert.
Die FM-Adreßmarke 24 gemäß Fig. 2b besitzt binäre Datenbits mit dem Binärwert "1" und "0", die in Form der Signale ALUOT0 + 00 bis ALUOT7 + 00 in die FIFO-Pufferspeicher 30 und 32 geladen werden.
Das Signal ALUOT0 + 00 mit dem Logikpegel "1" wird ferner dem Eingangsanschluß D eines D-Flip-Flops 50 zugeführt. Die zwei Eingangssignale MYREST + 00 und ACPCDS + 00 mit dem Logikpegel "1" werden den Eingängen eines UND-Gatters 52 zugeführt. Das Ausgangssignal MYCD3X + 00 ist auf den Takteingang des Flip-Flops 50 ge -schaltet, welches beim Anstieg des Signales ADPCD3 + 00 gesetzt wird, wodurch ein Adreßmarkenzyklus angezeigt wird. Das Ausgangssignal AMKCYC + 00 des Flip-Flops 50 wird dem Adreßanschluß 128₁₀ des Festwertspeichers 60 und 62 zugeführt, wodurch der Adreßspeicherplatz 128₁₀ ausgewählt wird. Ein Binärsignal 1000 wird aus dem Adreßspeicherplatz 128₁₀ des Festwertspeichers 60 ausgelesen, wodurch das Start-Schreibsignal STRWRT + 00 auf den Logikpegel "1" gesetzt wird. Hierdurch kann ein D-Flip-Flop 40 gesetzt werden, wenn das erste Bit der Adreßmarke über die Signalleitung DATSTR + 00 am Ausgang des fest verdrahteten ODER- Gatters 70 empfangen wird.
In gleicher Weise wird der Binärwert 0010 aus dem Adreßspeicherplatz 128₁₀ des Festwertspeichers 62 ausgelesen, wodurch das Ausgangssignal MFMCLK + 00 auf den Logikpegel "1" gesetzt wird, was dazu führt, daß ein Taktsignal aus dem Schieberegister 64 über die Signalleitung MFMSR1 + 00 herausgeschoben wird.
Das nächste Datenbit wird aus dem Adreßspeicherplatz 160₁₀ des Festwertspeichers 60 ausgelesen, da das Logiksignal NRDT01 + 00 sich auf dem Logikpegel "1" befindet, was zum Auslesen des Binärwertes 0010 führt, wodurch das Ausgangssignal MFMDAT + 00 auf den Logikpegel "1" gesetzt wird und ein Datenbit mit dem Binärwert "1" zu dem Schieberegister 64 übertragen wird.
In gleicher Weise wird der ein Taktbit anzeigende Binärwert 0010 aus dem Adreßspeicherplatz 160 des Festwertspeichers 62 ausgelesen. Während des nächsten Zyklus wird der Binärwert 0010 aus dem Adreßspeicherplatz 176₁₀ des Festwertspeichers 62 ausgelesen, wodurch ein Taktimpuls angezeigt wird. Ebenso wird der Binärwert 0010 aus dem Adreßspeicherplatz 176₁₀ des Speichers 60 ausgelesen, der ein Datenbit mit dem Binärwert "1" anzeigt.
Beim nächsten Zyklus wird der Binärwert 1000 aus dem Adreßspeicherplatz 184₁₀ des Festwertspeichers 62 ausgelesen, wodurch ein fehlendes Taktsignal angezeigt wird. Das Ausgangssignal MFMMCK + 00 mit dem Logikpegel "1" wird dem Eingang eines UND- Gatters 66 zugeführt. Zum Zeitpunkt PDACRY + 00 schaltet das Ausgangssignal MFMMCK + 00 einen Zähler 68 fort, der die drei fehlenden Taktimpulse zählt, die für die Adreßmarke erforderlich sind und der das Flip-Flop 50 über ein ODER-Gatter 42 und ein NOR- Gatter 44 zurückstellt.
Das fehlende Taktsignal MFMMCK + 00 befindet sich auf dem Logikpegel "1" für die Adreßspeicherplätze 188₁₀ und 190₁₀, so daß der Zähler 68 das Flip-Flop 50 nach dem dritten fehlenden Taktsignal zurückstellen kann.
Die Ausgangssignale der Adreßspeicherplätze 184₁₀, 188₁₀, 190₁₀ und 191 des Festwertspeichers 60 setzen Datenbits mit dem Binärwert "1" in dem Schieberegister 64.
Wie aus Fig. 2b erkennbar, besitzt die MFM-Adreßmarke einen fehlenden Takt nach dem fünften Datenbit. In diesem Fall befinden sich die Eingangs-Adreßanschlüsse 256₁₀, 128₁₀, 32₁₀, und 1₁₀ auf dem Logikpegel "1" und wählen den Adreßspeicherplatz 417₁₀ als letztes Datenbit mit dem Binärwert "1" aus, das in die zweite Position des Schieberegisters 38 geschoben wird und das Ausgangssignal NRDT0 1 + 00 auf den Logikpegel "1" setzt. Das vorhergehende Datenbit mit dem Binärwert "1" setzt das Ausgangssignal NRDT0 6 + 00 auf den Logikpegel "1".
Die MFM-Adreßmarke 26 ist in Fig. 2b dargestellt. Das Datenbitmuster stellt den Hexadezimalwert A1 dar und das Taktbitmuster besitzt den Hexadezimalwert 0A, wobei ein fehlender Takt zwischen der vierten und fünften Datenbitposition auftritt.
Mit dem Datensignal ALUOT0 + 00 auf dem Logikpegel "1", wodurch angezeigt wird, daß das Datenbit in der Position 0 den Binärwert "1" besitzt, wird das Flip-Flop 50 beim Anstieg des Logiksignales ADPCD3 + 00 am Eingang eines UND-Gatters 52 gesetzt. Das Ausgangssignal AMKCYC + 00 des Flip-Flops 50 mit dem Logikpegel "1" setzt die Bits der Adresse 128 der Festwertspeicher 60 und 62. Die Bits der Adresse 256₁₀ der Festwertspeicher 60 und 62 werden ebenfalls gesetzt, da das MFM-Modussignal MFMXXX + 00 für die gesamte Schreibfolge den Logikpegel "1" aufweist.
Der Binärwert 1000 wird aus dem Adreßspeicherplatz 384₁₀ des Festwertspeichers 60 ausgelesen, wodurch eine Schreib-Startoperation angezeigt wird. Das Logiksignal STRWRT + 00 mit dem Logikpegel "1" ermöglicht das Setzen des Flip-Flops 40 beim Anstieg des Signales DATSR0 + 00 beim Beginn des Schreibens des Adreßmarkenzeichens. Das Flip-Flop 40 bleibt gesetzt, während die Adreßmarkenzeichen, die Datenzeichen und die zyklischen Redundanz-Prüfzeichen geschrieben werden, und es wird durch das Logiksignal CRCCYR - 0A mit dem Logikpegel "0" zurückgestellt.
Wenn die Bitposition 0 der Adreßmarke aus dem Schieberegister 38 als Datensignal NRDT03 + 00 mit dem Logikpegel "1" ausgegeben wird, so befindet sich das Datensignal NRDT01 + 00 auf dem Logikpegel "1", wodurch der Adreßspeicherplatz 424₁₀ ausgewählt wird und der Binärwert 0010 aus dem Festwertspeicher 60 ausgelesen wird. Dieser Binärwert zeigt den Logikpegel "1" in der Zelle 0 an und ein Auslesen des Binärwertes 000 aus dem Festwertspeicher 62 zeigt an, daß kein Taktbit in der Zelle 0 vorliegt. Beim nächsten Zeittakt PDACRY - 00 befinden sich die Datensignale NRDT04 + 00 und NRDT02 + 00 auf dem Logikpegel "1", wodurch der Adreßspeicherplatz 404₁₀ der Festwertspeicher 60 und 62 ausgewählt wird, welcher die Abwesenheit eines Taktbits und eines Datenbits in der Taktperiode 1 anzeigt.
Im nächsten Taktzeitpunkt PDACRY - 00 besitzen die Datensignale NRDT05 + 00 und NRDT03 + 00 den Logikpegel "1", wodurch der Adreßspeicherplatz 394₁₀ der Festwertspeicher 60 und 62 ausgewählt wird, der die Abwesenheit eines Taktbits und das Vorhandensein eines Bits mit dem Binärwert "1" in der Taktperiode 2 anzeigt.
Im nächsten Taktzeitpunkt PDACRY - 00 besitzen die Datensignale NRDT06 + 00 und NRDT04 + 00 den Logikpegel "1" und wählen den Adreßspeicherplatz 389 ₁₀ der Festwertspeicher 60 und 62 aus, wodurch die Abwesenheit sowohl von Takt- als auch von Datenbits in der Taktperiode 3 angezeigt wird.
Beim nächsten Taktsignal PDACRY - 00 befindet sich das Datensignal NRDT05 + 00 auf dem Logikpegel "1", wodurch der Adreßspeicherplatz 386₁₀ der Festwertspeicher 60 und 62 ausgewählt wird, der das Vorliegen eines Taktbits und die Abwesenheit eines Datenbits in der Taktperiode 4 anzeigt.
Beim nächsten Taktzyklus PDACRY - 00 befinden sich die Datensignale NRDT01 + 00 und NRDT06 + 00 auf dem Logikpegel "1" und diese wählen den Adreßspeicherplatz 417₁₀ der Festwertspeicher 60 und 62 aus, wodurch das fehlende Taktbit und die Abwesenheit eines Datenbits in der Taktperiode 5 angezeigt wird. Der Inhalt während der Taktperioden 6 und 7 wird in der zuvor beschriebenen Weise bestimmt.
Das fehlende Taktsignal MFMMCK + 00 schaltet den Zähler 68 fort. Da während des MFM-Modus drei Adreßmarken erzeugt werden, wird der Zähler 68 bei jeder Adreßmarke fortgeschaltet, um das Flip- Flop 50 zurückzustellen, während die dritte Adreßmarke geschrieben wird.
Beim Schreiben der Information auf die Innenspuren der Diskette im MFM-Modus wird eine Vorkompensation für die Informationsverschiebung auf dem Speichermedium erforderlich. Das heißt, daß in Abhängigkeit von dem zu schreibenden Bitmuster die Bits 125 ns früher, zum normalen Zeitpunkt oder 125 ns später geschrieben werden. Diese Vorkompensation beim Schreiben gestattet das Lesen der Information mit einer geringeren Fehlerhäufigkeit gegenüber dem Lesen ohne Vorkompensation. Als Beispiel sei das Schreiben eines binären Datenmusters von 00110000 angenommen. Wenn der erste Binärwert "0" auf der Signalleitung NRDT00 + 00 des Schieberegisters 38 ausgegeben wird, so befindet sich das Signal NRDT01 + 00 auf dem Logikpegel "1" und es wird der Adreßspeicherplatz 352₁₀ der Festwertspeicher 60 und 62 ausgewählt. Die Signale PCMXXX + 00 und MFMXXX + 00 befinden sich auf dem Logikpegel "1".
Der Festwertspeicher 62 gibt den Binärwert 0010 aus dem Adreßspeicherplatz 352₁₀ aus, wodurch ein normales Taktbit angezeigt wird und der Festwertspeicher 60 gibt den Binärwert 0000 aus dem Adreßspeicherplatz 352₁₀ aus, wodurch ein Datenbit mit dem Binärwert "0" angezeigt wird. Beim nächsten Zyklus wird der Adreßspeicherplatz 368₁₀ der Festwertspeicher 60 und 62 ausgewählt, wodurch ein frühes Taktbit und ein Datenbit mit dem Binärwert "0" angezeigt wird. Das Logiksignal MFMECK + 00 befindet sich auf dem Logikpegel "1" und wird dem Schieberegister 64 eine Position früher zugeführt als dies durch das normale Taktsignal MFMCLK + 00 der Fall wäre.
Beim nächsten Zyklus wird der Adreßspeicherplatz 344₁₀ der Festwertspeicher 60 und 62 ausgewählt, wodurch die Abwesenheit eines Taktbits und eines frühen Datenbits mit dem Binärwert "1" angezeigt wird. Das Ausgangssignal MFMLDT + 00 besitzt den Logikpegel "1" und wird dem Schieberegister 64 eine Position später zugeführt als dies bei dem normalen Datensignal MFMDAT + 00 der Fall ist.
Beim nächsten Zyklus wird der Adreßspeicherplatz 332 der Festwertspeicher 60 und 62 ausgewählt, wodurch die Abwesenheit eines Taktbits und ein frühes Datenbit mit dem Binärwert "1" angezeigt wird. Das Ausgangssignal MFMEDT + 00 befindet sich auf dem Logikpegel "1" und wird dem Schieberegister 64 eine Position früher zugeführt als dies bei dem normalen Datensignal MFMDAT + 00 der Fall wäre. Bei nachfolgenden Zyklen werden die Adreßspeicherplätze 326₁₀, 323 ₁₀, 321₁₀ und 320₁₀ ausgewählt, wodurch Datenbits mit dem Binärwert "0" und kein Taktbit, ein spätes Taktbit, ein frühes Taktbit und normale Taktbits entsprechend angezeigt werden.
Fig. 4 zeigt die Start-Schreib- bzw. Datenbits, die in jedem Adressenspeicherplatz des Festwertspeichers PROM 60 gespeichert sind. Die Adreßspeicherplätze 0₁₀ bis 255₁₀ werden adressiert, wenn ein Betrieb im FM-Modus vorliegt und die Adreßspeicherplätze 256₁₀ bis 511₁₀ werden adressiert, wenn ein Betrieb im MFM-Modus vorliegt.
Das Datenbit in der Spalte 0 mit dem Binärwert "1" zeigt an, daß ein frühes Datenbit (125 ns früher) mit dem Signal MFMEDT + 00 zu schreiben ist. Das Datenbit in der Spalte 1 mit dem Binärwert "1" zeigt an, daß ein normales Datenbit mit dem Signal MFMDAT + 00 zu schreiben ist. Das Datenbit in der Spalte 2 mit dem Binärwert "1" zeigt an, daß ein spätes Datenbit (125 ns später) mit dem Signal MFMLDT + 00 zu schreiben ist. Das Bit in der Spalte 3 mit dem Logikpegel "1" und somit das Signal STRTWRT + 00 zeigt an, daß der Daten-Schreibzyklus startet, wenn das erste Datenbit mit dem Binärwert "1" aus dem FIFO-Pufferspeicher 30 ausgegeben ist.
Fig. 5 zeigt die Takt- bzw. fehlenden Taktbits, die in jedem Adreßspeicherplatz des Festwertspeichers PROM 62 gespeichert sind. Die Adreßspeicherplätze 0₁₀ bis 255₁₀ werden bei dem FM-Modus und die Adreßspeicherplätze 256₁₀ bis 511₁₀ werden bei dem MFM-Modus adressiert.
Die Spalten 0, 1 und 2 des Festwertspeichers PROM 62 speichern die frühen, normalen und späten Taktbits, die dem Schieberegister 64 über die Signalleitungen MFMECK + 00, MFMCLK + 00 und MFMLCK + 00 entsprechend zugeführt werden. Die Spalte 3 speichert Binärbits, die über die Signalleitung MFMMCK + 00 anzeigen, daß eine Adreßmarke mit einem fehlenden Takt verarbeitet wird.
Die Fig. 6a und 6b zeigen eine typische Operation beim Einschreiben der Information im MFM-Modus. Gemäß Fig. 6a ist das Signal CLKSIG + 00 ein freischwingendes Taktsignal mit einer Periodendauer von 250 ns, das dem Takteingang des Zählers 54 zugeführt wird. das Signal PDACRY - 00 besitzt negative Impulse mit einer Breite von 250 ns, die alle 4 µs während des FM-Modus und alle 2 µs während des MFM-Modus auftreten.
Das Datenbit kommt aus dem FIFO-Pufferspeicher 30 über die Signalleitung DATAOS + 0A beim Abfall des Impulses PDACRY - 00 und wird in das Schieberegister 38 beim nächsten Anstieg des Impulses PDACRY - 00 geladen. Die Ausgangssignale NRDT01 + 00 bis NRDT06 + 00 werden an die Adreßanschlüsse der Festwertspeicher PROM 60 und 62 angelegt. Deren Ausgangssignale werden in das Schieberegister 64 geladen und sie treten auf der Signalleitung MFMSRI + 00 als Takt- und Datenbits auf. Wenn das Signal NRDT01 + 00 den Logikpegel "1" aufweist, so wird der Adreßspeicherplatz 288₁₀ ausgewählt und hierdurch ein Taktbit geschrieben.
Gemäß Fig. 6b sind drei Schreibzyklen dargestellt und es wird ein Datenbit mit dem Binärwert "1" durch das Schieberegister 38 bei aufeinanderfolgenden Zyklen PDACRY - 00 hindurchgeschoben, was dazu führt, daß Taktbits in die Zellen 0 und 1 und ein Datenbit in die Zelle 2 geschrieben wird. Die Adreßspeicherplätze 288₁₀, 272₁₀ und 264₁₀ werden bei aufeinanderfolgenden Zyklen ausgewählt.
Bezüglich der Logikschaltkreise wurden folgende Schaltungskomponenten verwendet

Zähler 54 74 S169
Schieberegister 38 74 LS164
Schieberegister 64 74 166
Zähler 68 74 LS195
D-Flip-Flop 40, 50 74 LS74
Multiplexer 58 74 LS157

Alle diese Elemente sind in dem Buch der Firma Texas Instruments Inc. "The TTL Data Book für Design Engineers" Copyright 1976 beschrieben.

FIFO-Pufferspeicher 30, 32 9403 (zuvor erwähnt)
PROM 60, 62 93446 beschrieben in "Bipolar Memory
Data Book", veröffentlicht 1977 durch Fairchild, 464 Ellis Street, Mountain View, Kalifornien.

Claims

1. Schaltungsanordnung zum Empfang von digitalen Informationsbytes und zur Abgabe entsprechender digitaler Signalmuster zur Aufzeichnung auf einem Aufzeichnungsmedium in einem vorgebbaren Aufzeichnungsmodus (FM oder MFM),
mit einem ersten Schieberegister, dem jedes Bit des empfangenen Informationsbytes während eines bestimmten Zeitintervalls sukzessive seriell zugeführt wird und während dieses Zeitintervalls als parallel abgegebenes Ausgangssignal des ersten Schieberegisters an einem Speicher als Adresse ansteht, wobei unter den Adressen digitale Daten- und Taktmuster zur Aufzeichnung auf das Aufzeichnungsmedium gespeichert sind und bei der Adreßmarkenerzeugung ein Adreßmarkensignal an den Speicher abgegeben wird, in dem die für die jeweiligen Aufzeichnungsmodi vorgeschriebenen fehlenden Takte des Taktmusters berücksichtigt sind, gekennzeichnet durch
ein zweites Schieberegister (64), dem der Inhalt des ein Datenmuster und ein Taktmuster speichernden Speicherplatzes des Speichers (60, 62) parallel zugeführt wird und dessen Inhalt seriell als das digitale Signalmuster zu dem Aufzeichnungsmedium herausgeschoben wird;
eine Steuereinrichtung (50), die bei der ersten auf das Aufzeichnungsmedium aufzuzeichnenden Adreßmarke das Adreßmarkensignal aktiviert und
einen Zähler (68), der an den Speicher (60, 62) und die Steuereinrichtung (50) angeschlossen ist und durch jedes von dem Speicher gelieferte Signal entsprechend einem fehlenden Takt fortgeschaltet wird, um das von der Steuereinrichtung (50) gelieferte Adreßmarkensignal bei einer vorbestimmten Anzahl fehlender Takte zu deaktivieren.