DE3018027A1 - Schreibsystem - Google Patents

Schreibsystem

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DE3018027A1
DE3018027A1 DE19803018027 DE3018027A DE3018027A1 DE 3018027 A1 DE3018027 A1 DE 3018027A1 DE 19803018027 DE19803018027 DE 19803018027 DE 3018027 A DE3018027 A DE 3018027A DE 3018027 A1 DE3018027 A1 DE 3018027A1
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Description

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Die vorliegende Erfindung betrifft ein System nach dem Gattungsbegriff des Anspruches 1. Insbesondere betrifft sie eine Einrichtung zur Informationscodierung und zur Verschiebung von Takt- und Datenbits beim Einschreiben auf eine magnetische Oberfläche, beispielsweise einer Platte oder einer Diskette.
Das Aufzeichnen digitaler Information mit höherer Dichte auf einem magnetischen Speichermedium ist durch die Entwicklung zahlreicher Codierungsschemata einschließlich der Phasen- und Frequenzcodierung begünstigt worden. Bei erhöhter Datenverarbeitungsgeschwindigkeit wird auch Wert auf eine magnetische Aufzeichnung mit erhöhter Packungsdichte gelegt. Zu diesem Zweck werden binäre Informationsströme verwendet, die einer Frequenzmodulation (FM) bzw. einer modifizierten Frequenzmodulation (MFM) unterzogen werden. Die FM- und MFM—Informationsströme stellen eine codierte Information dar, die allgemein ,,als einfach verdichtet und doppelt verdichtet bezeichnet wird.
Bezüglich der einfach verdichteten FM-Codierung sei auf die US-PS 4 034 348 verwiesen. Die doppelt verdichtete MFM-Codierung ist in einer Veröffentlichung der Control Data Corporation mit dem Titel "MFM Double Density FDD System" vom 16. November 1976 beschrieben. Dort wird auch der Auftritt eines illegalen fehlenden Taktes in dem Adressmarkenfeld beschrieben, der als eine Adressmarke dient.
Während der Erzeugung von codierter FM- und MFM-Information können ernstzunehmende Amplitudenverschiebungen hinsichtlich der Takt- und Datenbits infolge einer magnetischen Verdichtung, einer mechanischen Zitterbewegung und verschiedener elektrischer Effekte auftreten. Das Problem der ArnplitudenverSchiebung stellt ein Erschwernis beim Wiederauffinden der Information während des Lesens dar. Wenn die Größe der Amplitudenverschiebung vorausgesagt werden kann, so kann bezüglich der codierten Daten vor der Aufzeichnung eine Kompensation vorgenommen werden.
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Die FM- und MFM-Vorkompensationssysteme umfassen im allgemeinen frequenzempfindliche Einrichtungen, wie beispielsweise Verzögerungsleitungen, Anordnungen monostabiler Multivibratoren, durch die die Daten neu geordnet werden, indem zu jedem Zeitpunkt die Datenbits in ein oder mehrere Flip-Flops verschoben werden, oder Mehrphasen-Taktquellen.
Die Verzögerungsleitungen besitzen eine begrenzte Genauigkeit, die in neueren Datenverarbeitungssystemen nicht annehmbar ist und sie lassen sich darüber hinaus nicht in integrierter Schaltkreistechnik verwirklichen. Die Anordnung von monostabilen Multivibratoren und die Verwendung von Mehrphasen-Taktquellen stellen einen unnötigen Aufwand des Codiersystems dar und die Wahrscheinlichkeit einer mechanischen Zitterbewegung und von elektrischen Effekten, die eine Amplitudenverschiebung in dem Datenstrom verursachen, wird vergrößert.
In der US-Patentanmeldung mit der Seriennummer 862 258 ist ein System zur Vorkompensation codierter MFM-Information beschrieben, das ohne Verzögerungsleitungen, Flip-Flop-Anordnungen oder Mehrphasen-Taktquellen auskommt. Die dort beschriebene Lösung erfordert jedoch eine relativ große Anzahl von integrierten Schaltkreisen. Ferner wird dort die Vorkompensation durch einen vorgegebenen festen Satz von Regeln verwirklicht.
Es ist daher die Aufgabe der vorliegenden Erfindung, ein vereinfachtes und verbessertes System zum Einschreiben von digitaler Information in ein Speichermedium anzugeben. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgesteltungen der Erfindung sind den Unteransprüchen entnehmbar.
Gemäß der Erfindung wird die auf die magnetisierbare Oberfläche einer Platte' oder Diskette entweder in einem Frequenzmodulationsverfahren oder in einem modifizierten Frequenzmodulationsverfahren einzuschreibende Information in einem FIFO-Pufferspeicher gespeichert. Die Information wird seriell aus dem FIFO-Pufferspeicher in ein Schieberegister ausgelesen, dessen parallele
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Ausgangssignale an die Eingangs-Adressanschlüsse eines programmierbaren Takt-PROM und Daten-PROM angelegt werden.
Mehrere Steuersignale werden ebenfalls den Eingangs-Adressanschlüssen der Festwertspeicher PROM zugeführt. Diese Signale zeigen an, ob das System in einem FM- oder MFM-Modus schreibt, ob das System Adressmarken schreibt oder ob das System auf den inneren Spuren der Platte oder Diskette während des MFM-Modus schreibt, wobei eine Vorkompensation erforderlich ist.
Die Ausgangssignale der Festwertspeicher PROM zeigen die Bitkonfiguration einer jeder Speicherzelle an, sie geben vor, ob eine Start-Schreib- oder Adressmarken-Operation vorliegt und sie zeigen den Betrag der Verschiebung des Takt- oder Datenbits an, wenn eine Vorkompensation erforderlich ist. Die Daten- und Takt-Ausgangssignale des Festwertspeichers PROM werden einem Schieberegister zugeführt und seriell der Platte oder Diskette zum Einschreiben zugeführt, um in Übereinstimmung mit dem Ausgangstakt des Schieberegisters eingeschrieben zu werden. Die in das Speichermedium eingeschriebene Information umfaßt NuIlzeichen, Adressmarkenzeichen, Datenzeichen und zyklische Redundanzzeichen.
Anhand eines in den Figuren der beiliegenden Zeichnungen dargestellten Ausführungsbeispieles sei im folgenden die Erfindung näher erläutert. Es zeigen:
. ■ . ι Fig. 1 ein Blockdiagramm eines typischen Datenverarbei-
tungssystemes,
Fig. 2a typische Takt- und Datenkonfigurationen beim Einschreiben im MFM- und FM-Modus,
Fig. 2b Adressmarken-Bitkonfigurationen im MFM- und
c FM-Modus,
Fig. 3 ein detailliertes Logikdiagramm des bevorzugten
Ausführungsbeispieles,
Fig. 4 die Anordnung der in den Adressspeicherplätzen
des PROM gespeicherten Dateninformation,.
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Fig. 5 die Anordnung der in den Adressspeicherplätzen des PROM gespeicherten Taktinformation, und
Fig. 6a und 6b Zeittaktdiagramme für das Einschreiben von Information im MFM-Modus.
Die Information wird von dem Plattenadapter 12 der Steuerung 10 in Form eines Bytes mit 8 Bit entnommen, die durch die Datensignale ALUOTO+00 bis ALU0T7+00 vorgegeben sind, welche den Dateneingängen von FIFO-Pufferspeichern 30 und 32 zugeführt werden.
Die Pufferspeicher 30 und 32 werden von der Firma Fairchild, 464 Ellis Street, Mountain View, Kalifornien, hergestellt und sind in dem 1976 veröffentlichten Buch "Macrologic Bipolar Microprocessor Data Book" dargestellt und beschrieben. Die FIFO-Puff erspeicher 30 und 32 besitzen 16 Speicherplätze für jeweils 4 Bit und arbeiten im Stapelbetrieb. Die Speicherplätze sind nicht getrennt adressierbar.
Das Logiksignal ADSTBO+00 mit dem Logikpegel "1" wird den parallelen Lade-Eingangsanschlüssen PL der FIFO-Pufferspeicher 30 und zugeführt. Somit werden die Eingang-Datensignale ALUOTO+00 bis ALUOT7+00 gespeichert und zu dem Stapel innerhalb der FIFO-Pufferspeicher 30 und 32 übertragen, wenn das Ausgangssignal IRFÜLL-00 auf den Logikpegel "0" gesetzt und nachfolgend an die TTS-Eingangsanschlüsse angelegt wird. Die Daten durchlaufen den Stapel zu dem Ausgangsregister des FIFO-Pufferspeichers 30, wenn das Ausgangsregister leer ist. Wenn das Ausgangsregister des FIFO-Pufferspeichers 30 voll ist, so befindet sich das Logiksignal ORFULA+00 auf dem Logikpegel "1", wodurch der Ausgang des FIFO-Puff erspeichers 32 gesperrt wird. Das serielle Ausgangs-Datensignal DATAOS+0A wird an dem Ausgangsanschluß QS des FIFO-Pufferspeichers 30 herausgeschoben und über ein fest verdrahtetes ODER-Gatter 70, ein UND/NOR-Gatter 34 und einen Inverter 36 als Datensignal DATAIN+00 beim Anstieg des Zeittaktsignales PDACRY-OO in ein Schieberegister 38 geladen. Wenn die vier seriellen Datenbits aus dem FIFO-Pufferspeicher 30 herausgeschoben worden sind, so schaltet das Signal ORFULA+00 auf den Logikpegel "0" und die
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vier in dem FIFO-Pufferspeicher 32 gespeicherten Bits sind als Datensignal DATOS+0B herausgeschoben und über das ODER-Gatter 70, das UND/NOR-Gatter 34 und den Inverter 36 in das Schieberegister 38 übertragen worden.
Die Ausgangssignale NRDTO1+00 bis NRDTO6+00 werden an die Eingangs-Adressanschlüsse der Festwertspeicher PROM 60 und 62 angelegt. Die Festwertspeicher 60 und 62 sind programmierbare Schaltkreise vom Typ 93446.
Das Ausgangssignal des Festwertspeichers PROM 60 zeigt an; daß Dateninformation auf die Diskette zu schreiben ist und das Ausgangssignal des Festwertspeichers PROM 62 zeigt an, daß Taktinformation auf die Diskette zu schreiben ist. Die Takt- und Daten-Ausgangs signale der Festwertspeicher 60 und 62 werden an den Eingang eines Schieberegisters 64 angelegt und auf der Signalleitung MFMSR1+00 zu dem Gerät 14 herausgeschoben. Die auf die Diskette geschriebenen Formate sind durch die IBM-Herstellerinformation für die zweiseitige Diskette "GA 21-9257-1"; zweite Ausgabe vom November 1977, festgelegt.
Nimmt man zunächst an, daß das Gerät 14 Daten im FM-Modus anfordert, so wird das Signal MFMXXX+00 mit dem Logikpegel "0" dem Adressanschluß 256 der Festwertspeicher 60 und 62 zugeführt. Mehrere Bits der Hexadezimalzahl 00, d. h. acht Datenbits mit dem Wert "0" müssen eingeschrieben werden, worauf die FM-Ädressmarke 24 gemäß Fig. 2b mit dem Hexadezimalwert FE folgt.:Die
F-"
Taktbits sind durch den Hexade.zimalwert C7 codiert und besitzen drei fehlende Takte.
Wenn die Bits des Hexadezimalwertes 00 empfangen werden, so befinden sich die Signale ALUOTO+00 bis ALUOT7+00 auf dem Logikpegel "0", was dazu führt, daß eine Folge von "Q"-Signalen durch das Schieberegister 38 hindurchgeschoben wird, wodurch die Adresse O10 der Festwertspeicher 60 und 62 ausgewählt wird. Gemäß den Figuren 5 und 4 ist an dem Adressspeicherplatz O^Q des Festwertspeichers 62 der Wert 001O2 gespeichert, wodurch
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— Q _
ein Taktbit angezeigt wird. Ebenso ist an dem Adressspeicherplatz O10 des Festwertspeichers 60 der Wert 000O2 gespeichert, wodurch ein Datenbit mit dem Binärwert "0" angezeigt wird. Die Ausgangssignale der Festwertspeicher 60 und 62 werden bei aufeinanderfolgenden PDACRY-00-Zyklen, d. h. alle 4 us dem Eingang des Schieberegisters 64 zugeführt. Der Inhalt des Schieberegisters 64 wird durch das Schreib-Schiebesignal WRTSFT+00 alle 500 r. verschoben. Hierdurch werden alle 4 \is aufeinanderfolgende Taktiiapulse an die Einrichtung 14 über die Signalleitung MFMSRI+00 geliefert.
Die FM-Adressmarke 24 gemäß Fig. 2b besitzt binäre Datenbits mit dem Binärwert "1" und "0", die in Form der Signale ALUOTO+00 bis ALUOT7+00 in die FIFO-Pufferspeicher 30 und 32 geladen werden.
Das Signal ALUOTO+00 mit dem Logikpegel "1" wird ferner dem Eingangsanschluß D eines D-Flip-Flops 50 zugeführt. Die zwei Eingangssignale MYREST+00 und ACPCDS+00 mit dem Logikpegel "1" werden den Eingängen eines UND-Gatters 52 zugeführt. Das Ausgangssignal MYCD3X+00 ist auf den Takteingang des Flip-Flops 50 geschaltet, welches beim Anstieg des Signales ADPCD3+00 gesetzt wird, wodurch ein Adressmarkenzyklus angezeigt wird. Das Ausgangssignal AMKCYC des Flip-Flops 50 wird dem Adressanschluß 128 des Festwertspeichers 60 und 62 zugeführt, wodurch der Adressspeicherplatz 128-Q ausgewählt wird. Ein Binärsignal 1000 wird aus dem Adressspeicherplatz 128^ _ des Festwertspeichers 60 ausgelesen, wodurch das Start-Schreibsignal STRWRT+00 auf den Logikpegel "1" gesetzt wird. Hierdurch kann ein D-Flip-Flop 40 gesetzt werden, wenn das erste Bit der Adressmarke über die Signalleitung DATSTR+00 am Ausgang des fest verdrahteten ODER-Gatters 70 empfangen wird.
In gleicher Weise wird der Binärwert 0010 aus dem Adressspeicherplatz 12810 des Festwertspeichers 62 ausgelesen, wodurch das Ausgangssignal MFMCLK+00 auf den Logikpegel "1" gesetzt wird, was dazu führt, daß ein Taktsignal aus dem Schieberegister 64 über die Signalleitung MFMSR1+00 herausgeschoben wird.
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Das nächste Datenbit wird aus dem Adressspeicherplatz 16O1n des Festwertspeichers 60 ausgelesen, da das Logiksignal· NRDTO1+00 sich auf dem Logikpegel. "1" befindet, was zum Auslesen des Binärwertes 0010 führt, wodurch das Ausgangssignal· MFMDAT+00 auf den Logikpegel "1" gesetzt wird und ein Datenbit mit dem Binärwert "1" zu dem Schieberegister 64 übertragen wird.
In gleicher Weise wird der ein Taktbit anzeigende Binärwert 0010 aus dem AdresSpeicherplatz 160 des Festwertspeichers 62 ausgelesen. Während des nächsten Zyklus wird der Binärwert 0010 aus dem Adresspeicherplatz 176in des Festwertspeichers 62 äus-
IU j
gelesen, wodurch ein Taktimpuls angezeigt wird. Ebenso wird der Binärwert 0010 aus dem Adressspeicherplatz 17O1„ ausgelesen, der ein Datenbit mit dem Binärwert "1" anzeigt.
Beim nächsten Zyklus wird der Binärwert 1000 aus 'dem Adress-Speicherplatz 184 des Festwertspeichers 62 ausgelesen, wodurch ein fehlendes Taktsignal angezeigt wird. Das Ausgangssignal· MFMMCK+00 mit dem Logikpegel· "1" wird dem Eingang eines UND-Gatters 66 zugeführt. Zum Zeitpunkt PDACRY+00 schaltet das Ausgangssignal MFMMCK+00 einen Zähler 68 fort, der die drei fehrenden Taktimpuise ZaWt, die für die Adressmarke erforderlich sind und der das Flip-Fiop 50 über ein ODER-Gatter 42 und ein NOR-Gatter 44 zurückstellt.
Das fehlende Taktsignal MFMMCK+00 befindet sich auf dem Logikpegel "1" für die Adressspeicherplätze 188 und 190, so daß der Zähler 68 das F^p-Fiop 50 nach dem dritten fehienden Taktsignal zurückste^en kann.
Die Ausgangssignaie der Adressspeicherpiätze 184, 188, 190 und 191 des Festwertspeichers 60 setzen Datenbits mit dem Binärwert "1" in dem Schieberegister 64.
Wie aus Fig. 2b erkennbar, besitzt die MFM-Adressmarke einen fehlenden Takt nach dem fünften Datenbit. In diesem Fall befinden sich die Eingangs-Adressanschlüsse 256..n, 1281Q, 321Q,
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und I1Q auf dem Logikpegel "1" und wählen den Adressspeicherplatz 417- Q als letztes Datenbit mit dem Binärwert "1" aus, das in die zweite Position des Schieberegisters 38 geschoben wird und das Ausgangssignal NRDTO1+00 auf den Logikpegel "1" setzt. Das vorhergehende Datenbit mit dem Binärwert "1" setzt das Ausgangssignal NRDTO6+00 auf den Logikpegel "1".
Die MFM-Adressmarke 26 ist in Fig. 2b dargestellt. Das Datenbitmuster stellt den Hexadezimalwert A1 dar und das Taktbitmuster besitzt den Hexadezimalwert OA, wobei ein fehlender Takt zwischen der vierten und fünften Datenbitposition auftritt.
Mit dem Datensignal ALUOTO+00 auf dem Logikpegel "1", wodurch angezeigt wird, daß das Datenbit in der Position 0 den Binärwert "1" besitzt, wird das Flip-Flop 50 beim Anstieg des Logiksignales ADPCD3+00 am Eingang eines UND-Gatters 52 gesetzt. Das Ausgangssignal AMKCYC+00 des Flip-Flops 50 mit dem Logikpegel "1" setzt die Bits der Adresse 128 der Festwertspeicher 60 und 62. Die Bits der Adresse 256 der Festwertspeicher 60 und 62 werden ebenfalls gesetzt, da das MFM-Modussignal MFMXXX+00 für die gesamte Schreibfolge den Logikpegel "1" aufweist.
Der Binärwert 1000 wird aus dem Adressspeicherplatz 3841Q des Festwertspeichers 60 ausgelesen, wodurch eine Schreib-Startoperation angezeigt wird. Das Logiksignal STRWRT+00 mit dem Logikpegel "1" ermöglicht das Setzen des Flip-Flops 40 beim Anstieg des Signales DATSRO+00 beim Beginn des Schreibens des Adressmarkenzeichens. Das Flip-Flop 40 bleibt gesetzt, während die Adressmarkenzeichen, die Datenzeichen und die zyklischen Redundanz-Prüfzeichen geschrieben werden, und es wird durch das Logiksignal CRCCYR-OA mit dem Logikpegel "0" zurückgestellt.
Die Erzeugung der zyklischen Redundanz-Prüfzeichen wird hier nicht beschrieben, da dies nicht mit zur Erfindung gehört. Die zyklischen Redundanz-Prüfbits werden über das UND/NOR-Gatter 34 und den Inverter 36 an das Schieberegister 38 angelegt, wenn die Logiksignale CRCCYC+00 und CRCCOO+OO den Logikpegel "1" aufweisen.
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Wenn die Bitposition 0 der Adressmarke aus dem Schieberegister 38 als Datensignal NRDTO3+00 mit dem Logikpegel "1" ausgegeben wird, so befindet sich das Datensignal NRDTO1+00 auf dein Logikpegel "1", wodurch der Adressspeicherplatz 4 2410 ausgewählt wird und der Binärwert 0010 aus dem Festwertspeicher 60 ausgelesen wird. Dieser Binärwert zeigt den Logikpegel "1" in .der Zelle 0 an und ein Auslesen des Binärwertes 000 aus dem Pestwertspeicher 62 zeigt an, daß kein Taktbit in der Zelle 0 vorliegt. Beim nächsten Zeittakt PDACRY-OO befinden sich die Datensignale NRDTO4+00 und NRDTO2+00 auf dem Logikpegel· "1", wodurch der Adressspeicherplatz 404.~ der Festwertspeicher 60 und 62 ausgewählt wird, welcher die Abwesenheit eines Taktbits und eines Datenbits in der Zelle 1 anzeigt.
Im nächsten Taktzeitpunkt PRDACRY-OO besitzen die Datensignale NRDTO5+00 und NRDTO3+00 den Logikpegel· -"111Y wodurch der Adressspeicherpl·atz 39410 der Festwertspeicher 60 und 62 ausgewählt wird, der die Abwesenheit eines Taktbits und das Vorhandensein eines Bits mit dem Binärwert "1" in der Ze^e 2 anzeigt.
Im nächsten Taktzeitpunkt PDACRY-OO besitzen die Datensignale NRDTO6+00 und NRDTO4+00 den Logikpegel "1" und wählen den Adressspeicherplatz 389-„ der Festwertspeicher 60 und 62 aus, wodurch die Abwesenheit sowohl von Takt- als auch von Datenbits in der Ze^e 3 angezeigt wird.
Beim nächsten Taktsignal PDACRY-OO befindet sich das Datensignal NRDTO5+00 auf dem Logikpegel "0", wodurch der Adressspeicherplatz 386..Q der Festwertspeicher 60 und 62 ausgewählt wird, der das Vorliegen eines Taktbits und die Abwesenheit eines Datenbits in der Zelle 4 anzeigt.
Beim nächsten Taktzyklus PDACRY-OO befinden sich die Datensignale NRDT01+00 und NRDTO6+00 auf dem Logikpegel "1" und diese wählen den Adressspeicherplatz 417.. Q der Festwertspeicher 60 und 62 aus, wodurch das fehlende Taktbit und die Abwesenheit eines Datenbits in der Ze^e 5 angezeigt wird. Der Inhalt der Zellen 6 und 7 wird in.der zuvor beschriebenen Weise bestimmt.
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Das fehlende Taktsignal MFMMCK+OO schaltet den Zähler 68 fort. Da während des MFM-Modus drei Adressmarken erzeugt werden, wird der Zähler 68 bei jeder Adressmarke fortgeschaltet, um das Flip-Flop 50 zurückzustellen, während die dritte Adressmarke geschrieben wird.
Beim Schreiben der Information auf die Innenspuren der Diskette im MFM-Modus wird eine Vorkompensation für die Informationsverschiebung auf dem Speichermedium erforderlich. Das heißt, daß in Abhängigkeit von dem zu schreibenden Bitmuster die Bits 125ns früher, zum normalen Zeitpunkt oder 125 ns später geschrieben werden. Diese Vorkompensation beim Schreiben gestattet das Lesen der Information mit einer geringeren Fehlerhäufigkeit gegenüber dem Lesen ohne Vorkompensation. Als Beispiel sei das Schreiben eines binären Datenmusters von 00110000 angenommen. Wenn der erste Binärwert "0" auf der Signalleitung NRDTOO+OO des Schieberegisters 38 ausgegeben wird, so befindet sich das Signal NRDTO1 +00 auf dem Logikpegel "1" und es wird der Adressspeicherplatz 352.0 der Festwertspeicher 60 und 62 ausgewählt. Die Signale PCMXXX+00 und MFMXXX+00 befinden sich auf dem Logikpegel "1".
Der Festwertspeicher 62 gibt den Binärwert 0010 aus dem Adressspeicherplatz 352 0 aus, wodurch ein normales Taktbit angezeigt wird und der Festwertspeicher 60 gibt den Binärwert 0000 aus dem Adressspeicherplatz 3521Q aus, wodurch ein Datenbit mit dem Binärwert "0" angezeigt wird. Beim nächsten Zyklus wird der Adressspeicherplatz 368.. Q der Festwertspeicher 60 und 62 ausgewählt, wodurch ein frühes Taktbit und ein Datenbit mit dem Binärwert "0" angezeigt wird. Das Logiksignal MFMECK+00 befindet sich auf dem Logikpegel "1" und wird dem Schieberegister 64 eine Position früher zugeführt als dies durch das normale Taktsignal MFMCLK+00 der Fall wäre.
Beim nächsten Zyklus wird der Adressspeicherplatz 344 der Festwertspeicher 60 und 62 ausgewählt, wodurch die Abwesenheit eines Taktbits und eines frühen Datenbits mit dem Binärwert "1" angezeigt wird. Das Ausgangssignal MFMLDT+00 besitzt den Logikpegel "1" und wird dem Schieberegister 64 eine Position später
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zugeführt als dies bei dem normalen Datensignal MFMDAT+00 der Fall ist. ■
Beim nächsten Zyklus wird der Adressspeicherplatz 33 2 der Festwertspeicher 60 und 6 2 ausgewählt, wodurch die Abwesenheit eines Taktbits und ein frühes Datenbit mit dem Binärwert "1" angezeigt wird. Das Ausgangssignal MFMEDT+00 befindet sich auf dem Logikpegel "1" und wird dem Schieberegister 64 eine Position früher zugeführt als dies bei dem normalen Datensignal MFMDAT+00 der Fall wäre. Bei nachfolgenden Zyklen werden die Adressspeicherplätze 32610, 323.Q, 32110 und 32O10 ausgewählt, wodurch Datenbits mit dem Binärwert "0" und kein Taktbit, ein spätes Taktbit, ein frühes Taktbit und normale Taktbits entsprechend angezeigt werden.
Fig. 4 zeigt die Start-Schreib- bzw. Datenbits, die in jedem Adressenspeicherplatz des Festwertspeichers PROM-60 gespeichert sind. Die Adressspeicherplätze 0 bis 255-0 werden adressiert, wenn ein Betrieb im FM-Modus vorliegt und die Adressspeicherplätze 25610 bis 51I1Q werden adressiert, wenn ein Betrieb im MFM-Modus vorliegt.
Das Datenbit in der Spalte O mit dem Binärwert "1" zeigt an, daß ein frühes Datenbit (125 ns früher) mit dem Signal MFMEDT+00 zu schreiben ist. Das Datenbit in der Spalte 1 mit dem Binärwert "1" zeigt an, daß ein normales Datenbit mit dem Signal MFMDAT+00 zu schreiben ist. Das Datenbit in der Spalte 2 mit dem Binärwert "1" zeigt an, daß ein spätes Datenbit (125 ns später) mit dem Signal MFMLDT+00 zu schreiben ist. Das Bit in der Spalte 3 mit dem Logikpegel "1" und somit das Signal STRWRT +00 zeigt an, daß der Daten-Schreibzyklus startet, wenn das erste Datenbit mit dem Binärwert "1" aus dem FIFO-Pufferspeicher 30 ausgegeben ist.
Fig. 5 zeigt die Takt- bzw. fehlenden Taktbits, die in jedem AdressSpeicherplatz des Festwertspeichers PROM-62 gespeichert sind. Die Adressspeicherplätze O10 bis 2551Q werden bei dem FM-Modus und die Adressspeicherplätze 256-_ bis 51I10 werden
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bei dem MFM-Modus adressiert.
Die Spalten 0, 1 und 2 des Festwertspeichers PROM-62 speichern die frühen, normalen und spaten Taktbits, die dem Schieberegister 64 über die Signalleitungen MFMECK+OO, MFMCLK+00 und MFMLCK+00 entsprechend zugeführt werden. Die Spalte 3 speichert Binärbits, die über die Signalleitung MFMMCK+00 anzeigen, daß eine Adressmarke mit einem fehlenden Takt verarbeitet wird.
Die Figuren 6a und 6b zeigen eine typische Operation beim Einschreiben der Information im MFM-Modus. Gemäß Fig. 6a ist das Signal CLKSIG+00 ein freischwingendes Taktsignal mit einer Periodendauer von 250 ns, das dem Takteingang des Zählers 54 zugeführt wird. Das Signal PDACRY-OO ist ein negativ verlaufender Impuls mit einer Breite von 250 ns, der alle 4 \is während des FM-Modus und alle 2 us während des MFM-Modus auftritt.
Das Datenbit kommt aus dem FIFO-Pufferspeicher 30 über die Signalleitung DATAOS+OA beim Abfall des Impulses PDACRY-OO und wird in das Schieberegister 38 beim nächsten Anstieg des Impulses PDACRY-OO geladen. Die Ausgangssignale NRDT01+00 bis NRDT06 +00 werden an die Adressanschlüsse der Festwertspeicher PROM und 62 angelegt. Deren Ausgangssignale werden in das Schieberegister 64 geladen und sie treten auf der Signalleitung MFMSRI+00 als Takt- und Datenbits auf. Wenn das Signal NRDT01+00 den Logikpegel "1" aufweist, so wird der Adressspeicherplatz 288.Q ausgewählt und hierdurch ein Taktbit geschrieben.
Gemäß Fig. 6b sind drei Schreibzyklen dargestellt und es wird ein Datenbit mit dem Binärwert "1" durch das Schieberegister bei aufeinanderfolgenden Zyklen PDACRY-OO hindurchgeschoben, was dazu führt, daß Taktbits in die Zellen 0 und 1 und ein Datenbit in die Zelle 2 geschrieben wird. Die Adressspeicherplätze 288, 272 und 264 werden bei aufeinanderfolgenden Zyklen ausgewählt.
030048/0634
Bezüglich der Logikschaltkreise wurden folgende Schaltungskomponenten verwendet:
Zähler 54 74 S169
Schieberegister 38 74 LS164 Schieberegister 64 74 166
Zähler 68 74 LSI
D-Flip-Flop 40, 50 74 LS74
Multiplexer 58 74 LS157
Alle diese Elemente sind in dem Buch der Firma Texas Instruments Inc. "The TTL Data Book for Design Engineers" Copyright 1976 beschrieben.
FIFO-Pufferspeicher 30, 32 9403 (zuvor erwähnt)
PROM 60, 62 93446. beschrieben in "Bipolar Memory
Data Book", veröffentlicht 1977 durch Fairchild, 464 Ellis Street, Mountain View, Kalifornien.
030048/0694
Leerseite

Claims (9)

  1. HONEYWELL INFORMATION SYSTEMS INC. 9. Mai 1980
    Smith Street 5101730 Ge
    Waltham, Mass., USA Hz/de
    Schreibsystem
    Patentansprüche:
    System zum Einschreiben von digitaler Information in ein Speichermedium mittels Frequenzmodulation (FM) oder modifizierter Frequenzmodulation (MFM), gekennzeichnet durch
    a) einen Pufferspeicher zum Speichern der digitalen Information;
    b) ein erstes an den Pufferspeicher angeschlossenes Schieberegister zur seriellen Aufnahme der digitalen Information und zur Bildung paralleler Ausgangssignale beim Durchschieben der digitalen Information durch das Schieberegister;
    c) einen an das erste Schieberegister angeschlossenen und auf die parallelen Ausgangssignale ansprechenden Festwertspeicher ROM zur Erzeugung von Takt- und Datensignalen; und
    d) ein an den ROM angeschlossenes und auf die Takt- und Datensignale ansprechendes zweites Schieberegister zur Erzeugung der in das Speichermedium einzuschreibenden digitalen Information .
  2. 2. System nach Anspruch 1, gekennzeichnet
    durch eine an den ROM angeschlossene Start-Schreibeinrichtung, die auf ein Start-Schreibsignal und die serielle digitale Information anspricht und ein Schreibdaten-Zyklus-
    030048/0834
    signal erzeugt, das anzeigt, daß die digitale Information in das Speichermedium einzuschreiben ist.
  3. 3. System nach Anspruch 2, gekennzeichnet durch eine an den ROM angeschlossene Adressmarken-Zykluseinrichtung, die auf ein fehlendes Taktsignal anspricht, um ein Adressmarkensignal in einem ersten Zustand zu erzeugen und die die Adressmarke anzeigenden Takt- und Datensignale auszuwählen.
  4. 4. System nach Anspruch 3, dadurch gekennzeichnet , daß der ROM mehrere Adressspeicherplätze mehrere Adressspeicher-Eingangsanschlüsse und mehrere Ausgangsanschlüsse aufweist, wobei die Adressanschlüsse auf Grund der Ausgangssignale, des Adressmarkensignales und eines MFM-Signales den AdressSpeicherplatz auswählen, der die Binärbits entsprechend dem Taktsignal, dem Datensignal, dem Start-Schreibsignal und dem fehlenden Taktsignal enthält.
  5. 5. System nach Anspruch 4, dadurch gekennzeichnet, daß die Adressanschlüsse des ROM ferner auf ein Vorkompensationssignal ansprechen, um die Adressspeicherplätze auszuwählen, die die Binärbits entsprechend den verfrühten und verspäteten Takt- und Datensignalen in Übereinstimmung mit einem vorbestimmten Muster der seriellen digitalen Information enthalten.
  6. 6. System nach Anspruch 5, dadurch gekennzeichnet, daß die Start-Schreibeinrichtung ein erstes bistabiles Schaltelement enthält, das durch die Start-Schreibsignale in die Lage versetzt wird, in einen ersten Zustand zu schalten, wenn ein der seriellen Information zugehöriges Signal ansteigt, wodurch angezeigt wird, daß die digitale Information in das Speichermedium einzuschreiben ist, und das zurückgestellt wird, wenn ein .•Rückstellsignal einem Rückstellahschluß zugeführt wird, welches
    030048/0694
    anzeigt, daß die digitale Information und mehrere zyklische Redundanz-Prüfzeichen in das Speichermedium eingeschrieben sind.
  7. 7. System nach Anspruch 6, dadurch gekennzeichnet, daß die Adressmarken-Zykluseinrichtung aufweist:
    a) eine an den ROM angeschlossene Zähleinrichtung, die auf eine vorbestimmte Anzahl der fehlenden Taktsignale anspricht, um ein Adressmarken-Zyklussignal zu erzeugen;
    b) ein an die Zähleinrichtung angeschlossenes zweites bistabiles Schaltelement, zur Erzeugung des Adressmarkensignales in dem ersten Zustand, wenn es durch die digitale Information gesetzt wird, und zur Erzeugung des Adressmarkensignales in dem zweiten Zustand bei seiner Rückstellung durch das Adressmarken-Zyklussignal.
  8. 8. System nach Anspruch 7, dadurch gekennzeichnet, daß die vorbestimmte Anzahl der fehlenden Taktsignale durch die Zahl 3 vorgegeben ist.
  9. 030048/0634
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