DE2934970C2 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents
Halbleitervorrichtung und Verfahren zu ihrer HerstellungInfo
- Publication number
- DE2934970C2 DE2934970C2 DE2934970A DE2934970A DE2934970C2 DE 2934970 C2 DE2934970 C2 DE 2934970C2 DE 2934970 A DE2934970 A DE 2934970A DE 2934970 A DE2934970 A DE 2934970A DE 2934970 C2 DE2934970 C2 DE 2934970C2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- groove
- semiconductor device
- oxide layer
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000000034 method Methods 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 230000000873 masking effect Effects 0.000 claims description 11
- 238000009413 insulation Methods 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000002955 isolation Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Element Separation (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
Die Erfindung betrifft eine Halbleitervorrichtung mit V-förmigen Isolationsnuten (VIP-Aufbau) gemäß dem
Oberbegriff des Anspruchs 1 und ein Verfahren zu ihrer Herstellung.
Die Isolation zwischen Elementen einer Halbleitervorrichtung
ist im allgemeinen bei einer bipolaren Halbleitervorrichtung, beispielsweise einer bipolaren
integrierten Schaltung [IC), unerläßlich. Diese isolation kann mit einer PN-Übergangsisolation, mit einem
Isoliermaterial oder einer Luftisolation erreicht werden. Die Isolation mit isolierendem Material, insbesondere
eine Isolation des VIP-Aufbaus, hat eine sehr gute Isolationseigenschaft und führt zu einer dichten
integrierten Schaltung im Vergleich mit der PN-Übergangsisolation und der Luftisolation. Folglich wird die
Isolation mit isolierendem Material im allgemeinen bei einer bipolaren Halbiervorrichtung verwendet (Stephen
Wm. Fields, Electronics, 3. Juli 1972, Seiten 65/66).
Wenn eine bipolare Halbleitervorrichtung mit einer VIP-Aufbau-Isolation hergestellt wird, werden die
VIP-Aufbau-Isolation und eine Einstellmarke gleichzeitig
gebildet. Die Einstellmarke ist für Masken, d. h. Mustermasken, notwendig, die bei den Schritten der
Bildung der aktiven Elemente, der passiven Elemente und einer gemusterten Metallschicht in Halbleitervorrichtungen
verwendet werden. Da jedoch die Ausbildung der bisher verwendeten Einstellmarken dieselbe
wie die der VIP-Aufbau-Isolation ist, ist die Kontur der Einstellmarke nicht scharf. Diese unscharfe Kontur ist
für die Maskeneinstellvorgänge ungünstig. Dies wird nachfolgend unter Bezugnahme auf die Fig. 1 bis 7
erläutert
Fig. 1 bis 6 zeigen Teilquerschnitte einer Halbleitervorrichtung
mit einer üblichen Einstellmarke in verschiedenen Schritten ihrer Herstellung durch ein
bekanntes Verfahren.
F i g. 7 zeigt eine Teildraufsicht der Halbleitervorrichtung gemäß F i g. 2.
Ein Substrat 1 (Fig. 1) wird dadurch hergestellt, daß
ein p-Silizium- Einkristall längs der (100)-Ebene geschnitten
wird und dann hochpoliert wird. N+-Bereiche 2 werden als verdeckte Schichten durch ein übliches
Verfahren, beispielsweise Ionenimplantation von n-Dotiermitteln, gebildet. Eine n-Siliziumhalbleiterschicht 3
wird auf dem Siiiziumsubstrat 1 durch epitaktisches Wachsen gebildet. Die Fläche der Siliziumhalbleiterschicht
3 ist die (lOO)-Ebene. Dann wird eine Siliziumdioxid-Schicht 4 auf der Siliziumhalbleiterschicht
3 durch ein übliches Verfahren, beispielsweise thermische Oxidation von Silizium, gebildet. Eine
Silizi'jmnitrid-Schicht 5 wird auf der SiO2-Schicht 4
durch ein übliches Verfahren, beispielsweise chemischer Dampfniederschlag (CVD), gebildet und somit wird der
in F i g. 1 gezeigte Aufbau erhalten.
Die Si3N4-Schicht 5 wird wahlweise durch ein
bekanntes photolithographisches Verfahren geätzt, um öffnungen zu bilden. In den öffnungen werden Teile
entsprechend einem Isolationsgebiet und einem Einstellmarkengebiet der SiO2-Schicht 4 freigelegt. Unter
Verwendung der Si3N4-Schicht 5 mit der gemusterten
öffnung als Maske wird dann die SiO2-Schicht 4 geätzt,
um öffnungen 6 und 7 zu bilden, wie dies in F i g. 2 gezeigt ist, die ein Schnitt längs der Linie H-II der Fig. 7
ist. In der öffnung 6 wird ein Teil entsprechend dem
Isolationsgebiet der epitaktischen Siliziumschicht 3
freigelegt und in der Öffnung 7 wird ein Teil entsprechend dem Einstellmarkenbereich der epitaktischen
Siliziumschicht 3 freigelegt (siehe F i g. 7, die eine Aufsicht zur F i g. 2 ist). Gemäß F i g. 7 hat die öffnung 7
des Einstellmarkenbereichs die Form eines rechteckigen Bands, das einen Teil der Si3N4-Schicht 5 umgibt.
Die öffnung des Einstellmarkengebiets kann jedoch jede beliebige Form haben, beispielsweise T- oder
X-Form.
Die Teile der epitaktischen Siliziumschicht 3 innerhalb der öffnungen 6 und 7 sind anisotrop mit einem
Ätzmittel geätzt, dessen Hauptbestandteil Kaliumhydroxid (KOH) ist, um V-Nuten 8 zu bilden, wie in F i g. 3
gezeigt ist. Eine Siliziumdioxidschicht 9 (Fig.4) ist
durch thermisches Oxidieren der Flächen der V-Nuten 8 gebildet. Während des thermischen Oxidationsvorgangs
wirkt die verbleibende Isolierschicht 5 als Maske gegen Oxidation. Eine polykristalline Siliziumschicht 10 ist auf
der gesamten freigelegten Fläche durch ein chemisches Dampfniederschlagsverfahren gebildet, wie F i g. 4
zeigt. Die polykristalline Siliziumschicht 10 wird poliert, um einen Teil von ihr nur in der V-Nut zu belassen, siehe
F i g. 5. Wenn der Poliervorgang ausgeführt ist, sind die Kanten der verbleibenden Isolierschicht 4 weggebrochen
und der Mittelteil der verbleibenden polykristallinen Siliziumschicht 10 in den V-Nuten ist leicht gezahnt,
siehe Fig. 5.
Die verbleibende polykristalline Siliziumschicht 10 in den V-Nuten 8 wird thermisch oxidiert, um eine dicke
Siliziumdioxid-Schicht 4' zu bilden (Fig. 6). Auf diese
Weise werden eine Einstellmarke und ein VW-Aufbau einer Halbleitervorrichtung gleichzeitig vervollständigt
und isolierte Elementenbereiche 3' (Fig.6) werden gebildet. Dann wird die verbleibende Isolierschicht 5
entfernt, so daß der in F i g. 6 gezeigte Aufbau erhalten wird.
Daraufhin wird ein bipolarer Transistor oder ein passives Element in jeder der isolierten Elementenflächen
3' durch ein übliches Verfahren unter Verwendung gemusterüf Masken gebildet Jede der gemusterten
Masken soll mit der Einstellmarke ausgerichtet sein. Die gebildete Einstellmarke hat jedoch eine unscharfe
Kontur, da die Fläche der polierten polykristallinen Siliziumschicht konkav ist, und ein großer »Vogelüchnabei«
während der thermischen Oxidation des polierten polykristallinen Siliziums erzeugt wird. Die Breite IVl
(Fig.6) einer abgeschrägten Seite der Einstellmarke liegt nämlich zwischen 1,0 und 2,0 μΐη, üblicherweise bei
etwa 1,5 μπι.
Es ist weiterhin eine Halbleitervorfichtung mit einem
Halbleitersubstrat, mit einer epitaktischen Schicht bekannt, die auf dem Halbleitersubstrat gebildet ist und
eine V-Nut aufweist, die sich von der Oberfläche der epitaktischen Schicht zu dem Halbleitersubstrat für eine
V-Nuten-Isolation erstreckt, wobei auf der epitaktischen
Schicht eine Oxidschicht gebildet ist (GB-PS 14 60 124).
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleitervorrichtung der im Oberbegriff des An-Spruchs
1 angegebenen Art zu schaffen, bei der die Einstellmarke so ausgebildet ist, daß sie eine genauere
Maskenausrichtung ermöglicht. Gelöst wird diese Aufgabe durch die Merkmale im kennzeichnenden Teil
des Anspruchs 1. Eine Weiterbildung der Erfindung ist im Anspruch 2 und ein Herstellungsverfahren im
Anspruch 3 angegeben.
Das erfindungsgemäße Verfahren zum Herstellen der Halbleitervorrichtung unterscheidet sich von dem
bekannten Herstellungsverfahren dadurch, daß an der Stelle, an der die Einstellmarke gebildet werden soll, nur
die Maskierschicht, aber nicht die Oxidschicht entfernt wird, wodurch an dieser Stelle die unter der Oxidschicht
liegende epitaktische Schicht während der Oxidiervorgänge der Fläche der V-Nut und der freien Oberfläche
des polykristallinen Siliziums teilweise oxidiert wird.
Die Erfindung wird im folgenden durch ein Ausführungsbeispiel anhand der F i g. 8 bis 14 näher erläutert.
Es zeigen
Fig.8 bis 13 Teilquerschnitte einer Halbleitervorrichtung
in verschiedenen Herstellungsschritten und
F i g. 14 eine Teildraufsicht der Halbleitervorrichtung der F i g. 9.
Ein Substrat 11 (Fig.8) aus p-Einkristall-Silizium
wird mit der (lOO)-Ebenen-Fläche verwende:, um eine bipolare Halbleitervorrichtung mit einer Einstellmarke
zu bilden. Während die Herstellung des Substrats nur eines Teils der Halbleitervorrichtung in den F i g. 8 bis
13 gezeigt ist, ist es übliche Praxis, ein Süizium-Einkristall-Substrat
(Plättchen) für eine große Zahl von eo Halbleitervorrichtungen zu verwenden. N+-Bereiche 12
werden als verdeckte Schichten durch Ionenimplantation von n- Dotierungsmitteln (z. B. Arsen, Phosphor,
Antimon) hergestellt. Eine epitaktische n-Siliziumschicht 13 mit der (100)-Ebenen-Fläche wird auf dem
Siliziumsubstrat U durch ein übliches epitaktisches Wachsen mit Dampf gebildet. Die Dicke der epitaktischen
Schicht 13 liegt zwischen 1,5 und 3,5 μίτι. Eine
Oxidschicht 14 (z. B. S liziumdioxidschicht) mit einer
Dicke zwischen 0,1 μπι und 0,15 μπι wird auf der
epitaktischen Siliziumschicht 13 durch thermische Oxidation der epitaktischen Schicht 13 bei etwa 10000C
gebildet Dann wird eine Maskierschicht 15 (z. B. Siliziumnitridschicht) mit einer Dicke zwischen 0,1 μπι
und 0,25 μπι auf der Oxidschicht 14 durch chemischen Dampfniederschlag gebildet, wie Fig.8 zeigt. Die
Maskierschicht 15 dient als Antioxidationsmaske, wenn ein Oxidationsvorgang ausgeführt wird
Ein erster Photoresistfilm 16 (F i g. 9) mit einer Dicke zwischen 0,8 und 1,0 μΐη wird auf die Maskierschicht 15
aufgebracht. Dann wird der erste Photoresistfilm 16 gemustert Unter Verwendung des gemusterten Photoresistfilms
16 als Maske wird die Maskierschicht 15 so geätzt, daß ein Teil entsprechend einem Isolationsbereich
19 der Oxidschicht 14 und ein Einstellmarkenbereich 17 der Oxidschicht 14 freigelegt werden. Ein
zweiter Photoresistfilm 18 mit einer Dicke zwischen 0,8 und 1,0 μΓΠ wird auf die gesamten freigelegten Flächen
des ersten Photoresistfiims 16 und der Oxidschicht 14
aufgebracht. Der zweite Photoresistfilm 18 wird dann gemustert. Unter Verwendung der gemusterten Photoresistfilme
18 und 16 wird nur der freigelegte Teil der Oxidschicht 14 geätzt, so daß ein Isolationsbereich 19
der epitaktischen Siliziumschicht 13 freigelegt wird, wie in F i g. 9 gezeigt ist. Während des letzteren Ätzvorgangs
wird der Einstallmarkenbereich 17 der Oxidschicht
14 mit dem zweiten Photoresistfilm 18 bedeckt, so daß der Bereich 17 der Oxidschicht 14 nicht geätzt
wird, wie in F i g. 9 gezeigt ist.
Als nächstes werden die gemusterten Photoresistfilme
16 und 18 entfernt Nur der freigelegte Teil 19 der
epitaktischen Siliziumschicht wird anisotrop geätzt, um eine V-Nut 20 zu bilden, die eine Tiefe hat, die bis zu
dem Siliziumsubstrat 11 reicht, wie in den Fig. 10 und 14
dargestellt ist. Fig. 14 ist eine Draufsicht der Fig. 10
und Fig. 10 ist ein Schnitt längs der Linie X-X der F i g. 14. Im Faüe der F i g. 14 hat der Einstellmarkenbereich
17 der Oxidschicht die Form eines rechteckigen Bands, das einen Teil der Maskierschicht 15 wie im Fall
der F i g. 7 umgibt.
Eine Siliziumdioxidschicht 21 mit einer Dicke von etwa 0,5 μπι wird durch thermisches Oxidieren der
Fläche der V-Nut 20 gebildet. Wenn dieser thermische Oxidationsvorgang ausgeführt wird, wird gleichzeitig
ein Teil des Bereichs der epitaktischen Siliziumschicht 13, der unter dem Einstellmarkenbereich 17 der
Oxidschicht 14 liegt, oxidiert, so daß die Dicke der Oxidschicht 14 an dem Einstellmarkenbereich 17 auf
etwa 0,65 μηι vergrößert wird. Dann wird eine
polykristalline Siliziumschicht 22 mit einer Dicke von etwa 8 μπι auf den gesamten freigelegten Flächen der
Maskierschicht 15 und den Oxidschichten 14 und 21 durch ein chemisches Dampfniederschlagsverfahren
gebildet, wie F i g. 11 zeigt.
Die polykristalline Siliziumschicht 22 wird poliert, um einen Teil von ihr nur in der V-Nut zu belassen, siehe
Fig. 12. Ein Teil der polykristallinen Siliziumschicht 22 auf dem Einstellmarkenbereich 17 kann vollständig
entfernt werden, ohne die Kante der Isolierschicht 14 zu brechen.
Der thermische Oxidationsvorgang des Siliziums wird wiederum ausgeführt, um die Fläche der verbleibenden
polykristallinen Siliziumschicht 22 in der V-Nut 20 zu oxidieren. Während des Oxidationsvorgangs wird der
Teil des Bereichs der epitaktischen Siliziumschicht 13, der unter dem Einstellmarkengebiet 17 der Oxidschicht
14 liegt, weiter oxidiert, so daß die Dicke des Gebiets 17 der Oxidschicht 14 auf etwa 1,0 μιη vergrößert wird.
Während des thermischen Oxidationsvorgangs wird ein kleiner Vogelschnabel unvermeidlich am Endteil des
Gebiets 17 der Oxidschicht 14 erzeugt. Zuletzt wird die verbleibende Maskierschicht 15 entfernt und auf diese
Weise wird eine Einstellmarke vervollständigt, siehe Fig. 13. Die Breite W2 (Fig. 13) der abgeschrägten
Seite der gebildeten Einstellmarke 23 liegt zwischen 0,5 und 1,0 μπι. Die Breite W2 der Einstellmarke gemäß der
Erfindung liegt zwischen einem Drittel und der Hälfte der Breite Wl der bekannten Einstellmarke. Da die
Einstellmarke bei der Halbleitervorrichtung nach der Erfindung die oben erwähnte scharfe Kontur aufweist,
können die Ausrichtvorgänge leicht und genau ausgeführt werden. Die Einstellmarke gemäß der Erfindung
wird in jeder der Halbleitervorrichtungen gebildet, die auf einem Halbleiterplättchen geformt werden. Durch
das Verfahren der vorliegenden Erfindung können des weiteren wenigstens zwei große Einstellmarken als
Masken zum Anordnen einer gemusterten Photomaske über einem Halbleiterplättchen durch einen visuellen
Einstellvorgang gebildet werden.
Es können auch ein n-Einkristall-Siliziumsubstrat und
ίο eine epitaktische p-Siliziumschicht anstelle des p-Einkristall-Siliziumsubstrats
und der epitaktischen n-Siliziumschicht verwendet werden. Die Gestalt der zu bildenden
Einstellmarke kann auch eine andere Form, beispielsweise T- oder X-Form haben.
Hierzu 4 Blatt Zeichnungen
Claims (3)
1. Halbleitervorrichtung mit einem Halbleitersubstrat,
mit einer epitaktischen Schicht, die auf dem Halbleitersubstrat gebildet ist und eine V-Nut
aufweist, die sich von der Oberfläche der epitaktischen Schicht zu dem Halbleitersubstrat für eine
V-Nuten-Isolation erstreckt, mit einer auf der epitaktischen Schicht gebildeten Oxidschicht und
mit einer Einstellmarke zur Maskenausrichtung, dadurch gekennzeichnet, daß die Einstellmarke
aus einem örtlich begrenzten, dickeren Teil der Oxidschicht besteht, der in einem bestimmten
Abstand von der V-Nut angeordnet ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Breite der abgeschrägten
Seite der Einstellmarke zwischen 0,5 und i ,5 μίτι liegt.
3. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1 oder 2, bei dem eine
epitaktische Schicht auf einem Halbleitersubstrat gebildet wird, eine Oxidschicht und dann eine
Maskierschicht auf der epitaktischen Schicht gebildet werden, die Oxidschicht und die Maskierschicht
zum Freilegen von Teilen der epitaktischen Schicht stellenweise entfernt werden, die epitaktische
Schicht anisotrop geätzt wird, die Fläche der dadurch entstandenen V-Nut oxidiert wird, die
V-Nut mit polykristallinem Silizium gefüllt wird und die freie Oberfläche des polykristallinen Siliziums
ebenfalls oxidiert wird, dadurch gekennzeichnet, daß an der Stelle, an der die Einstellmarke gebildet
werden soll, nur die Maskierschicht, aber nicht die Oxidschicht entfernt wird, wodurch an dieser Stelle
die unter der Oxidschicht liegende epitaktische Schicht während der Oxidiervorgänge der Fläche
der V-Nut und der freien Oberfläche des polykristallinen Siliziums teilweise oxidiert wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10667778A JPS5534442A (en) | 1978-08-31 | 1978-08-31 | Preparation of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2934970A1 DE2934970A1 (de) | 1980-03-20 |
DE2934970C2 true DE2934970C2 (de) | 1982-06-09 |
Family
ID=14439691
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2934970A Expired DE2934970C2 (de) | 1978-08-31 | 1979-08-29 | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
Country Status (4)
Country | Link |
---|---|
US (1) | US4233091A (de) |
JP (1) | JPS5534442A (de) |
DE (1) | DE2934970C2 (de) |
NL (1) | NL7906476A (de) |
Families Citing this family (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6043024B2 (ja) * | 1978-12-30 | 1985-09-26 | 富士通株式会社 | 半導体装置の製造方法 |
JPS5636143A (en) * | 1979-08-31 | 1981-04-09 | Hitachi Ltd | Manufacture of semiconductor device |
US4309813A (en) * | 1979-12-26 | 1982-01-12 | Harris Corporation | Mask alignment scheme for laterally and totally dielectrically isolated integrated circuits |
JPS56146247A (en) * | 1980-03-25 | 1981-11-13 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS56135975A (en) * | 1980-03-27 | 1981-10-23 | Seiko Instr & Electronics Ltd | Manufacture of semiconductor device |
JPS56160050A (en) * | 1980-05-14 | 1981-12-09 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
DE3129558A1 (de) * | 1980-07-28 | 1982-03-18 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Verfahren zur herstellung einer integrierten halbleiterschaltung |
EP0055521B1 (de) * | 1980-11-29 | 1985-05-22 | Kabushiki Kaisha Toshiba | Verfahren zum Füllen einer Rille in einem Halbleitersubstrat |
JPS57112021A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of semiconductor device |
US4493740A (en) * | 1981-06-01 | 1985-01-15 | Matsushita Electric Industrial Company, Limited | Method for formation of isolation oxide regions in semiconductor substrates |
US4374915A (en) * | 1981-07-30 | 1983-02-22 | Intel Corporation | High contrast alignment marker for integrated circuit fabrication |
JPS5856434A (ja) * | 1981-09-30 | 1983-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS58137245A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 大規模半導体メモリ |
JPS5958838A (ja) * | 1982-09-29 | 1984-04-04 | Hitachi Ltd | 半導体装置 |
US4819054A (en) * | 1982-09-29 | 1989-04-04 | Hitachi, Ltd. | Semiconductor IC with dual groove isolation |
JPS5961045A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
USRE34400E (en) * | 1982-09-29 | 1993-10-05 | Fujitsu Limited | Method for fabricating isolation region in semiconductor devices |
US4830975A (en) * | 1983-01-13 | 1989-05-16 | National Semiconductor Corporation | Method of manufacture a primos device |
JPS59158534A (ja) * | 1983-02-28 | 1984-09-08 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
US4487653A (en) * | 1984-03-19 | 1984-12-11 | Advanced Micro Devices, Inc. | Process for forming and locating buried layers |
US4554728A (en) * | 1984-06-27 | 1985-11-26 | International Business Machines Corporation | Simplified planarization process for polysilicon filled trenches |
FR2571544B1 (fr) * | 1984-10-05 | 1987-07-31 | Haond Michel | Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres |
JPS61222137A (ja) * | 1985-03-06 | 1986-10-02 | Sharp Corp | チップ識別用凹凸パターン形成方法 |
US4632724A (en) * | 1985-08-19 | 1986-12-30 | International Business Machines Corporation | Visibility enhancement of first order alignment marks |
US4671851A (en) * | 1985-10-28 | 1987-06-09 | International Business Machines Corporation | Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique |
US4944836A (en) * | 1985-10-28 | 1990-07-31 | International Business Machines Corporation | Chem-mech polishing method for producing coplanar metal/insulator films on a substrate |
US4642162A (en) * | 1986-01-02 | 1987-02-10 | Honeywell Inc. | Planarization of dielectric layers in integrated circuits |
KR900008384B1 (ko) * | 1986-05-20 | 1990-11-17 | 후지쓰 가부시끼가이샤 | 바아 코우드 패턴을 형성시킨 반도체 웨이퍼의 식별방법 및 반도체 장치의 제조방법 |
US4735679A (en) * | 1987-03-30 | 1988-04-05 | International Business Machines Corporation | Method of improving silicon-on-insulator uniformity |
JP2754609B2 (ja) * | 1988-06-08 | 1998-05-20 | 日本電気株式会社 | 半導体装置の製造方法 |
US4992394A (en) * | 1989-07-31 | 1991-02-12 | At&T Bell Laboratories | Self aligned registration marks for integrated circuit fabrication |
FR2667440A1 (fr) * | 1990-09-28 | 1992-04-03 | Philips Nv | Procede pour realiser des motifs d'alignement de masques. |
US5169488A (en) * | 1990-10-25 | 1992-12-08 | International Business Machines Corporation | Method of forming planarized, reusable calibration grids |
JPH0770589B2 (ja) * | 1990-11-15 | 1995-07-31 | 信越半導体株式会社 | 誘電体分離基板の製造方法 |
JPH05323141A (ja) * | 1992-05-20 | 1993-12-07 | Furukawa Electric Co Ltd:The | 光部品の製造方法 |
US5318663A (en) * | 1992-12-23 | 1994-06-07 | International Business Machines Corporation | Method for thinning SOI films having improved thickness uniformity |
US5346584A (en) * | 1993-07-28 | 1994-09-13 | Digital Equipment Corporation | Planarization process for IC trench isolation using oxidized polysilicon filler |
JP2790416B2 (ja) * | 1993-08-26 | 1998-08-27 | 沖電気工業株式会社 | アライメントマーク配置方法 |
US6197481B1 (en) * | 1998-09-17 | 2001-03-06 | Taiwan Semiconductor Manufacturing Company | Wafer alignment marks protected by photoresist |
US6342735B1 (en) | 1999-09-01 | 2002-01-29 | International Business Machines Corporation | Dual use alignment aid |
KR100461783B1 (ko) * | 2001-12-28 | 2004-12-14 | 동부전자 주식회사 | 반도체 소자의 제조 방법 |
US7247952B2 (en) * | 2003-10-30 | 2007-07-24 | Hewlett-Packard Development Company, L.P. | Optical targets |
CN100468029C (zh) * | 2005-03-03 | 2009-03-11 | 清华大学 | 标准漏孔及其制作方法 |
TWI288473B (en) * | 2005-10-05 | 2007-10-11 | Promos Technologies Inc | Flash memory structure and method for fabricating the same |
CN113571408B (zh) * | 2021-06-29 | 2024-02-09 | 中国科学院长春光学精密机械与物理研究所 | 一种euv掩膜板对准标记及其优化方法和制备方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3783044A (en) * | 1971-04-09 | 1974-01-01 | Motorola Inc | Photoresist keys and depth indicator |
US3979237A (en) * | 1972-04-24 | 1976-09-07 | Harris Corporation | Device isolation in integrated circuits |
US3847687A (en) * | 1972-11-15 | 1974-11-12 | Motorola Inc | Methods of forming self aligned transistor structure having polycrystalline contacts |
US3966501A (en) * | 1973-03-23 | 1976-06-29 | Mitsubishi Denki Kabushiki Kaisha | Process of producing semiconductor devices |
US3883948A (en) * | 1974-01-02 | 1975-05-20 | Signetics Corp | Semiconductor structure and method |
US3913124A (en) * | 1974-01-03 | 1975-10-14 | Motorola Inc | Integrated semiconductor transistor structure with epitaxial contact to the buried sub-collector including fabrication method therefor |
US3956033A (en) * | 1974-01-03 | 1976-05-11 | Motorola, Inc. | Method of fabricating an integrated semiconductor transistor structure with epitaxial contact to the buried sub-collector |
US3911562A (en) * | 1974-01-14 | 1975-10-14 | Signetics Corp | Method of chemical polishing of planar silicon structures having filled grooves therein |
US3892608A (en) * | 1974-02-28 | 1975-07-01 | Motorola Inc | Method for filling grooves and moats used on semiconductor devices |
US3998673A (en) * | 1974-08-16 | 1976-12-21 | Pel Chow | Method for forming electrically-isolated regions in integrated circuits utilizing selective epitaxial growth |
GB1520925A (en) * | 1975-10-06 | 1978-08-09 | Mullard Ltd | Semiconductor device manufacture |
-
1978
- 1978-08-31 JP JP10667778A patent/JPS5534442A/ja active Granted
-
1979
- 1979-08-29 NL NL7906476A patent/NL7906476A/nl not_active Application Discontinuation
- 1979-08-29 DE DE2934970A patent/DE2934970C2/de not_active Expired
- 1979-08-31 US US06/071,085 patent/US4233091A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
NL7906476A (nl) | 1980-03-04 |
DE2934970A1 (de) | 1980-03-20 |
JPS5616549B2 (de) | 1981-04-16 |
JPS5534442A (en) | 1980-03-11 |
US4233091A (en) | 1980-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2934970C2 (de) | Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
DE4019821C2 (de) | Halbleiterbeschleunigungsmesser und Verfahren zu dessen Herstellung | |
DE2641752C3 (de) | Verfahren zur Herstellung eines Feldeffekttransistors | |
DE4309207C2 (de) | Halbleitervorrichtung mit einem piezoresistiven Drucksensor | |
DE19704149B4 (de) | Verfahren zum Herstellen einer Metallverdrahtung an einem Halbleiterbauteil sowie nach diesem Verfahren hergestellte Metallverdrahtung | |
DE3024084A1 (de) | Verfahren zur herstellung von halbleiterbauelementen | |
DE3402629A1 (de) | Verfahren zur herstellung einer halbleitereinrichtung | |
DE2149766A1 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
EP0005185A1 (de) | Verfahren zum gleichzeitigen Herstellen von Schottky-Sperrschichtdioden und ohmschen Kontakten nach dotierten Halbleiterzonen | |
DE1963162B2 (de) | Verfahren zur Herstellung mehrerer Halbleiterbauelemente aus einer einkristallinen Halbleiterscheibe | |
DE2633714C2 (de) | Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung | |
DE4132105A1 (de) | Struktur und verfahren zu ihrer herstellung | |
DE68928951T2 (de) | Verfahren zur Herstellung einer integrierten Schaltung mit Bipolartransistoren | |
DE3631394A1 (de) | Verfahren zum herstellen eines halbleiterbauelements | |
DE3039009C2 (de) | Sperrschicht-Feldeffekttransistor | |
DE2020531C2 (de) | Verfahren zur Herstellung von Silizium-Höchstfrequenz-Planartransistoren | |
DE68921547T2 (de) | Herstellungsverfahren für eine Maske für lithographische Strukturierung. | |
EP0230508A2 (de) | Strukturierter Halbleiterkörper | |
DE2341832C3 (de) | Verfahren zur Herstellung eines Magnetkopfes | |
DE69033515T2 (de) | Verfahren zur Herstellung einer integrierten Schaltung | |
DE1514073B2 (de) | Verfahren zum Verringern der Dicke einer Schicht eines mehrschichtigen Halb leiterkorpers | |
DE1268746C2 (de) | Verfahren zum herstellen einer vielzahl von planartransistoren | |
DE69025916T2 (de) | Herstellungsverfahren für eine halbleitervorrichtung | |
DE2930780A1 (de) | Verfahren zur herstellung von vmos-transistoren | |
DE2139631C3 (de) | Verfahren zum Herstellen eines Halbleiterbauelements, bei dem der Rand einer Diffusionszone auf den Rand einer polykristallinen Siliciumelektrode ausgerichtet ist |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OAP | Request for examination filed | ||
OD | Request for examination | ||
D2 | Grant after examination | ||
8328 | Change in the person/name/address of the agent |
Free format text: REINLAENDER, C., DIPL.-ING. DR.-ING., PAT.-ANW., 8000 MUENCHEN |
|
8339 | Ceased/non-payment of the annual fee |