JPS5856434A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5856434A JPS5856434A JP56155048A JP15504881A JPS5856434A JP S5856434 A JPS5856434 A JP S5856434A JP 56155048 A JP56155048 A JP 56155048A JP 15504881 A JP15504881 A JP 15504881A JP S5856434 A JPS5856434 A JP S5856434A
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、よシ詳しくは半導体集
積回路の製造において特にアイソレージ茸ン領賊の上の
酸化膜を厚く形成する工程において、当該酸化膜とその
下地の損傷を防止する方法に関する。
積回路の製造において特にアイソレージ茸ン領賊の上の
酸化膜を厚く形成する工程において、当該酸化膜とその
下地の損傷を防止する方法に関する。
泗えばパイＩ−ラ半導体集積回路の如き半導体集積回路
の製造において、厚く形成したフィールド酸化膜で回路
の離動素子形成領域を囲む技術が開発されている。第１
図（龜）の断面図を参照すると（なお第１図（＆） −
（ｅ）において、同じ部分は同一符号で示す）、１はＰ
型シリコン基板、２はＮ＋型埋込層、３はＮ型エピタキ
シャル層、４はＮｕ二オンツタ領域５はＰ型ベース領域
、６はこれらの領＃Ｒを島のように囲むＰ型アイソレー
ジ、ｌ／領域箋 ７は約８０００［”叉〕の厚さの二酸
化シリコン（ｓ１ｏ２） 膜、ｒｎｌｏｏｏ 〜１５０
０（Ｘ） の厚さの５１−化膜、８は二酸化シリコン膜
７を形成する選択酸化の際にマスクとして用いた窒化シ
リコン（８１，Ｎ４）膜である。以後の工程でコシクタ
ーンタクト領域、各電極、配線などを形成して半導体集
積回路を完成する。
の製造において、厚く形成したフィールド酸化膜で回路
の離動素子形成領域を囲む技術が開発されている。第１
図（龜）の断面図を参照すると（なお第１図（＆） −
（ｅ）において、同じ部分は同一符号で示す）、１はＰ
型シリコン基板、２はＮ＋型埋込層、３はＮ型エピタキ
シャル層、４はＮｕ二オンツタ領域５はＰ型ベース領域
、６はこれらの領＃Ｒを島のように囲むＰ型アイソレー
ジ、ｌ／領域箋 ７は約８０００［”叉〕の厚さの二酸
化シリコン（ｓ１ｏ２） 膜、ｒｎｌｏｏｏ 〜１５０
０（Ｘ） の厚さの５１−化膜、８は二酸化シリコン膜
７を形成する選択酸化の際にマスクとして用いた窒化シ
リコン（８１，Ｎ４）膜である。以後の工程でコシクタ
ーンタクト領域、各電極、配線などを形成して半導体集
積回路を完成する。
このように厚い酸化膜７をベース領域５の周囲に配設す
ることによりて、ベース領域の側面の容量Ｃを減少せし
め得る・かかる技術Ｋ＞いては、アイソレージ、ン領域
６、ベース領域５などの上に窒化シリコン膜を残して選
択酸化を行ない、以後は自己整合法によってその他の素
子を形成し得る利点がある昏 かかる半導体集積回路において、能動素子あるいは受動
素子が形成された領櫨は、烏の如くにアイソレージ、ン
領械で囲まれるので、アイソレーション領被の上には必
らず配線が形成される。第１図（ｂ）に示されるように
１アイソレージ、ン領械６の上Ｋかかる第１層目の配線
９（ベース電極配線）を形成した場合に、この領ｉ１１
！６の上には酸化膜τが形成されているが、それが薄い
（１０００〜１ｓｏｏ（Ｘ））ため第１層目配線と基板
との間の容量Ｃが大になシ、その結果製造された半導体
集積回路のスイッチング速度が遅くなる。かかる容量Ｃ
を小にし、スイッチング速度を早める目的で、アイソレ
ージ、ン領域６の上の酸化膜τを厚くすることが試みら
れている。
ることによりて、ベース領域の側面の容量Ｃを減少せし
め得る・かかる技術Ｋ＞いては、アイソレージ、ン領域
６、ベース領域５などの上に窒化シリコン膜を残して選
択酸化を行ない、以後は自己整合法によってその他の素
子を形成し得る利点がある昏 かかる半導体集積回路において、能動素子あるいは受動
素子が形成された領櫨は、烏の如くにアイソレージ、ン
領械で囲まれるので、アイソレーション領被の上には必
らず配線が形成される。第１図（ｂ）に示されるように
１アイソレージ、ン領械６の上Ｋかかる第１層目の配線
９（ベース電極配線）を形成した場合に、この領ｉ１１
！６の上には酸化膜τが形成されているが、それが薄い
（１０００〜１ｓｏｏ（Ｘ））ため第１層目配線と基板
との間の容量Ｃが大になシ、その結果製造された半導体
集積回路のスイッチング速度が遅くなる。かかる容量Ｃ
を小にし、スイッチング速度を早める目的で、アイソレ
ージ、ン領域６の上の酸化膜τを厚くすることが試みら
れている。
また別の手段として前記の容量Ｃを小にするため１第１
図（ロ）に示される如くアイソレージ、ン領域６が形成
される部分に例えば高濃度のｔ１！う素＠）を導入して
おき、Ｐ＋型領駿６を形成することが試みられたが、こ
の方法はＰ＋型領被の形成が自己整合によるものではな
いため、ノリーン形成が小さくできない欠点がある。
図（ロ）に示される如くアイソレージ、ン領域６が形成
される部分に例えば高濃度のｔ１！う素＠）を導入して
おき、Ｐ＋型領駿６を形成することが試みられたが、こ
の方法はＰ＋型領被の形成が自己整合によるものではな
いため、ノリーン形成が小さくできない欠点がある。
自己整合によってアイソレージ、ン領賦を形成する従来
の技術によるときは、最初の選択酸化が終った後で、第
２図に示されるように（なお第２図においても、第１図
に示された部分と同じ部分は同一符号で示す）、全面に
レジスト層１０を形成し、アイソレージ、ン領被形成領
斌に窓開けをなす如くにレジスト層ｌＯをｄターニング
してから、アイソレージ、ン領琥形成のため不純物のイ
オン注入をなす、不純物イオン注入を所定の如くになす
については、窒化シリ；ン膜８が存在していて所定の不
純物イオン注入が実現されないので、窒化シリコン膜８
を除去することがなされる。
の技術によるときは、最初の選択酸化が終った後で、第
２図に示されるように（なお第２図においても、第１図
に示された部分と同じ部分は同一符号で示す）、全面に
レジスト層１０を形成し、アイソレージ、ン領被形成領
斌に窓開けをなす如くにレジスト層ｌＯをｄターニング
してから、アイソレージ、ン領琥形成のため不純物のイ
オン注入をなす、不純物イオン注入を所定の如くになす
については、窒化シリ；ン膜８が存在していて所定の不
純物イオン注入が実現されないので、窒化シリコン膜８
を除去することがなされる。
そのために１例えば四弗化炭素（ＣＦ４）を工、チャン
トとするグツズｉエツチング法を用い、第２図に示され
る状態で窒化シリコン膜８を工、チング除去する。かか
るエツチング処理において、窒化シリコンｙ！、８は除
去されるが、下地のシリコンが破損され、極端な場合に
は、下地のシカコンがえぐられたよう表状態になること
が経験された。
トとするグツズｉエツチング法を用い、第２図に示され
る状態で窒化シリコン膜８を工、チング除去する。かか
るエツチング処理において、窒化シリコンｙ！、８は除
去されるが、下地のシリコンが破損され、極端な場合に
は、下地のシカコンがえぐられたよう表状態になること
が経験された。
従ってかがる方法は、それの実施に適正な工、チング除
去が要求されるので量産に適しない０通常窒化シリコン
膜８の下には前記した如く酸化膜が形成されているが、
かかる酸化膜も前記した損傷を防止することができない
だけでなく、それ自体が損傷を受ける場合も経験された
。
去が要求されるので量産に適しない０通常窒化シリコン
膜８の下には前記した如く酸化膜が形成されているが、
かかる酸化膜も前記した損傷を防止することができない
だけでなく、それ自体が損傷を受ける場合も経験された
。
本発明の目的は上記の問題点を解決するＫＴｏｌ）、そ
のために、前記した二−タキシャル層威長の後に半導体
基板表面を全面酸化して約５００〔又〕の膜厚の酸化膜
を形成し、次いでアイソレージ盲ン領域形成領穢上にの
み酸化膜を残すようこの酸化膜を・譬ターニングし、次
いで例えば化学気相成長法で酸化膜（二酸化シリコｙ
（ｓｈｏ、））と、この酸化膜の工、チングのときマス
クとなる例えば窒化シリコン膜を前者が３００〔芙〕、
後者が７００〔芙〕程度の厚さになるようそれぞれ成長
し、次いで窒化シリコン膜と二酸化シリコン膜とをベー
ス領域の如き能動素子形成領域およびアイソレージ、ン
領域形成領穢に対応して・リーニングする方法を提供す
る。
のために、前記した二−タキシャル層威長の後に半導体
基板表面を全面酸化して約５００〔又〕の膜厚の酸化膜
を形成し、次いでアイソレージ盲ン領域形成領穢上にの
み酸化膜を残すようこの酸化膜を・譬ターニングし、次
いで例えば化学気相成長法で酸化膜（二酸化シリコｙ
（ｓｈｏ、））と、この酸化膜の工、チングのときマス
クとなる例えば窒化シリコン膜を前者が３００〔芙〕、
後者が７００〔芙〕程度の厚さになるようそれぞれ成長
し、次いで窒化シリコン膜と二酸化シリコン膜とをベー
ス領域の如き能動素子形成領域およびアイソレージ、ン
領域形成領穢に対応して・リーニングする方法を提供す
る。
以下、本発明の方法の実施例を添付図面を参照して説明
する。
する。
第３図には本発明の方法を実施する工程における半導体
装置の要部が断面で示される。第３図０）には、Ｐ型シ
リコン基板１１ＫＮ 型埋込層１２とその上ＫＮ′Ｗ１
エピタキシャル層が公知の技術で形成された構造が示さ
れる。前記した如く、アイソレージ、ン領械形成領械夏
、。上により厚く酸化膜を形成する目的で全面に約５０
０ （１） （Ｄ厚さの第１の酸化［（二酸化シリコン
膜）１４を形成し、それが、アイソレージ、ン領域の上
にのみ残存する如く第３図（１）に示されるよう十分余
裕をとって・ダターニングする。次いで、例えば化学気
−相成長法で第２の酸化膜（二酸化シリプン膜）１５と
窒化シリコン膜１６を順次、前者は３００ （Ｄ 、後
者Ｈ’ｙｏｏｃ叉〕の厚さに成長する。引続き、づ−ス
領被とアイソレージ、ン領械に対応して窒化シリコンＪ
［１６ｆ図示の如くΔターニングシ、次いで窒化シリコ
ン膜１６をマスクにして第２の二酸化シリコン膜１５を
エツチング除去し、更にアイソレージ、ン領域形成部１
１０の上にあつた第１の二酸化シリコン膜１４も工、チ
ンダ除去する０図において工、チング除去された酸化膜
と窒化シリコン膜は点線で示す。
装置の要部が断面で示される。第３図０）には、Ｐ型シ
リコン基板１１ＫＮ 型埋込層１２とその上ＫＮ′Ｗ１
エピタキシャル層が公知の技術で形成された構造が示さ
れる。前記した如く、アイソレージ、ン領械形成領械夏
、。上により厚く酸化膜を形成する目的で全面に約５０
０ （１） （Ｄ厚さの第１の酸化［（二酸化シリコン
膜）１４を形成し、それが、アイソレージ、ン領域の上
にのみ残存する如く第３図（１）に示されるよう十分余
裕をとって・ダターニングする。次いで、例えば化学気
−相成長法で第２の酸化膜（二酸化シリプン膜）１５と
窒化シリコン膜１６を順次、前者は３００ （Ｄ 、後
者Ｈ’ｙｏｏｃ叉〕の厚さに成長する。引続き、づ−ス
領被とアイソレージ、ン領械に対応して窒化シリコンＪ
［１６ｆ図示の如くΔターニングシ、次いで窒化シリコ
ン膜１６をマスクにして第２の二酸化シリコン膜１５を
エツチング除去し、更にアイソレージ、ン領域形成部１
１０の上にあつた第１の二酸化シリコン膜１４も工、チ
ンダ除去する０図において工、チング除去された酸化膜
と窒化シリコン膜は点線で示す。
次いで、窒化シリコン膜１６をマスクとして選択酸化を
なし、酸化膜（フィールド酸化膜）１７を４０００１：
叉〕の厚さに形成する（第３図伽））、同図において、
酸化膜１τは酸化膜１４と１５とが合体した酸化膜を示
し、その厚さは５００（１）＋ａｏｏ［Ｘ：＋＝ｓｏｏ
ｃｎ）で、ペース領域形成部Ｂ。
なし、酸化膜（フィールド酸化膜）１７を４０００１：
叉〕の厚さに形成する（第３図伽））、同図において、
酸化膜１τは酸化膜１４と１５とが合体した酸化膜を示
し、その厚さは５００（１）＋ａｏｏ［Ｘ：＋＝ｓｏｏ
ｃｎ）で、ペース領域形成部Ｂ。
上の酸化ｉｔ ５ （膜厚３００ ＣＸ） ） ！ ｌ
：ｚも第１０酸化膜（膜厚５００ ｃＸ） ”）の分だ
けよシ厚い。次いでフォト・レジスト層１８を形成し、
それをアイソレージ冒ン領被形成部の窓開きをなすため
ツクターニングし、前記した如く四弗化炭素を用いての
プラズマエア千ングによシ窒化シリコン膜１６をエツチ
ング除去する。かかる工程において、アイソレージ、ン
領峻形成部の上には、８００ＣＸ）の膜厚の酸化膜１τ
が形成されているから、酸化膜ｌτの下地のシリコンエ
ピタキシャル層３の損傷は防止される。
：ｚも第１０酸化膜（膜厚５００ ｃＸ） ”）の分だ
けよシ厚い。次いでフォト・レジスト層１８を形成し、
それをアイソレージ冒ン領被形成部の窓開きをなすため
ツクターニングし、前記した如く四弗化炭素を用いての
プラズマエア千ングによシ窒化シリコン膜１６をエツチ
ング除去する。かかる工程において、アイソレージ、ン
領峻形成部の上には、８００ＣＸ）の膜厚の酸化膜１τ
が形成されているから、酸化膜ｌτの下地のシリコンエ
ピタキシャル層３の損傷は防止される。
次いでフォトレゾスト層１８をマスクとして硼素の）を
イオン注入する。注入条件は酸化膜１７でてスキングさ
れるよう加速電圧３５ （Ｋｅｙ〕でドーズ量ｓｘ １
０１ｓ（ｔＭ−” ）にする。次いで再度熱処理をなし
て、酸化膜１γを約７０００Ｘの厚さの酸化［１１７’
に変換する（第３図（０）、かかる熱処理にヨ２ テ酸
化膜１７ ハ（（７０００）２＋（４０００）２） ′
Ｌ：、８２００（１）の厚さの酸化膜１７＃となる。こ
のとき酸化膜１７’と酸化膜１７′との段差Ｓは、（８
２００−７０００）Ｘ（１５５＝６６０ Ｃ芙〕である
。
イオン注入する。注入条件は酸化膜１７でてスキングさ
れるよう加速電圧３５ （Ｋｅｙ〕でドーズ量ｓｘ １
０１ｓ（ｔＭ−” ）にする。次いで再度熱処理をなし
て、酸化膜１γを約７０００Ｘの厚さの酸化［１１７’
に変換する（第３図（０）、かかる熱処理にヨ２ テ酸
化膜１７ ハ（（７０００）２＋（４０００）２） ′
Ｌ：、８２００（１）の厚さの酸化膜１７＃となる。こ
のとき酸化膜１７’と酸化膜１７′との段差Ｓは、（８
２００−７０００）Ｘ（１５５＝６６０ Ｃ芙〕である
。
次いで再び熱処理を行なって、前記硼素を活性化しＰ型
アイソレージ、ン領斌２３を形成する。
アイソレージ、ン領斌２３を形成する。
しかる後公知の技術でペース、エミッタおよびコレクタ
コンタクト領域２０ｅ２１，２２などを形成する。かか
る構造においてアイソレージ、ン領械２３（Ｄ上に配Ｍ
（コレクタ引出し電極２４）等を形成すると（Ｋ３図（
ｄ） ） 、配線２４とシリコン基板１１との間には、
７０００（Ｘ〕の厚さの酸化膜の改善に効果的であシ、
更に酸化膜１７“と１７１との間の段差は６００〔叉〕
１度であるから、配線２３の断線の危険は減少する。し
かも酸化膜１７“の下地シリコンの損傷がないので、半
導体集積回路の特性が害されることは防止される拳なお
同図において、２５はペース電極、２６は工電、タ電極
を示す。
コンタクト領域２０ｅ２１，２２などを形成する。かか
る構造においてアイソレージ、ン領械２３（Ｄ上に配Ｍ
（コレクタ引出し電極２４）等を形成すると（Ｋ３図（
ｄ） ） 、配線２４とシリコン基板１１との間には、
７０００（Ｘ〕の厚さの酸化膜の改善に効果的であシ、
更に酸化膜１７“と１７１との間の段差は６００〔叉〕
１度であるから、配線２３の断線の危険は減少する。し
かも酸化膜１７“の下地シリコンの損傷がないので、半
導体集積回路の特性が害されることは防止される拳なお
同図において、２５はペース電極、２６は工電、タ電極
を示す。
々お、以上の説明ではＰ′展シリコン基板を例に以後の
工程を説明したが、本発明の適用範凹は説明され図示さ
れた例に限定されるものではない。
工程を説明したが、本発明の適用範凹は説明され図示さ
れた例に限定されるものではない。
第１図（、） −（、）は従来技術による半導体装置の
断面図、第２図は第１図の装置を形成する工程ＫＴｈけ
るその要部の断面図、第ｓ ｆｆ１（ａ） −（ｄ）は
本発明の方法を実施する工程における半導体装置の要部
の断面図である。 １１・・・シリコン基板、１２ψ・・埋込層、１３−・
・エピタキシャル層、１４・・・第１の酸化膜（二酸化
シリコンＭ）、１５・・・第２の酸化膜（二酸化シリコ
ン膜）、１６・・・窒化シリコン膜、１７．１τ。 １７“、１７１・・・酸化膜（二酸化シリコン罠）、１
８・・・レゾスト層、２０・・・イース領械、２１・・
・エミ、り領域、２２・・・；レクタ；ンタクト領駿、
２３・・・アイソレージ、ン領斌、２４・・・電極（第
１層配線）。 第２図 第３図 手続補正書（自発） 昭和 年 月 Ｆ］ ５７．１０．２５ 特許庁長官殿 、事件の表示 昭和５６年特許願第１５１５０４８号 補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富士通株式会社 代 理 人 住所 神奈川県用崎市中原区
上小田中１０１５番地５、補正命令の日付 ６゜ ７゜ （１１本願明細４！第１頁第５行乃至第２頁第３行記載
の待ｉ１’ｆ祷求の範囲を以下のように補正する。 ［−導ｆＩＬ型半導体基板上に反対導鴫櫨エビタキンヤ
ルノーを形成し、前記エピタキシャルノー表面から前記
半導体基板に到達する−４を型アイツレマスクとして第
１の酸化処理を行なう工程、次いで前記アイソレーショ
ン領域形成予定領域上の耐酸化性の膜を除去する工程、
前記アイソレーション領域形成予定領域に一導ｗｔｍ不
純書をイオン注を含むこと？ｆ：荷微とする半導体装置
の袈造万汰。 （２）同第γ貞第１７行乃至第１８行記載の「・・・・
・・マスクとして選択酸化をなし、・・・・・・」全以
下のように補正する。 「・・・・・・マスクとして、水蒸気雰囲気（ＷｅｔＯ
り中において、ＩＩＪＯＯ（℃）、５０分間の酸化処理
全行い、・・・・・」 （３）同ｗｃ８頁＠１７行乃至第１８行記載の「次いで
再度熱処理をなして、・・・・・・」を以下のように補
市する。 ［次いで、水蒸気雰囲気（ｆｅｔｅ、）中において、１
０００〔℃〕、１５５分間の酸化処理を行い、・・・・
・」 （４）同第９頁第４行記載の「次いで再び熱処理全行っ
て、・・・・・・」全以下のように補正する。 「次いで、窒素（Ｎｙ）雰囲気中において。 １１５０（℃〕、４０分間の厘熱処４を行って、・・・
・・」（５）同第９区第５行紀載の「アインＶ−ジョン
領域２３ｔ−形成する。」を以下のように補正する。 「アイソレーション領域２３（第３図（ｄ）を形成する
。」 −１（
断面図、第２図は第１図の装置を形成する工程ＫＴｈけ
るその要部の断面図、第ｓ ｆｆ１（ａ） −（ｄ）は
本発明の方法を実施する工程における半導体装置の要部
の断面図である。 １１・・・シリコン基板、１２ψ・・埋込層、１３−・
・エピタキシャル層、１４・・・第１の酸化膜（二酸化
シリコンＭ）、１５・・・第２の酸化膜（二酸化シリコ
ン膜）、１６・・・窒化シリコン膜、１７．１τ。 １７“、１７１・・・酸化膜（二酸化シリコン罠）、１
８・・・レゾスト層、２０・・・イース領械、２１・・
・エミ、り領域、２２・・・；レクタ；ンタクト領駿、
２３・・・アイソレージ、ン領斌、２４・・・電極（第
１層配線）。 第２図 第３図 手続補正書（自発） 昭和 年 月 Ｆ］ ５７．１０．２５ 特許庁長官殿 、事件の表示 昭和５６年特許願第１５１５０４８号 補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富士通株式会社 代 理 人 住所 神奈川県用崎市中原区
上小田中１０１５番地５、補正命令の日付 ６゜ ７゜ （１１本願明細４！第１頁第５行乃至第２頁第３行記載
の待ｉ１’ｆ祷求の範囲を以下のように補正する。 ［−導ｆＩＬ型半導体基板上に反対導鴫櫨エビタキンヤ
ルノーを形成し、前記エピタキシャルノー表面から前記
半導体基板に到達する−４を型アイツレマスクとして第
１の酸化処理を行なう工程、次いで前記アイソレーショ
ン領域形成予定領域上の耐酸化性の膜を除去する工程、
前記アイソレーション領域形成予定領域に一導ｗｔｍ不
純書をイオン注を含むこと？ｆ：荷微とする半導体装置
の袈造万汰。 （２）同第γ貞第１７行乃至第１８行記載の「・・・・
・・マスクとして選択酸化をなし、・・・・・・」全以
下のように補正する。 「・・・・・・マスクとして、水蒸気雰囲気（ＷｅｔＯ
り中において、ＩＩＪＯＯ（℃）、５０分間の酸化処理
全行い、・・・・・」 （３）同ｗｃ８頁＠１７行乃至第１８行記載の「次いで
再度熱処理をなして、・・・・・・」を以下のように補
市する。 ［次いで、水蒸気雰囲気（ｆｅｔｅ、）中において、１
０００〔℃〕、１５５分間の酸化処理を行い、・・・・
・」 （４）同第９頁第４行記載の「次いで再び熱処理全行っ
て、・・・・・・」全以下のように補正する。 「次いで、窒素（Ｎｙ）雰囲気中において。 １１５０（℃〕、４０分間の厘熱処４を行って、・・・
・・」（５）同第９区第５行紀載の「アインＶ−ジョン
領域２３ｔ−形成する。」を以下のように補正する。 「アイソレーション領域２３（第３図（ｄ）を形成する
。」 −１（
Claims (1)
- 一導電型半導体基板上に反対導電型エピタキシャル層を
形成し、前記エピタキシャル層表面から前記半導体基板
に到達する一導電型アイソレージ１ン領域を形成する方
法において、前記エピタキシャル層全面に酸化膜を形成
し、この酸化膜を前記アイソレージ、ン領斌形成予定領
械上にのみ酸化膜が残る如くにパターニングする工程、
次いで前記基板全面上に酸化膜および耐酸化性の膜を形
成する工程、該耐酸化性膜を該アイソレージ、ン領域形
成予定領稜およびその他の能動素子形成領域に対応して
・リーニングする工程、次いで前記耐酸化性膜をマスク
として第１１ｉりＩＩ！化処理を行なう工程、次いでレ
ジスト層をマスクとして前記アイソレージ、ン領域形成
予定領域上の＃酸化性膜を除去した後前記レジスト層を
マスクとしてアイソレージ、ン領域形成予定領域に一導
電型不純物をイオン注入する工程、しかる後、２回目の
選択酸化処理をなす工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155048A JPS5856434A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
| US06/425,651 US4473940A (en) | 1981-09-30 | 1982-09-28 | Method of producing a semiconductor device |
| DE8282305116T DE3279460D1 (en) | 1981-09-30 | 1982-09-28 | Method of producing a semiconductor device comprising an isolation region |
| EP82305116A EP0076147B1 (en) | 1981-09-30 | 1982-09-28 | Method of producing a semiconductor device comprising an isolation region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155048A JPS5856434A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856434A true JPS5856434A (ja) | 1983-04-04 |
| JPS6252950B2 JPS6252950B2 (ja) | 1987-11-07 |
Family
ID=15597526
Family Applications (1)
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|---|---|---|---|
| JP56155048A Granted JPS5856434A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Country Status (4)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6242033A (ja) * | 1985-08-17 | 1987-02-24 | Olympus Optical Co Ltd | デンシトグラムの表示方法 |
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| JPS6181653A (ja) * | 1984-09-28 | 1986-04-25 | Nec Corp | 半導体装置の自己整合誘電体分離方法 |
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1981
- 1981-09-30 JP JP56155048A patent/JPS5856434A/ja active Granted
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1982
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- 1982-09-28 EP EP82305116A patent/EP0076147B1/en not_active Expired
- 1982-09-28 DE DE8282305116T patent/DE3279460D1/de not_active Expired
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Also Published As
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|---|---|
| EP0076147A2 (en) | 1983-04-06 |
| DE3279460D1 (en) | 1989-03-30 |
| US4473940A (en) | 1984-10-02 |
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| EP0076147B1 (en) | 1989-02-22 |
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