JPS5856434A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5856434A JPS5856434A JP56155048A JP15504881A JPS5856434A JP S5856434 A JPS5856434 A JP S5856434A JP 56155048 A JP56155048 A JP 56155048A JP 15504881 A JP15504881 A JP 15504881A JP S5856434 A JPS5856434 A JP S5856434A
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- oxide film
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- Y10S438/981—Utilizing varying dielectric thickness
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、よシ詳しくは半導体集
積回路の製造において特にアイソレージ茸ン領賊の上の
酸化膜を厚く形成する工程において、当該酸化膜とその
下地の損傷を防止する方法に関する。
積回路の製造において特にアイソレージ茸ン領賊の上の
酸化膜を厚く形成する工程において、当該酸化膜とその
下地の損傷を防止する方法に関する。
泗えばパイI−ラ半導体集積回路の如き半導体集積回路
の製造において、厚く形成したフィールド酸化膜で回路
の離動素子形成領域を囲む技術が開発されている。第1
図(龜)の断面図を参照すると(なお第1図(&) −
(e)において、同じ部分は同一符号で示す)、1はP
型シリコン基板、2はN+型埋込層、3はN型エピタキ
シャル層、4はNu二オンツタ領域5はP型ベース領域
、6はこれらの領#Rを島のように囲むP型アイソレー
ジ、l/領域箋 7は約8000[”叉〕の厚さの二酸
化シリコン(s1o2) 膜、rnlooo 〜150
0(X) の厚さの51−化膜、8は二酸化シリコン膜
7を形成する選択酸化の際にマスクとして用いた窒化シ
リコン(81,N4)膜である。以後の工程でコシクタ
ーンタクト領域、各電極、配線などを形成して半導体集
積回路を完成する。
の製造において、厚く形成したフィールド酸化膜で回路
の離動素子形成領域を囲む技術が開発されている。第1
図(龜)の断面図を参照すると(なお第1図(&) −
(e)において、同じ部分は同一符号で示す)、1はP
型シリコン基板、2はN+型埋込層、3はN型エピタキ
シャル層、4はNu二オンツタ領域5はP型ベース領域
、6はこれらの領#Rを島のように囲むP型アイソレー
ジ、l/領域箋 7は約8000[”叉〕の厚さの二酸
化シリコン(s1o2) 膜、rnlooo 〜150
0(X) の厚さの51−化膜、8は二酸化シリコン膜
7を形成する選択酸化の際にマスクとして用いた窒化シ
リコン(81,N4)膜である。以後の工程でコシクタ
ーンタクト領域、各電極、配線などを形成して半導体集
積回路を完成する。
このように厚い酸化膜7をベース領域5の周囲に配設す
ることによりて、ベース領域の側面の容量Cを減少せし
め得る・かかる技術K>いては、アイソレージ、ン領域
6、ベース領域5などの上に窒化シリコン膜を残して選
択酸化を行ない、以後は自己整合法によってその他の素
子を形成し得る利点がある昏 かかる半導体集積回路において、能動素子あるいは受動
素子が形成された領櫨は、烏の如くにアイソレージ、ン
領械で囲まれるので、アイソレーション領被の上には必
らず配線が形成される。第1図(b)に示されるように
1アイソレージ、ン領械6の上Kかかる第1層目の配線
9(ベース電極配線)を形成した場合に、この領i11
!6の上には酸化膜τが形成されているが、それが薄い
(1000〜1soo(X))ため第1層目配線と基板
との間の容量Cが大になシ、その結果製造された半導体
集積回路のスイッチング速度が遅くなる。かかる容量C
を小にし、スイッチング速度を早める目的で、アイソレ
ージ、ン領域6の上の酸化膜τを厚くすることが試みら
れている。
ることによりて、ベース領域の側面の容量Cを減少せし
め得る・かかる技術K>いては、アイソレージ、ン領域
6、ベース領域5などの上に窒化シリコン膜を残して選
択酸化を行ない、以後は自己整合法によってその他の素
子を形成し得る利点がある昏 かかる半導体集積回路において、能動素子あるいは受動
素子が形成された領櫨は、烏の如くにアイソレージ、ン
領械で囲まれるので、アイソレーション領被の上には必
らず配線が形成される。第1図(b)に示されるように
1アイソレージ、ン領械6の上Kかかる第1層目の配線
9(ベース電極配線)を形成した場合に、この領i11
!6の上には酸化膜τが形成されているが、それが薄い
(1000〜1soo(X))ため第1層目配線と基板
との間の容量Cが大になシ、その結果製造された半導体
集積回路のスイッチング速度が遅くなる。かかる容量C
を小にし、スイッチング速度を早める目的で、アイソレ
ージ、ン領域6の上の酸化膜τを厚くすることが試みら
れている。
また別の手段として前記の容量Cを小にするため1第1
図(ロ)に示される如くアイソレージ、ン領域6が形成
される部分に例えば高濃度のt1!う素@)を導入して
おき、P+型領駿6を形成することが試みられたが、こ
の方法はP+型領被の形成が自己整合によるものではな
いため、ノリーン形成が小さくできない欠点がある。
図(ロ)に示される如くアイソレージ、ン領域6が形成
される部分に例えば高濃度のt1!う素@)を導入して
おき、P+型領駿6を形成することが試みられたが、こ
の方法はP+型領被の形成が自己整合によるものではな
いため、ノリーン形成が小さくできない欠点がある。
自己整合によってアイソレージ、ン領賦を形成する従来
の技術によるときは、最初の選択酸化が終った後で、第
2図に示されるように(なお第2図においても、第1図
に示された部分と同じ部分は同一符号で示す)、全面に
レジスト層10を形成し、アイソレージ、ン領被形成領
斌に窓開けをなす如くにレジスト層lOをdターニング
してから、アイソレージ、ン領琥形成のため不純物のイ
オン注入をなす、不純物イオン注入を所定の如くになす
については、窒化シリ;ン膜8が存在していて所定の不
純物イオン注入が実現されないので、窒化シリコン膜8
を除去することがなされる。
の技術によるときは、最初の選択酸化が終った後で、第
2図に示されるように(なお第2図においても、第1図
に示された部分と同じ部分は同一符号で示す)、全面に
レジスト層10を形成し、アイソレージ、ン領被形成領
斌に窓開けをなす如くにレジスト層lOをdターニング
してから、アイソレージ、ン領琥形成のため不純物のイ
オン注入をなす、不純物イオン注入を所定の如くになす
については、窒化シリ;ン膜8が存在していて所定の不
純物イオン注入が実現されないので、窒化シリコン膜8
を除去することがなされる。
そのために1例えば四弗化炭素(CF4)を工、チャン
トとするグツズiエツチング法を用い、第2図に示され
る状態で窒化シリコン膜8を工、チング除去する。かか
るエツチング処理において、窒化シリコンy!、8は除
去されるが、下地のシリコンが破損され、極端な場合に
は、下地のシカコンがえぐられたよう表状態になること
が経験された。
トとするグツズiエツチング法を用い、第2図に示され
る状態で窒化シリコン膜8を工、チング除去する。かか
るエツチング処理において、窒化シリコンy!、8は除
去されるが、下地のシリコンが破損され、極端な場合に
は、下地のシカコンがえぐられたよう表状態になること
が経験された。
従ってかがる方法は、それの実施に適正な工、チング除
去が要求されるので量産に適しない0通常窒化シリコン
膜8の下には前記した如く酸化膜が形成されているが、
かかる酸化膜も前記した損傷を防止することができない
だけでなく、それ自体が損傷を受ける場合も経験された
。
去が要求されるので量産に適しない0通常窒化シリコン
膜8の下には前記した如く酸化膜が形成されているが、
かかる酸化膜も前記した損傷を防止することができない
だけでなく、それ自体が損傷を受ける場合も経験された
。
本発明の目的は上記の問題点を解決するKTol)、そ
のために、前記した二−タキシャル層威長の後に半導体
基板表面を全面酸化して約500〔又〕の膜厚の酸化膜
を形成し、次いでアイソレージ盲ン領域形成領穢上にの
み酸化膜を残すようこの酸化膜を・譬ターニングし、次
いで例えば化学気相成長法で酸化膜(二酸化シリコy
(sho、))と、この酸化膜の工、チングのときマス
クとなる例えば窒化シリコン膜を前者が300〔芙〕、
後者が700〔芙〕程度の厚さになるようそれぞれ成長
し、次いで窒化シリコン膜と二酸化シリコン膜とをベー
ス領域の如き能動素子形成領域およびアイソレージ、ン
領域形成領穢に対応して・リーニングする方法を提供す
る。
のために、前記した二−タキシャル層威長の後に半導体
基板表面を全面酸化して約500〔又〕の膜厚の酸化膜
を形成し、次いでアイソレージ盲ン領域形成領穢上にの
み酸化膜を残すようこの酸化膜を・譬ターニングし、次
いで例えば化学気相成長法で酸化膜(二酸化シリコy
(sho、))と、この酸化膜の工、チングのときマス
クとなる例えば窒化シリコン膜を前者が300〔芙〕、
後者が700〔芙〕程度の厚さになるようそれぞれ成長
し、次いで窒化シリコン膜と二酸化シリコン膜とをベー
ス領域の如き能動素子形成領域およびアイソレージ、ン
領域形成領穢に対応して・リーニングする方法を提供す
る。
以下、本発明の方法の実施例を添付図面を参照して説明
する。
する。
第3図には本発明の方法を実施する工程における半導体
装置の要部が断面で示される。第3図0)には、P型シ
リコン基板11KN 型埋込層12とその上KN′W1
エピタキシャル層が公知の技術で形成された構造が示さ
れる。前記した如く、アイソレージ、ン領械形成領械夏
、。上により厚く酸化膜を形成する目的で全面に約50
0 (1) (D厚さの第1の酸化[(二酸化シリコン
膜)14を形成し、それが、アイソレージ、ン領域の上
にのみ残存する如く第3図(1)に示されるよう十分余
裕をとって・ダターニングする。次いで、例えば化学気
−相成長法で第2の酸化膜(二酸化シリプン膜)15と
窒化シリコン膜16を順次、前者は300 (D 、後
者H’yooc叉〕の厚さに成長する。引続き、づ−ス
領被とアイソレージ、ン領械に対応して窒化シリコンJ
[16f図示の如くΔターニングシ、次いで窒化シリコ
ン膜16をマスクにして第2の二酸化シリコン膜15を
エツチング除去し、更にアイソレージ、ン領域形成部1
10の上にあつた第1の二酸化シリコン膜14も工、チ
ンダ除去する0図において工、チング除去された酸化膜
と窒化シリコン膜は点線で示す。
装置の要部が断面で示される。第3図0)には、P型シ
リコン基板11KN 型埋込層12とその上KN′W1
エピタキシャル層が公知の技術で形成された構造が示さ
れる。前記した如く、アイソレージ、ン領械形成領械夏
、。上により厚く酸化膜を形成する目的で全面に約50
0 (1) (D厚さの第1の酸化[(二酸化シリコン
膜)14を形成し、それが、アイソレージ、ン領域の上
にのみ残存する如く第3図(1)に示されるよう十分余
裕をとって・ダターニングする。次いで、例えば化学気
−相成長法で第2の酸化膜(二酸化シリプン膜)15と
窒化シリコン膜16を順次、前者は300 (D 、後
者H’yooc叉〕の厚さに成長する。引続き、づ−ス
領被とアイソレージ、ン領械に対応して窒化シリコンJ
[16f図示の如くΔターニングシ、次いで窒化シリコ
ン膜16をマスクにして第2の二酸化シリコン膜15を
エツチング除去し、更にアイソレージ、ン領域形成部1
10の上にあつた第1の二酸化シリコン膜14も工、チ
ンダ除去する0図において工、チング除去された酸化膜
と窒化シリコン膜は点線で示す。
次いで、窒化シリコン膜16をマスクとして選択酸化を
なし、酸化膜(フィールド酸化膜)17を40001:
叉〕の厚さに形成する(第3図伽))、同図において、
酸化膜1τは酸化膜14と15とが合体した酸化膜を示
し、その厚さは500(1)+aoo[X:+=soo
cn)で、ペース領域形成部B。
なし、酸化膜(フィールド酸化膜)17を40001:
叉〕の厚さに形成する(第3図伽))、同図において、
酸化膜1τは酸化膜14と15とが合体した酸化膜を示
し、その厚さは500(1)+aoo[X:+=soo
cn)で、ペース領域形成部B。
上の酸化it 5 (膜厚300 CX) ) ! l
:zも第10酸化膜(膜厚500 cX) ”)の分だ
けよシ厚い。次いでフォト・レジスト層18を形成し、
それをアイソレージ冒ン領被形成部の窓開きをなすため
ツクターニングし、前記した如く四弗化炭素を用いての
プラズマエア千ングによシ窒化シリコン膜16をエツチ
ング除去する。かかる工程において、アイソレージ、ン
領峻形成部の上には、800CX)の膜厚の酸化膜1τ
が形成されているから、酸化膜lτの下地のシリコンエ
ピタキシャル層3の損傷は防止される。
:zも第10酸化膜(膜厚500 cX) ”)の分だ
けよシ厚い。次いでフォト・レジスト層18を形成し、
それをアイソレージ冒ン領被形成部の窓開きをなすため
ツクターニングし、前記した如く四弗化炭素を用いての
プラズマエア千ングによシ窒化シリコン膜16をエツチ
ング除去する。かかる工程において、アイソレージ、ン
領峻形成部の上には、800CX)の膜厚の酸化膜1τ
が形成されているから、酸化膜lτの下地のシリコンエ
ピタキシャル層3の損傷は防止される。
次いでフォトレゾスト層18をマスクとして硼素の)を
イオン注入する。注入条件は酸化膜17でてスキングさ
れるよう加速電圧35 (Key〕でドーズ量sx 1
01s(tM−” )にする。次いで再度熱処理をなし
て、酸化膜1γを約7000Xの厚さの酸化[117’
に変換する(第3図(0)、かかる熱処理にヨ2 テ酸
化膜17 ハ((7000)2+(4000)2) ′
L:、8200(1)の厚さの酸化膜17#となる。こ
のとき酸化膜17’と酸化膜17′との段差Sは、(8
200−7000)X(155=660 C芙〕である
。
イオン注入する。注入条件は酸化膜17でてスキングさ
れるよう加速電圧35 (Key〕でドーズ量sx 1
01s(tM−” )にする。次いで再度熱処理をなし
て、酸化膜1γを約7000Xの厚さの酸化[117’
に変換する(第3図(0)、かかる熱処理にヨ2 テ酸
化膜17 ハ((7000)2+(4000)2) ′
L:、8200(1)の厚さの酸化膜17#となる。こ
のとき酸化膜17’と酸化膜17′との段差Sは、(8
200−7000)X(155=660 C芙〕である
。
次いで再び熱処理を行なって、前記硼素を活性化しP型
アイソレージ、ン領斌23を形成する。
アイソレージ、ン領斌23を形成する。
しかる後公知の技術でペース、エミッタおよびコレクタ
コンタクト領域20e21,22などを形成する。かか
る構造においてアイソレージ、ン領械23(D上に配M
(コレクタ引出し電極24)等を形成すると(K3図(
d) ) 、配線24とシリコン基板11との間には、
7000(X〕の厚さの酸化膜の改善に効果的であシ、
更に酸化膜17“と171との間の段差は600〔叉〕
1度であるから、配線23の断線の危険は減少する。し
かも酸化膜17“の下地シリコンの損傷がないので、半
導体集積回路の特性が害されることは防止される拳なお
同図において、25はペース電極、26は工電、タ電極
を示す。
コンタクト領域20e21,22などを形成する。かか
る構造においてアイソレージ、ン領械23(D上に配M
(コレクタ引出し電極24)等を形成すると(K3図(
d) ) 、配線24とシリコン基板11との間には、
7000(X〕の厚さの酸化膜の改善に効果的であシ、
更に酸化膜17“と171との間の段差は600〔叉〕
1度であるから、配線23の断線の危険は減少する。し
かも酸化膜17“の下地シリコンの損傷がないので、半
導体集積回路の特性が害されることは防止される拳なお
同図において、25はペース電極、26は工電、タ電極
を示す。
々お、以上の説明ではP′展シリコン基板を例に以後の
工程を説明したが、本発明の適用範凹は説明され図示さ
れた例に限定されるものではない。
工程を説明したが、本発明の適用範凹は説明され図示さ
れた例に限定されるものではない。
第1図(、) −(、)は従来技術による半導体装置の
断面図、第2図は第1図の装置を形成する工程KThけ
るその要部の断面図、第s ff1(a) −(d)は
本発明の方法を実施する工程における半導体装置の要部
の断面図である。 11・・・シリコン基板、12ψ・・埋込層、13−・
・エピタキシャル層、14・・・第1の酸化膜(二酸化
シリコンM)、15・・・第2の酸化膜(二酸化シリコ
ン膜)、16・・・窒化シリコン膜、17.1τ。 17“、171・・・酸化膜(二酸化シリコン罠)、1
8・・・レゾスト層、20・・・イース領械、21・・
・エミ、り領域、22・・・;レクタ;ンタクト領駿、
23・・・アイソレージ、ン領斌、24・・・電極(第
1層配線)。 第2図 第3図 手続補正書(自発) 昭和 年 月 F] 57.10.25 特許庁長官殿 、事件の表示 昭和56年特許願第1515048号 補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中1015番地(5
22)名称富士通株式会社 代 理 人 住所 神奈川県用崎市中原区
上小田中1015番地5、補正命令の日付 6゜ 7゜ (11本願明細4!第1頁第5行乃至第2頁第3行記載
の待i1’f祷求の範囲を以下のように補正する。 [−導fIL型半導体基板上に反対導鴫櫨エビタキンヤ
ルノーを形成し、前記エピタキシャルノー表面から前記
半導体基板に到達する−4を型アイツレマスクとして第
1の酸化処理を行なう工程、次いで前記アイソレーショ
ン領域形成予定領域上の耐酸化性の膜を除去する工程、
前記アイソレーション領域形成予定領域に一導wtm不
純書をイオン注を含むこと?f:荷微とする半導体装置
の袈造万汰。 (2)同第γ貞第17行乃至第18行記載の「・・・・
・・マスクとして選択酸化をなし、・・・・・・」全以
下のように補正する。 「・・・・・・マスクとして、水蒸気雰囲気(WetO
り中において、IIJOO(℃)、50分間の酸化処理
全行い、・・・・・」 (3)同wc8頁@17行乃至第18行記載の「次いで
再度熱処理をなして、・・・・・・」を以下のように補
市する。 [次いで、水蒸気雰囲気(fete、)中において、1
000〔℃〕、155分間の酸化処理を行い、・・・・
・」 (4)同第9頁第4行記載の「次いで再び熱処理全行っ
て、・・・・・・」全以下のように補正する。 「次いで、窒素(Ny)雰囲気中において。 1150(℃〕、40分間の厘熱処4を行って、・・・
・・」(5)同第9区第5行紀載の「アインV−ジョン
領域23t−形成する。」を以下のように補正する。 「アイソレーション領域23(第3図(d)を形成する
。」 −1(
断面図、第2図は第1図の装置を形成する工程KThけ
るその要部の断面図、第s ff1(a) −(d)は
本発明の方法を実施する工程における半導体装置の要部
の断面図である。 11・・・シリコン基板、12ψ・・埋込層、13−・
・エピタキシャル層、14・・・第1の酸化膜(二酸化
シリコンM)、15・・・第2の酸化膜(二酸化シリコ
ン膜)、16・・・窒化シリコン膜、17.1τ。 17“、171・・・酸化膜(二酸化シリコン罠)、1
8・・・レゾスト層、20・・・イース領械、21・・
・エミ、り領域、22・・・;レクタ;ンタクト領駿、
23・・・アイソレージ、ン領斌、24・・・電極(第
1層配線)。 第2図 第3図 手続補正書(自発) 昭和 年 月 F] 57.10.25 特許庁長官殿 、事件の表示 昭和56年特許願第1515048号 補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中1015番地(5
22)名称富士通株式会社 代 理 人 住所 神奈川県用崎市中原区
上小田中1015番地5、補正命令の日付 6゜ 7゜ (11本願明細4!第1頁第5行乃至第2頁第3行記載
の待i1’f祷求の範囲を以下のように補正する。 [−導fIL型半導体基板上に反対導鴫櫨エビタキンヤ
ルノーを形成し、前記エピタキシャルノー表面から前記
半導体基板に到達する−4を型アイツレマスクとして第
1の酸化処理を行なう工程、次いで前記アイソレーショ
ン領域形成予定領域上の耐酸化性の膜を除去する工程、
前記アイソレーション領域形成予定領域に一導wtm不
純書をイオン注を含むこと?f:荷微とする半導体装置
の袈造万汰。 (2)同第γ貞第17行乃至第18行記載の「・・・・
・・マスクとして選択酸化をなし、・・・・・・」全以
下のように補正する。 「・・・・・・マスクとして、水蒸気雰囲気(WetO
り中において、IIJOO(℃)、50分間の酸化処理
全行い、・・・・・」 (3)同wc8頁@17行乃至第18行記載の「次いで
再度熱処理をなして、・・・・・・」を以下のように補
市する。 [次いで、水蒸気雰囲気(fete、)中において、1
000〔℃〕、155分間の酸化処理を行い、・・・・
・」 (4)同第9頁第4行記載の「次いで再び熱処理全行っ
て、・・・・・・」全以下のように補正する。 「次いで、窒素(Ny)雰囲気中において。 1150(℃〕、40分間の厘熱処4を行って、・・・
・・」(5)同第9区第5行紀載の「アインV−ジョン
領域23t−形成する。」を以下のように補正する。 「アイソレーション領域23(第3図(d)を形成する
。」 −1(
Claims (1)
- 一導電型半導体基板上に反対導電型エピタキシャル層を
形成し、前記エピタキシャル層表面から前記半導体基板
に到達する一導電型アイソレージ1ン領域を形成する方
法において、前記エピタキシャル層全面に酸化膜を形成
し、この酸化膜を前記アイソレージ、ン領斌形成予定領
械上にのみ酸化膜が残る如くにパターニングする工程、
次いで前記基板全面上に酸化膜および耐酸化性の膜を形
成する工程、該耐酸化性膜を該アイソレージ、ン領域形
成予定領稜およびその他の能動素子形成領域に対応して
・リーニングする工程、次いで前記耐酸化性膜をマスク
として第11iりII!化処理を行なう工程、次いでレ
ジスト層をマスクとして前記アイソレージ、ン領域形成
予定領域上の#酸化性膜を除去した後前記レジスト層を
マスクとしてアイソレージ、ン領域形成予定領域に一導
電型不純物をイオン注入する工程、しかる後、2回目の
選択酸化処理をなす工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56155048A JPS5856434A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
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EP82305116A EP0076147B1 (en) | 1981-09-30 | 1982-09-28 | Method of producing a semiconductor device comprising an isolation region |
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JP56155048A JPS5856434A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
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JPS6252950B2 JPS6252950B2 (ja) | 1987-11-07 |
Family
ID=15597526
Family Applications (1)
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- 1981-09-30 JP JP56155048A patent/JPS5856434A/ja active Granted
-
1982
- 1982-09-28 US US06/425,651 patent/US4473940A/en not_active Expired - Lifetime
- 1982-09-28 EP EP82305116A patent/EP0076147B1/en not_active Expired
- 1982-09-28 DE DE8282305116T patent/DE3279460D1/de not_active Expired
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EP0076147A3 (en) | 1985-09-25 |
EP0076147B1 (en) | 1989-02-22 |
JPS6252950B2 (ja) | 1987-11-07 |
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