DE2932019C2 - Speicheranordnung - Google Patents

Description

VV/. - (ZjZ_x) V,v V_n, + (ZiZZ₂) Vf.-p

begrenzt ist, wobei punktes ist.

der Potentialwert des KipDie Erfindung bezieht sich auf eine Speicheranordnung nach dem Oberbegriff des Patentanspruchs 1.

Beim Bau großer Speicherschaltungen in Matrixanordnung ist die sogenannte Packungsdichte, d. h. die größtmögliche Anzahl der auf einem Halbleiterplättchen unterzubringenden Speicherzellen, eine kritische Größe. Um eine hohe Packungsdichte zu erreichen, muß die Anzahl der Bauelemente je Speicherzelle so klein wie möglich und die Anzahl der Leitungen für den Zugang zu den Zellen so gering wie möglich sein.

Eine bekannte statisches Speicherzelle, die diesen allgemeinen Anforderungen genügt und mit fünf Transistoren auskommt ist z. B. in der Fig. 5 der US-Patentschrift 35 21 242. auf die hier Bezug genommen wird, offenbart. Vier der fünf Transistoren sind zur Bildung eines Flipflops verbunden. Der fünfte Transistor, der im folgenden als »Toriransistor« bezeichnet wird, wirkt als Übertragungsglied (Torschaltung). Seine Stromleitungsstrecke ist zwischen einen einzigen Schaltungspunkt der gleichzeitig Eingang und Ausgang ist (»E/APunkt«), und eine Eingangs/Ausgangs-Leitung (Bitleitung oder »E/A-Leitung«) geschaltet und wird dazu verwendet, entweder den Zustand der Zelle zu fühlen oder Information in die Zelle einzuschreiben. Diese Zelle hat viele Vorteile: sie ist klein, kann über eine einzige, mit der Steuerelektrode des Transistors verbundene Wortleitung angewählt werden, und man braucht nur eine Bitleitung zum Einschreiben von Information in die Zelle und zum Fühlen des Inhalts der Zelle.

Diese Vorteile sind jedoch begleitet von vielerlei Problemen und einander widersprechenden Konstruktionserfordernissen. Um Information in die Zelle einzuschreiben, muß die Impedanz des Tortransistors so niedrig wie möglich gemacht werden, damit die Zelle neue Information aufnehmen kann (d. h. ihren Zustand ändern kann). Wenn aber die Information -ius der Zelle ausgelesen

wird, muß der Tortransistor eine relativ hohe Impedanz haben, um zu verhindern, daß eine Restspannung auf der Bitleitung den Inhalt der Speicherzelle überrennt und ändert.

Eine bekannte Methode zur Minderung der vorstehend genannten Probleme besteht darin, die Einschali-■mpedanz (Zm) der Leitungsstrecke des Tortransistors so zu steuern, daß sie während eines Lesezyklus viel höher als während eines Schreibzyklus ist. Während des Lesens wird Zn 3) relativ hoch gegenüber der Einschaltimpedanz (Zf) der das Flipflop bildenden Transistoren gemacht, so daß die Zelle nichtlöschend gelesen werden kann. Während des Schreibens wird Zm kleiner als Zugemacht, um information in die Zelle einschreiben zu können. Das Vermindern der Größe Zn j auf einen niedrigen Wert beim Schreiben führt jedoch zu einem ernsthaften Problem, wenn man bedenkt, daß dann die angewählten Zellen sowie die ungewählten Zellen mit ihren jeweiligen Bitleitungen gekoppelt sind.

Beispielsweise ist eine große Speichermatrix (z. B. ein 16 K-Speicher mit wahlfreiem Zugriff), die M- N (z.B. 16 384) Speicherzellen hat, in Λ/(ζ. B. 128) Zeilen und N (z. B. 128) Spalten angeordnet, mit jeweils einer Zeilenleitung (Wortleitung) pro Zeile und einer Spaltenleilung (Bitleitung) pro Spalte. Mit jeder Wortieitung sind die Steuerelektroden der N Transistoren einer Zeile verbunden, während die Stromleitungsstrecken dieser Transistoren mit ihrem einen Ende an jeweils eine entsprechende Bitleitung angeschlossen sind.

Bei derartigen großen Speicheranordnungen wird Information normalerweise nur an einer kleinen Zahl (z. B. t, 4 oder 8) von Zellen gleichzeitig eingeschrieben oder gelesen. Jedoch werden alle N Tortransistoren einer Zeile gleichzeitig in den leitenden Zustand getrieben. Wegen der großen Abmessung der Matrix hat die den Bitleitungen zuzuordnende Kapazität einen beträchtlichen Wert, und die Spannungspegel der nichtgewählten Bitleitungen können dicht am Spannungspegel »Null« oder am Spannungspegel »eins« gehalten werden. Die niedrige Impedanz der Tortransistoren und die große Bitleitungskapazität können kombiniert dazu führen, daß viele ungewählte Zellen gestört werden (»Falscheinschreibung«). Obwohl also das Niedrigmachen der Impedanz Znj während des Schreibens das Einschreiben in die Zellen erleichtert, bringt diese Maßnahme andererseits ein ernsthaftes Störungsproblem.

Die hohe Einschaltimpedanz des Tortransisiors während des Lesens erhält man normalerweise dadurch, daß man den Tortransistor so klein wie möglich macht. Es gibt jedoch Grenzen dafür, wie klein man den Tortransistor gegenüber den das Flipflop bildenden Transistoren auslegen kann. Um eine hohe Packungsdichte zu erzielen, werden die Transistoren für die Flipflops *o klein gemacht, wie es die Konstruktionsregeln erlauben. In manchen Fällen läßt sich der Tortransistor nicht noch kleiner machen, und damit ist dann Zn 1 nicht wesentlich größer als die Einschaltimpedanz der Flipflcptransistoren. Bei gleicher Größe der Tor- und Flipfloptransistoren können manche ungewählte Zellen während des Lesens gestört werden, und wegen der Hochohmigkeit von Zn3 geht die Auslesung sehr langsam. Diese Probleme werden noch durch das nichtlineare Impedanzverhalten von Zn s erschwert. Es ist also ein Problem, eine Speichermatrix zu schaffen, die einerseits hohe Packung;; dichte hat und andererseits einen zuverlässigen und schnellen Schreib- und Lesebeti ieb garantiert.

Die Aufgabe der Erfindung besteht darin, eine Speicheranordnung nach dem Oberbegriff des Patentanspruchs 1 derart auszubilden, daß es möglich ist. Informationen schnell und sicher an ausgewählten Zellen des Speichers einzuschreiben oder auszulesen, ohne andere Zellen, die nichi angewählt sind, zu stören.

Die vorliegende Erfindung beruht dabei zum Teil auf der Erkenntnis, daß bei einer an die Bitleitung gelegten Spannung, die gleich oder nahe dem Spannungswert des Kippunkts ist, die Speicherzelle nicht gesCört wird (d. h. ihren Zustand nicht ändert), auch wenn die Impedanz des Tortransistors sehr niedrig ist.

Die Erfindung wird nachstehend an Ausführungsbeispielen an Hand von Zeichnungen näher erläutert

F i g. 1 ein Blockschaltbild der hier beschriebenen matrixartigen Speicheranordnung;

F i g. 2A das Schaltbild einer Speicherzelle, die in der Anordnung nach F i g. 1 Verwendung finden kann;

Fig.2B und 2C idealisierte Ersatzschaltungen der Schaltung nach F i g. 2A für zwei verschiedene Signalbedingungen;

Fig.3 eine graphische Darstellung von Zuständen, die eine Zelle des in F i g. 2 gezeigten Typs als Antwort auf Spannungen annimmt, die an die Bit- und Wortleitungen gelegt werden;

F i g. 4 das Schaltbild eines Leseverstärkers, der in der Schaltung nach F i g. 1 verwendet werden kann; und

F i g. 5, 6, 7 und 8 verschiedene Vorladeschaltungen zur Realisierung der Erfindung.
Die aktiven Bauelemente, die zur Realisierung der

jo Erfindung verwendet werden, sind vorzugsweise Isolierschicht-Feldeffekttransistoren (IGFETs). Aus diesem Grund ist die Schaltungsanordnung in der Zeichnung mit solchen Transistoren dargestellt und wird nachstehend auch so beschrieben. Damit soll jedoch die Verwendung auch anderer Bauelemente nicht ausgeschlossen werden, und wenn z. B. in den Patentansprüchen die Bezeichnung »Transistor« benutzt wird, dann ist d'eser Begriff im allgemeinsten Sinne zu verstehen.
In der Zeichnung sind Anreicherungs-IGFETs des P-Leitfähigkeitstyps mit dem Buchstaben P(und einer zugehörigen Bezugszahl) gekennzeichnet, während Anreicherungs-IG FETs vom N-Leitfähigkeitstyp durch den Buchstaben N (und seine nachgestellte spezielle Bezugszahl) identifiziert werden. D-.e Eigenschaften und Kennlinien von IGFETs sind allgemein bekannt und brauchen hier im einzelnen nicht beschrieben zu werden. Zum leichteren Verständnis der nachfolgenden Beschreibung können die US-Patentschriften 40 37 114 und 40 01 606 herangezogen werden, die jeweils in ihrer Spalte 2 für die Erfindung einschlägige Definitionen und Eigenschaften von IGFETs anführen.

Die Schaltungsanordnung nach Fig. 1 enthält eine Speichermatrix 8 aus Zellen 9, die in Zeilen (Wörter) und Spalten (Bits) angeordnet sind. Jede Speicherzelle enthält, wie in Fig. 2A gezeigt, einen »Tortransistor« Λ/3, dessen Stromleitungsstrecke oder Kanal zwischen eine Bitleitung (BL) und den Eingangs/Ausgangs-Knotenpunkt A eines Flipflops 10 geschaltet ist, das aus zwei überkreuz gekoppelten Invertern /1 und /2 in Komplementärbauweise besteht. Jeder der Inverter /I und /2 enthält zwei IGFETs komplementären Leitungstyps, deren Source-Drain-Strecken in Reihe zueinander zwischen einem Potential Von und Masse liegen. Die Drainelckiroden der den Inverter /1 bildenden Transistore P\ und Ni sind gemeinsam mit den Gateelektroden der Transistoren P2 und Λ/2 an den Eingangs/Ausgangs-Knotenpunkt A angeschlossen, der auch als »externer« KnolenDunkt der Zelle bezeichnet wirrl nip

Drainelektroden der den Inverter /2 bildenden Transistoren P2 und N2 sind mit den Gateelektroden von P1 und NX an einem Knotenpunkt Bmiteinander verbunden, der auch als »interner« Knotenpunkt der Zelle bezeichnet wird. Die Steuerelektrode (Gateelektrode) des Tortransistors N 3 ist mit einer Wortleitung verbunden. Das Potential (V_Wi) an der Wortleitung steuert die Leitfähigkeit des Transistors Λ/3.

Bevor der restliche Teil der F i g. 1 beschrieben wird, sei zunächst nachgewiesen, daß die Speicherzelle bei bestimmten Spannungen an der Bitleitung nicht gestört wird.

Es sei die Schaltung nach F i g. 2A betrachtet und dabei folgendes angenommen:

a) die Flipflop-Transistoren Pi, Ni, P2 und /V2 haben die gleiche Source-Drain-Impedanz für gleiche Werte der Gate-Source-Spannung;

b) der »Wechsel«-Punkt der Inverter IX und 12 liegt bei Vdd/2, d. h. bei negativeren Gatespannungen als Vdd/2 ist der Inverterausgang »hoch« (positiver als Vdd/2), und für positivere Gatespannungen als Vdd/2 ist der Inverterausgang »niedrig« (weniger positiv als Vdd/2;

c) der »Kippunkt« (Vfp) des Flipflops ist Vo/j/2, wobei als Kippunkt diejenige Spannung am Knotenpunkt A definiert ist, bei welcher die Speicherzelle weder Strom aus dem Knotenpunkt A zieht noch Strom zum Knotenpunkt A liefert;

d) an die Bitleitung sei eine Spannung von Vdd/2 Volt gelegt.

Zunächst sei der Zustand der Speicherzelle betrachtet, wenn eine »Eins« gespeichert ist (»hoher« Zustand der Zelle). In diesem Zustand sind die Transistoren PX und N 2 eingeschaltet, und der Knotenpunkt A ist über die Leitungsstrecke des eingeschalteten Transistors Pi mit dem Potential + Von verbunden. Es sei nun angenommen, daß der Tortransistor Ni durch das Anlegen von Vdd Volt an seiner Gateelektrode sehr stark eingeschaltet ist Die Impedanz (Zm) von Λ/3 liegt in Reihe mit der Impedanz (Zp \) von PX zwischen der Bitlcitung, die + Vdd/2 führt, und der Versorgungsleitung, die sich auf + Vdd Volt befindet. Für jeden Wert von Zn₃. der über Null Ohm liegt, muß das Potential am Knotenpunkt A oberhalb Vdd/2 bleiben, und die Zelle bleibt im »hohen« Zustand.

Nun sei der Zustand der Speicherzelle betrachtet, wenn eine »Null« gespeichert ist (»niedriger« Zustand der Zelle. In diesem Zustand sind die Transistoren N i und P 2 eingeschaltet, und der Knotenpunkt A ist über die Drain-Source-Strecke von Ni mit Masse verbunden. Wie eben sei angenommen, daß Λ/3 sehr weit aufgesteuert ist. Zn3 ist nun in Reihe mit der Impedanz (Zn\) des Transistors Nl zwischen die auf Vdd/2 Volt liegende Bitleitung und Masse gekoppelt Für jeden Wert von Z_n j, der größer als Null ist, muß das Potential am Knotenpunkt A unterhalb Vdd/2 bleiben, und die Zelle bleibt im »niedrigen« Zustand. Somit wird die Zelle, wenn die Bitleitung auf Vdd/2 »vorgeladen« ist. nicht gestört, auch wenn Z/v 3 viel kleiner als Zp \ oder Zn ι ist. Die Impedanz von Λ/3 ist nicht mehr kritisch und kann über einen weiten Bereich geändert werden, ohne daß das Problem der Falscheinschreibung auftritt

Es sei nun nachgewiesen, daß es für endliche Werte von Znz einen Sicherheitspsielraum gibt, der hier definiert ist als ein Spannungsbereich, innerhalb dessen Spannungen an der Bitleitung oberhalb oder unterhalb V/r/, liegen können, ohne die Zelle zu einer Zustandsänderung zu veranlassen, wenn sie über Zm mit der Bitleitung gekoppelt ist. Ais Beispiel sei angenommen, daß Z/vj bei eingeschaltetem Transistor Λ/3 gleich einem Viertel der Impedanz Zn\ oder Z/m ist und das Vdd gleich fünf Volt ist.

Zunächst sei der Fall untersucht, daß die Zelle eine »1« speichert. Der Transistor PX ist eingeschaltet, so daß zwischen Vdd und dem Knotenpunkt A die Impedanz Zp\ liegt. Die übrigen Transistoren des Flipflops sind entweder ausgeschaltet oder bieten dem Knotenpunkt A eine hohe Impedanz. Es sei angenommen, daß der Transistor Λ/3 weit aufgesteuert ist, so daß zwischen dem Knotenpunkt A und der Bitleitung die Impedanz Zn λ liegt, die Gemäß Annahme gleich ZnJA ist. Der Zustand, bei dem Zp _t und Zn3 in Reihe zueinander zwischen V₀D und BL liegen, ist idealisiert in Fig.2B dargestellt. Die Spannung (Vbl), die an der Bitleitung existieren muß, um die Spannung (Va) am Knotenpunkt A herunter auf Vbo/2 (z. B. 2,5 Volt) zu bringen, ist bei den angenommenen Impedanzwerten gleich ³/g Vdd (also 1.875 Volt). Bis Vm. negativer als dieser Wert wird, tritt keine Störung der Speicherzelle ein, wenn Λ/3 (dessen ImpedanzZs\ — Ζ/ί/4 ist)eingeschaltet ist.

Es sei nun der Zustand untersucht, in dem die Zelle eine »0« speichert. N1 ist eingeschaltet und zwischen dem Knotenpunkt A und Masse liegt Zni- Es sei angenommen, daß der Transistor Λ/3 weit aufgesteuert ist, so daß zwischen dem Knotenpunkt A und der Bitleitung die Impedanz Zn 1 liegt, die gleich Zn 1/4 ist. Der Zustand der Reihenschaltung von Zn 3 und Zn ι zwischen BL und Masse ist idealisiert in F i g. 2C dargestellt. Der Wert für Vbl. der notwendig ist. um den Knotenpunkt A auf V/jo/2 (z. B. auf 2,5 Volt) zu bringen, ist im Falle der angenommenen Impedanzwerte gleich Vg Von (z. b. 3,215 Volt). Bis V«,. positiver als dieser Wert wird, erfährt die Speicherzelle keine Störung. Für V/.-/· gleich V_WJ/2 und bei auf Vo/j/2 vorgeladener Spannung V_Bl liegt der Sicherheitsspielraum in einem Bereich zwisehen

und

ΙΙ+Ζ,β/Zm}

--Z_nIZ₁

(den allgemeinen Ausdruck für den Bereich des Sicherheitsspielsraums kann man erhalten, indem man Vbo/2 durch V/./> ersetzt). Somit ergibt sich für die angenommenen Werte der Impedanzen Zni, Zn\ und Zp<, ein Sicherheitsspielraum von ± Vdd/8. Dieser Spielraum wird durch das Verhältnis der Impedanz Z/vj zu jeder der Impedanzen der Flipfloptransistoren PX und P 2 bestimmt. Vm. kann innerhalb dieses Spielraums abweichend von Vdd/2 eingestellt werden, ohne die Speicherstelle zu stören, obwohl Vpo/2 der bevorzugte Wert ist

Μ» Dies ist in F i g. 3 veranschaulicht Wie dort zu erkennen, kann im Falle V_m. = V,_)D/2 die an die Gateelektrode von N 3 gelegte Spannung der Wortleitung beträchtlich über Vdd Volt hinaus erhöht werden (und Z_Ni beträchtlich vermindert werden), ohne die Speicherzelle zu stören. Die Bereiche UX und Lf 2 in Fig.3 definieren Zustände, bei denen sich die Einstellung der Speicherzelle infolge von Schwankungen der Temperatur, der Versorgungsspannung und dergleichen ändern kann. Die bei-

den Bereiche sind deswegen nicht symmetrisch, weil der Tortransistor im Sourcefolger-Betrieb leitet, wenn die Spannung V_A am Knotenpunkt A niedrig und V₀,. gleich oder positiver als V_A ist, andererseits aber in Sourceschaltung arbeitet, wenn der Knotenpunkt A hoch und Va;. gleich oder weniger positiv als V_A ist. Indem man die Bitleitungsspannung bei oder nahe dem Kippunkt hält, beseitigt man das Problem, daß ungewählte Zellen während des Schreib- oder Lesebetriebs eine »Falscheinschreibung« oder »Störung« erfahren. Außerdem kann die Impedanz Znj sehr klein gemacht werden, ohne daß Störungsgefahr auftritt. Somit kann N 3 in den leitenden zustand übersteuert werden, und Informationen können sicher und schnell in die gewählten Speicherzellen eingeschrieben werden. Außerdem wird auch die Gefahr beseitigt, daß der inhalt der Speienerzeile während des Lesens, wenn Zni eine kleine Impedanz ist, gestört wird. Wenn Vbl gleich Vdd/2 ist, wird eine zum Auslesen angewählte Zelle den Pegel der Bitleitung entweder anheben (falls die Zelle eine »1« speichert) oder niedriger machen (falls die Zelle eine »0« speichert), jedoch bleibt V_A innerhalb sicherer Grenzen. Somit kann Zm ohne Gefahr während des Lesens kleiner gemacht werden, wodurch ein schnelleres Lesen des Speichers möglich ist, da mehr Strom fließen kann.

Die größere Freiheit in der Konstruktion des Transistors N 3 erlaubt es, die Flipflop-Transistoren so klein wie möglich auszulegen. Somit läßt sich die Zelle insgesamt kleiner herstellen, so daß Speicheranordnungen mit höherer Packungsdichte möglich sind.

Es kann ferner nachgewiesen werden, daß man durch das Vorladen von Bitleitungen die Zellenzustände viel schneller lesen kann. Die mit den Bitleitungen gekoppelten Leseverstärker sind auf ihren Mittelpunkt (höchste Verstärkung und Empfindlichkeit) vorgeladen und fähig, kleine Ausschläge oberhalb und unterhalb des Vorladepunkts schneller zu fühlen.

Gemäß F i g. 1 ist jeder Zeile von Zellen eine Wortleitung zugeordnet (W 1... W 128), die mit den Gateelektroden (Steuerelektroden) der Tortransistoren dieser Zeile verbunden ist Jeder Spalte von Zellen ist eine Bitleitung zugeordnet (B 1... B128), die mit einem Ende der Stromleitungsstrecken der Tortransistoren dieser Spalte verbunden ist Ein Lese/Schreibspannungsgcnerator 12 ist mit einer Schaltung 14 gekoppelt, die eine Pegelverschiebungseinrichtung und eine Wortleitungs-Decodiereinrichtung enthält und an die außerdem Adressenleitungen 16 angeschlossen sind. Die Information der Adressenleitungen wird vom Ausgang eines Übergangsdetektors 17 abgeleitet, dem Eingangssignale über externe Eingangsspeicheradressenleitungen 18 zugeführt werden. Die Information an den Adressenleitungen bestimmt, welche Zeilen zum Einschreiben oder Lesen ausgewählt werden. Die Adressenleitungsdaten werden von dem decodierenden Teil der Schaltung 14 entschlüsselt, der das Ausgangssignal des Spannungsgenerators 12 auf ein ausgewähltes Exemplar der Wortleitungen (WX... W 128) koppelt Der Spannungsgenerator ist vorzugsweise von einem Typ, der auf einer Leitung 13 während des Lesens eine Spannung von Vdd Volt und während des Schreibens eine Spannung von +2 Vdd Volt erzeugt Eine entsprechende Schaltung ist z. B. in der US-Patentschrift 40 00412 und auch in der DE-OS 29 32 020 beschrieben und braucht hier nicht im einzelnen erläutert zu werden. Zur Durchführung der Funktion des Generators 12 läßt sich jedoch auch irgendein anderer Spannungsgenerator verwenden, der geeignete Lese- und Schreibspannungen erzeugen kann. Eine bevorzugte Pegelverschiebungs- und Decodierschaltung ist ebenfalls in der vorstehend genannten Patentanmeldung beschrieben. Es sei jedoch erwähnt, daß zur Durchführung der Funktion der Schaltung 14 auch irgendeine andere bekannte Decodier- und Pegelverschiebungsschaltung verwendet werden kann.

Mit jeder Bitlcitung (B \ ... B 128) der Matrix ist außerdem eine Vorladeschaltung (20_t... 2Oi₂e) verbunden. Die Vorladcschaltungen werden gleichzeitig ein- und

ίο ausgeschaltet, und zwar mittels einer Steuerleitung 22, an die vom Übergangsdetektor 17 ein Vorladeimpuls gelegt wird. Die Vorladeschaltungen (allgemein mit 20/ bezeichnet, wobei 1 < / < 128) dienen dazu, eine vorbestimmte Spannung an den Bitleitungen einzustellen.

Für Zellen beispielsweise, bei denen VVp gleich Vdd/2 ist, setzen die Voriadeschaitungen die Bitieitungen auf ungefähr Vpi>/2. Eine Anzahl von Schaltungen, welche diese Funktion durchführen können, ist in den weiter unten diskutierten F i g. 5 bis 8 dargestellt.

Alle Bitleitungen laufen zu einem Bitleitungsdecodierer 30, der 128 Eingänge aufweist (einen Eingang je Bitleitung) und vier Ausgänge hat, die mit Hauptbitleitungen MBt, MB 2, MB3 und MB4 verbunden sind. Der Decodierer enthält 128 Decodier-Verknüpfungsschaltungen DGi, bei denen es sich im dargestellten Fall um Transistor-Torschaltungen in Komplementärbauweise handelt. Zwischen jede Bitleitung und eine der vier Hauptbitleitungen ist jeweils eine solche Torschaltung geschaltet. Eine (nicht dargestellte)Decodierungseinrichtung liefert Einschaltsignale (Φ\,Φ\) an die Steuer- oder Gateelektroden der Torschaltungen. Während des Lesens werden jeweils vier der Torschaltungen gleichzeitig eingeschaltet so daß vier Bitleitungen über die niedrige Einschaltimpedanz der entsprechenden Torschaltungen mit den vier Hauptbitleitungen gekoppelt sind. Es können auch andere Arten bekannter Decodieranordnungen verwendet werden. Die Torschaltungen sind jedoch besonders günstig, da sie im eingeschalteten Zustand einen niederohmigen, in beiden Richtungen leitenden Weg und im ausgeschalteten Zustand eine hohe Impedanz darstellen. Immer wenn die Speichermatrix gelesen wird, wird der Inhalt von vier Zellen an die Hauptbitleitungen übertragen. Jede Hauptbitieitung ist mit einem Leseverstärker gekoppelt, der ein einfacher Inverter in Komplementärbauweise sein kann, wie er mit der Schaltung /5 im Block des Leseverstärkers 1 der F i g. 1 dargestellt ist Bei dem einfachen Inverter gemäß Fig. 1 bewirkt die vorgeladene Bitleitung, daß die Gateelektroden von Transistoren Ps und /Vs, die den Eingang des Inverters Is darstellen, auf Vdd/2 Volt geladen werden, wenn eine der mit der Hauptbiltleitung MB 1 verbundenen Decodterungs-Torschaltungen eingeschaltet ist. Wenn anschließend eine ausgewählte Zelle durch Einschalten ihres Tortransistors gelesen wird, steigt die Spannung der zugeordneten Hauptbitieitung über VW2 Volt oder sinkt unter V_DDll Volt, was ein schnelles Lesen des Zelleninhalts gewährleistet. In diesem Fall kann die Schaltungsanordnung zur Vorladung also dazu dienen, auch den Lese-Verstärkereingang vorzuladen.

Die Leseverstärker können auch von einem Typ sein, wie er in F i g. 4 dargestellt (und ausführlich in der DE-OS 29 32 018 beschrieben) ist Der Leseverstärker nach Fig.4 enthält komplementäre Transistoren PlO und N10, die einen Inverter /10 bilden, der mit seinem Eingang an eine Hauptbitleitung (MB) angeschlossen ist Zwischen dem Eingang und dem Ausgang des Inverters /10 liegen die Leitungsstrecken zweier weiterer Transi-

stören PG1 und NC 1, die eine wahlweise einschiiltbare Torschaltung TC 1 bilden. Die Torschaltung TG 1 koppelt, wenn sie durch einen Vorladeimpuls eingeschaltet ist, den Eingang und den Ausgang des Inverters /10 über einen relativ niederohmigen Weg miteinander. (In F i g. 4 ist der Vorladeimpuls als negativ gerichteter Impuls dargestellt, es kann jedoch zur selben Zeit ein positiv gerichteter Vorladeimpuls zum Steuern der Vorladeschaltungen erzeugt werden.) Die Transistoren P 10 und N10 stehen zueinander im gleichen Verhältnis wie die Transistoren P1 und N1 der Speicherzellen. Somit mag der Wechsel-Punkt des Inverters /10 der gleiche sein wie beim Inverter /1 der Speicherzellen (angenommenerweise Vdo/2). Ein Transistor P 5, dessen Leitungsstrecke zwischen Vod und den Eingang des Inverters / ίΟ geschaltet ist, spricht auf einen Vorladeimpuls an und lädt den Eingang des Inverters auf einen Wert gerade oberhalb seines Wechsel-Punktes. Der in F i g. 4 dargestellte Leseverstärker enthält außerdem noch einen Transistor PA, um den Invertereingang nach Beendigung des Ladeimpulses geladen zu halten. Das Vorladen aller Bitleitungen auf eine Spannung, die gleich oder nahe dem Niveau der Vorladung an den Hauptbitleitungen ist, hat den Vorteil, daß das Problem der Ladungsneuverteilung bei Einschaltung irgendeiner der Deco- dierungsgatter im Bitleitungsdecodierer 30 vermieden wird. Hierdurch kann der Leseverstärker nahezu sofort auf die Information ansprechen, die den Bitleitun gen aus den Speicherzellen zugeführt wird. Es sei erwähnt, daß jeder Leseverstärker nur die Hauptbitleitung und die mit ihm verbundene ausgewählte Bitleitung vorlädt Die nichtgewählten Bitleitungen, bei dem in Fig. 1 dargestellten Beispiel also eine Menge von 124 aus 128 Leitungen, werden durch die Leseverstärker nicht beeinflußt. Beim Fehlen der Vorladeschaltungen 2O| ... 2O128 würden die nicht angewählten Bitleitungen auf einem Potential irgendwo zwischen Null Volt und V_DD Volt schwimmen, was Anlaß zu den weiter oben diskutierten Problemen gäbe.

Die Funktion der Vorladeschaltungen besteht darin, alle Bitleitungen auf eine vorbestimmte oder eine innerhalb eines Bereichs von Werten liegende Spannung einzustellen, bei welcher die Speicherzelle nicht gestört wird.

Die in F i g. 5 dargestellte Vorladeschaltung enthält je Bitleitung oder Spalte einen ersten und einen zweiten IGFET vom jeweils gleichen Leitungstyp, die allgemein mit NXi und Λ/2, bezeichnet seien, wobei /die Zahlen von 1 bis 128 sind. Die Stromleitungsstrecken des jeder Bitleitung zugeordneten ersten und zweiten Transistors 50 N Xi und N 2, sind in Reihe zueinander zwischen Vp₀ und eine gemeinsame Leitung 310 geschaltet, die mit dem Ausgang eines Ansteuerinverters /_o verbunden ist. Die Gateelektroden der ersten IGFETs alter Vorladeschaltungen sind gemeinsam mit dem Eingang des Inverters 55 Id an die Vorlade-Eingangsklemme 312 angeschlossen. Jeder Vorladeschaltung sind Gate- und Drainelektrode des zweiten IGFET gemeinsam mit der Sourceelektrode des ersten IGFET an die jeweils zugeordnete Bitleitung angeschlossen. Der Inverter /_D besteht aus Transi- bo stören Pd und Nd komplementären Leitungslyps. Der Transistor No ist sehr groß im Vergleich zu den Transistoren N Xi und N 2,- ausgelegt, um einen relativ niederohmigen Wert zwischen der Leitung 310 und Masse bilden zu können.

Wenn der dem Eingang 312 angelegte Vorladeimpuls niedrig ist, sind die Transistoren N1, ausgeschaltet, und Pd ist eingeschaltet, so daß an der Leitung 310 die Spannung Von liegt und somit sichergestellt ist, daß die Transistoren yV2/ sperren. Die Vorladeschaltungen erscheinen dann als hohe Impedanzen und haben geringen Einfluß auf die Bitleitungen. Wenn der Vorladeimpuls hoch wird (+ Vdd), empfangen die Transistoren N1, an ihren Gateelektroden sowie an ihren Drainelektroden + Vdd Volt und werden eingeschaltet. Der Transistor No wird ebenfalls eingeschaltet und klemmt die Leitung 310 auf oder nahe an Massepotential, wodurch die Transistoren /V2„ deren Gate- und Drainelektroden jeweils mit der Sourceelektrode des entsprechenden Transistors /Vl, verbunden sind, eingeschaltet werden. Die Leitungsstrecken der jeweiligen Transistorpaare Nl, und N 2,-liegen dann in Reihe zwischen Vdd und der Leitung 310, und wenn die beiden Einzeltransistoren jedes dieser Transistorpaarc jeweils gleiche Größe haben, wird die mit dem Verbindungspunkt ihrer Leitungsstrecken verbundene Bitleitung (BL) auf ein Potential aufgeladen, das nahe bei Vdd/2 Volt liegt. Im Gleichgewichtszustand (Bitleitungen auf VW2 Volt) ist der durch NXi fließende Strom gleich dem durch N2, fließenden Strom, und diese beiden Transistoren haben dann ungefähr gleiche Gate-Source-Spannungen (Vcs) und Drain-Source-Spannungen (Vos) von Vdd/2 Volt. Die Drain-Source-Leitwerte der Transistoren NX,- und N2, sind daher ungeachtet irgendwelcher Änderungen von Vdd einander gleich, so daß die Bitleitungen zuverlässig nahe Vdd/2 Volt gelegt werden.

Die Vorladeschaltung nach F i g. 5 hat folgende wesentliche Merkmale:

Es sind nur zwei Transistoren pro Spalte von Speicherzellen (also pro Bitleitung) erforderlich, so daß die Vorladeschaltung zu einer Reihe kompakter Speicherzellen paßt Dies stellt eine sehr kompakte Auslegung der Speichermatrix sicher (nicht dargestellt).

Nur die Vuo-Leitung, die Eingangsleitung zu den Gateelektroden der Transistoren NXi und die gemeinsame Leitung 310 müssen zu den Vorladeschaltungen laufen.

Die Verwendung von Transistoren vom N-Leitungstyp (N U N 2,), die eine höhere Transkonduktanz als vergleichbar große P-MOS-Transistoren haben, stellt eine rasche Vorladung auf den Mittenpunkt sicher. Es können jedoch statt der N-Transistoren auch Transistoren vom P-Typ verwendet werden, wenn man für die zu ihrer Einschaltung notwendige andere Signalpolarität sorgt Solange Vdd größer ist als die Summe der Schwellenspannungen (Vr) der Transistoren N1, und N2_n iegt die Voriadeschaitung die Biileiiürigen auf ein Potential nahe Vod/2 unabhängig vom Wert der Schwellenspannungen der Transistoren. Sobald der Vorladeimpuls fortgenommen wird (d. h. das Potential am Eingang 312 wieder niedrig wird), wird die Vorladeschaltung schnell von der Bitleitung abgekoppelt Die Transistoren NXi mit ihren Gateelektroden auf Null Volt und mit ihren Sourceelektroden auf V_OD/2 Volt (infolge der kapazitiven vorgeladenen Bitleitungen) werden schnell und scharf ausgeschaltet. In ähnlicher Weise werden die Transistoren Λ/2,· mit ihren Gate- und Drainelektroden auf Vdd/2 Volt schnell ausgeschaltet, wenn der Transistor Pd eingeschaltet wird und ein Potential von + Vdd Volt über die Leitung 310 an ihre Sourceelektroden gelegt wird. Die Transistoren N1, leiten im Sourcefolger-Be-

trieb und können relativ große Initialströme in die Bitleitungen liefern.

Die in F i g. 6 dargestellte Schaltung erlaubt es, die Bitleitungsspannung näher an den Wechsel-Punkt der die Speicherzellenflipflops bildenden Transistoren zu legen, als es die Schaltung nach F i g. 5 vermag. Für jede Bitleitung (bzw. jede Spalte von Speicherzellen) werden zwei komplementäre Transistoren P8, und NS, benötig· Die beiden Transistoren liegen mit ihren Stromlei- in tungsstrecken in Reihe zueinander zwischen gemeinsamen Leitungen 410 und 310, an deren erste + V_/w Volt und an deren zweite Massepotential gelegt wird. Die Gate- und Drainelektroden der beiden Transistoren sind gleichstrommäßig zusammengeschaltet und mit der Bitleitung verbunden. Das Verhältnis des Transistors PSi zum Transistor Λ/8, kann das gleiche sein wie das Verhältnis der P-Transistoren zu den N-Transistoren des Inverters /1 und/oder Inverters /2 der Speicherzellen. Hierdurch kann die Vorladeschaltung dem Kippunkt der Speicherzellen der Matrix 8 über einen weiten Bereich von Spannungen, Temperaturen und anderen Zuständen folgen.

Unter der Annahme, daß Z/>₈, gleich Z_N», ist, legt die Gate-Drain-Gleichstromverbindung die Drain- und Gatepotentiaie der Transistoren auf einen Wert, der halb so hoch wie die zwischen den beiden gemeinsamen Leitungen liegende Spannung ist. Als Antwort auf einen positiv gerichteten Vorladeimpuls an dem Eingang 312 wird der Transistor PD₃ eingeschaltet und klemmt die Leitung 410 auf oder nahe an + Vdd Volt, und gleichzeitig wird der Transistor ND₁ eingeschaltet und klemmt die Leitung 310 auf oder nahe an Massepotential. PDi und NDi sind sehr groß im Vergleich zu den Transistoren P8, und NSi bemessen und so ausgelegt, daß sie js gleiche Impedanzen haben, wenn sie gleiche Ströme leiten. Somit wird die Bitleitungsspannung jeder Vorladeschaltung auf oder nahe an VW2 Volt gelegt.

In Fig. 7 ist eine andere Vorladeschaltung dargestellt, die sich zur Realisierung der Erfindung eignet. Ein Inverter 71 ist mit seinem Eingang an eine Bitleitung angeschlossen. Eine zwischen den Eingang und den Ausgang des Inverters 71 eingefügte Torschaltung TG 7 bildet als Antwort auf einen Vorladeimpuls zum Laden der Bitleitung auf den Wechsel-Punkt des Inverters einen niederohmigen Weg zwischen dem Invertereingang und dem Inverterausgang. Die Stromleitungsstrecke eines hochohmigen Transistors Pl (Z_PJ > Z von TC 7) ist zwischen V_DD und den Eingang des Inverters 71 geschaltet. Der Transistor Pl hat, wenn überhaupt, einen nur geringen Einfluß auf den Vorladepegel. Nach dem Vorladen und dem Auslesen oder Einschreiben biidei jedoch der Transistor Pl einen Mitkopplungsweg, so daß die Bitleitung nicht auf einem Zwischenwert gehalten wird, bei welchem der Inverter 71 einen ständigen Strom zieht

Die Fig.8 zeigt eine wiederum andere Schaltung zum Vorladen der Bitleitung auf den Wechsel-Punkt eines komplementären Inverters. Die Schaltung enthält zwei P-Transistoren P91 und P92, deren Stromleitungsstrecken in Reihe mit zwei N-Transistoren Λ/91 und N 92 zwischen Vdd und Masse geschaltet wird. Die Leitungsstrecken der beiden P-Transistoren liegen in Serie zwischen Vdd und der Bitleitung, und die Leitungsstrecken der beiden N-Transistoren liegen in Serie zwi- sehen der Bitleitung und Masse. Während jeder Vorladung werden die Transistoren P 92 und N 92 durch das Signal VORLADENbzw. das Signal VORLADEN eingeschaltet. P9\ und Λ/91, deren Gateelektroden gemeinsam an die Bitleitung angeschlossen sind, wirken als ein automatisch vorgespannter Inverter, und die Bitleitung wird auf den Wechsel-Punkt des Inverters getrieben. Bei gleicher Größe der P- und N-Transistoren wird das Potential der Bitleitung auf die Mitte zwischen den Bctriebspotentialen (also auf Vdi>/2) gelegt.

Hierzu 4 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Speicheranordnung, deren Speicherzellen in Zeilen und einer Anzahl N Spalten angeordnet sind und jeweils ein Flipflop mit einem als Eingang und als Ausgang dienenden Knotenpunkt enthalten, wobei ein bestimmter Potentialwert des Knotenpunkts den Kippunkt (V_FP) definiert, oberhalb bzw. unterhalb dessen die Zelle auf den einen bzw. auf den anderen Binärwert einsteilbar ist, mit je einer Bitleitung für jede Spalte, an die alle Speicherzellen der betreffenden Spalte jeweils mit dem als Eingang und als Ausgang dienenden Knotenpunkt angeschlossen sind, dadurch gekennzeichnet, daß Nmit je einer Bitleitung verbundene Vorlaüeschaltungen (2Oi...) vorgesehen sind, welche in der Lage sind, die betreffende Bitleitung vor dem Lesen einer Information aus einer der angeschlossenen Speicherzellen auf ein Potential vorzuladen, das ungefähr gleich dem Potentialwert des Kippunktes ( Vfp) ist

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Vorladeeinrichtungen (F i g. 5,6,7,8) einen zwischen die betreffende Bitleitung (B) und einen Punkt eines ersten Betriebspo- tentials (+ V_Do) geschalteten ersten Transistor (N 1,) aufweist und einen zweiten Transistor (N 2) enthält, der zwischen die betreffende Bitleitung und einen Punkt eines zweiten Betriebspotentials (Masse) geschaltet ist

3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet daß der erste und der zweite Transistor (Nij und N2,) vom gleichen Leitungstyp sind (F ig. 5).

4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Gateelektrode des ersten Transistors (Ni,) mit einer Eingangsklemme (312) zum Empfang eines Vorladesignals gekoppelt ist und daß die Sourceelektrode des ersten Transistors gemeinsam mit der Gate- und der Sourceelektrode des zweiten Transistors (N 2) an die betreffende Bitleitung (Bi) angeschlossen ist und daß die Drainelektrode des ersten Transistors gleichstrommäßig mit dem Punkt des ersten Betriebspotentials (+ VOo) gekoppelt ist und daß die Sourceelektrode des zweiten 4; Transistors über eine Schalteinrichtung (/,9) mit dem Punkt des zweiten Bctriebspotentials (Masse) verbunden ist (F i g. 5).

5. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß der erste und der zweite Transistor (P92, Λ/92) zueinander komplementären Leitungstyp haben und daß die Leitungsstrecke eines dritten Transistors (P 91) in Reihe mit der Leitungsstrecke des ersten Transistors zwischen die betreffende Bitleitung und den Punkt des ersten Betriebs- potentials (+ V«o) geschaltet ist und daß die Leitungsstrecke eines vierten Transistors (N 9i) in Reihe mit der Leitungsstrecke des zweiten Transistors zwischen die betreffende Bitleitung und den Punkt des zweiten Betriebspotentials (Masse) geschaltet ist t>o (F ig. 8).

6. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß X Hauptbitleitungen (MB 1 bis MB4) vorgesehen sind, wobei X eine Zahl kleiner als N ist, und daß zwischen die N Bitleilungen und die X Hauptbitleitungen ein Bitlcitungs-Dscodierer (30) geschaltet ist, um die Signale von X der N Bitleitungen auf jeweils eine gesonderte tier X Hauptbil- leitungen zu koppeln, und daß X Leseverstärker (1 bis 4) vorgesehen sind, deren jeder mit einer gesonderten der X Hauptbitleitungen gekoppelt ist und jeweils eine Einrichtung (F i g. 4) enthält um die mit ihm gekoppelte Hauptbitleitung auf eine Spannung vorzuladen, die ungefähr gleich derjenigen Spannung ist, auf welche die Bitleitungen vorgeladen werden.

7. Speicheranordnung nach Anspruch 1, in welcher der als Eingang und Ausgang dienende Knotenpunkt (A) jeder Speicherzelle (9) über die Stromstrecke eines Tortransistors (N 3) an eine der Bitleitungen angeschlossen ist und jede Speicherzelle (9) an dem Knotenpunkt in ihrem ersten bzw. zweiten Binärzustand eine erste bzw. eine zweite Ausgangsimpedanz Z₁ bzw. Z₂ und die Stromstrecke des Tortransistors (N 3) irr. Leitzustand eine Impedanz Z₃ hat dadurch gekennzeichnet, daß die Vorladeschaltung (20) vor der Einschaltung des Tortransistors (N 3) in seinen Leitzustand die Bitleitung (Bi...) auf das Potential (annähernd V_Cp) innerhalb eines Potentialbereiches auflädt welcher durch die Größen