DE68927984T2

DE68927984T2 - Logikschaltung mit einer Prüffunktion

Info

Publication number: DE68927984T2
Application number: DE68927984T
Authority: DE
Inventors: Akira Kanuma
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-01-29
Filing date: 1989-01-27
Publication date: 1997-09-18
Anticipated expiration: 2009-01-28
Also published as: DE68927984D1; EP0330841B1; JPH01195379A; EP0330841A2; US5077740A; EP0330841A3; JP2513762B2

Description

HINTERGRUND DER ERFINDUNG

Bereich der Erfindung

Die vorliegende Erfindung betrifft eine logische Schaltung, und insbesondere eine logische Schaltung, die vorhergehend vorbereitete Makrozellen verwendet, um zu erlauben, daß die logische Schaltung einfach getestet wird, und die eine verbesserte Testdurchführbarkeit aufweist.

Beschreibung des Standes der Technik

In den letzten Jahren werden LSIs verwendet, die auf dem Makrozellensystem basieren. Diese LSIs sind eine Art von spezial angefertigten LSIs. Das Makrozellensystem verwendet Makrozellen, von denen jede ein Schaltungsblock ist, der eine Vielzahl von Elementen wie z.B. Transistoren, Widerstände und Kondensatoren einschließt, um eine vorherbestimmte Funktion wie z.B. ein RAM und eine ALU zu realisieren. Die Makrozellen werden vorher vorbereitet und, z.B. in einer Datenbank registriert. Die so vorbereiteten Makrozellen werden angeordnet und untereinander verdrahtet, von Hand oder mit einem CAD, um einen LSI auszulegen und zu bilden. Verglichen mit anderen herkömmlichen Designverfahren kann das Makrozellensystem eine Entwicklungsphase und Entwicklungskosten eines LSI stark reduzieren.
Und als ein brauchbarer Test für eine logische Schaltung, wie z.B. ein LSI, wird gewöhnlich ein Verfahren verwendet, bei dem Testdaten in die logische Schaltung hinein eingegeben werden und die Ausgabe der logischen Schaltung mit einem erwarteten Wert verglichen wird. Ein Beispiel dieser Art von Verfahren ist ein LSSD (niveau-sensitives Scan-Design)Verfahren. Wie eine integrierte Schaltung mit diesem Verfahren getestet wird, wird beschrieben.
Beim Testen der integrierten Schaltung werden alle Flip-Flops (FFs) in der integrierten Schaltung gesteuert, so daß sie ein durchgehendes Schieberegister bilden. Eingabetestdaten von einer Testdaten-Erzeugungseinheit werden durch das Schieberegister geführt und zu einer Kombinationslogik- Schaltung der integrierten Schaltung geführt, und die Kombinationslogik-Schaltung wird gesteuert, um einen Betriebszyklus auszuführen.
Ein Ausgabesignal von der Kombinationslogik-Schaltung wird durch das Schieberegister gehalten, von der integrierten Schaltung über einen Scan-Signalausgabeanschluß ausgegeben und mit einem erwarteten Wert verglichen, um zu beurteilen, ob oder ob nicht die integrierte Schaltung eine vorherbestimmte Funktion erzielt hat.
Herkömmlicherweise wird eine logische Schaltung, die gemäß des Makrozellensystems ausgelegt und gebildet ist, als ein Ganzes getestet, durch Verwenden z.B. des LSSD-Verfahrens.
Da jedoch die Schaltung als ein Ganzes getestet wird, ist es schwer, bereits für die jeweilige Makrozelle vorbereitete Testdaten wiederzuverwenden, und Testdaten für die logische Schaltung als Ganzes sollten neu vorbereitet werden.
Die US-A-3 924 144 zeigt ein Verfahren zum Testen durch Teilen in isolierte funktionierende Untergruppen.
Testausgabemuster von den Teilen werden gemultiplext, um eine Ausgabe von einem einzigen Anschluß zu ermöglichen. IEEE Design and test of computers, Band 3, Nr. 6, Dezember 1986, Seiten 26-32 zeigt Makrotesten unter Verwendung von auf Signalen zwischen Makros eingefügten Testschnittstellenelementen, zum seriellen Testen von Makros.
Um das Problem der herkömmlichen Technik zu lösen, ist es Aufgabe der vorliegenden Erfindung, eine verbesserte logische Schaltung bereitzustellen.
Gemäß der vorliegenden Erfindung wird eine logische Schaltung bereitgestellt, die ausgebildet ist, in einem Testausführungsmodus und in einem normalen Betriebsmodus betrieben zu werden, wobei die logische Schaltung umfaßt: eine Betriebsschaltung, um normale Betriebsmodus- Eingabesignale bereitzustellen, eine Vielzahl von Makrozellenvorrichtungen, um Normalbetriebsmodus- Ausgabesignale zu erzeugen, eine Eingabepfadvorrichtung, um die Normalbetriebsmodus-Eingabesignale zu der Vielzahl von Makrozellenvorrichtungen zu übertragen, und eine Ausgabepfadvorrichtung zum Übertragen der Normalbetriebsmodus-Ausgabesignale zu der Betriebsschaltung, wobei jede der Makrozellenvorrichtungen in der Lage ist, unabhängig getestet zu werden und einen Testobjektabschnitt aufweist, und eine Eingabe-Ausgabe-Schaltungsvorrichtung, um im Ausführungsmodus Eingabetestdaten einzugeben und Ausgabetestdaten auszugeben, wobei die Eingabe-Ausgabe- Schaltungsvorrichtung einschließt: eine erste Haltevorrichtung zum Halten der Eingabetestdaten, eine Auswahlschaltungsvorrichtung zum Abschalten der Eingabepfadvorrichtung im Testausführungsmodus, um die Eingabetestdaten von der ersten Haltevorrichtung auszuwählen, und um die Eingabetestdaten zu dem Testobjektabschnitt auszugeben, wobei der Testobjektabschnitt auf die Eingabetestdaten reagiert, um eine Testausführung durchzuführen, und um als eine Folge davon Ausgabetestdaten zu erzeugen, eine zweite Haltevorrichtung zum Auswählen der Ausgabetestdaten und zum Ausgeben der Ausgabetestdaten außerhalb der Makrozellenvorrichtung, und eine Schaltvorrichtung zum Abschalten der Ausgabepfadvorrichtung im Testausführungsmodus.
Die vorliegende Erfindung kann durch Bezugnehmen, auf dem Wege eines Beispiels, auf die begleitenden Zeichnungen einfacher verstanden werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt ein Blockdiagramm füreine logische Schaltung nach einem Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 2 zeigt ein Schaltdiagramm der Details einer Eingabe- Ausgabe-Schaltung der in Fig. 1 gezeigten logischen Schaltung; und
Fig. 3 zeigt einen Satz von Zeitdiagrammen von Taktsignalen, die in der in Fig. 1 gezeigten logischen Schaltung verwendet werden.

DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE

Fig. 1 zeigt ein Blockdiagramm einer logischen Schaltung 1 gemäß eines Ausführungsbeispiels der vorliegenden Erfindung. In einem Testmodus kann jede Makrozelle unabhängig von den anderen Schaltungsteilen getestet werden.
Die logische Schaltung 1 von Fig. 1 hat die Vielzahl " " Makrozellen 2(1) bis 2( ), eine Eingabe-Ausgabe-Schaltung 3 zum Empfangen von Eingabesignalen für die logische Schaltung 1 und Erzeugen von Ausgabesignalen der logischen Schaltung 1, eine Kombinationslogik-Schaltung 4, die als eine Schnittstelle zwischen der Eingabe-Ausgabe-Schaltung 3 und den Makrozellen 2(1) bis 2( ) und als eine Signalübertragungsstrecke unter den Makrozellen dient, und einen Dekodierer 5 zum Erzeugen eines Auswahlsignals im Testmodus, um irgendeine der Makrozellen 2(1) bis 2( ) oder die logische Schaltung 1 als eine gesamte zu testende Schaltung auszuwählen.
Die Eingabe-Ausgabe-Schaltung 3 empfängt ein Signal T/N, das einen Testmodus oder einen Normalbetriebsmodus bestimmt, Taktsignale φW, φT, φE und φR. Weiterhin empfängt die Eingabe-Ausgabe-Schaltung 3 im Testmodus Testeingabedaten EIN.
Die Makrozelle 2(1) umfaßt eine aus vielen FFs hergestellte Schaltung 6, eine Kombinationslogik-Schaltung 7 und eine Eingabe-Ausgabe-Schaltung 8. Jeder der anderen Makrozellen 2(2) bis 2( ) hat den gleichen Aufbau wie die Makrozelle 2(1).
Bei normalem Betrieb der logischen Schaltung 1 werden Signale 101 von außen zu der logischen Schaltung 1 gegeben und zu jeder Eingabe-Ausgabe-Schaltung 8 in jeder Makrozelle geführt. Eingabesignale des Normalbetriebsmodus, zur Eingabe- Ausgabe-Schaltung 8 geführt, werden über die Kombinationslogik-Schaltung 7 zu der Speicherschaltung 6 geführt. Ausgabesignale der Speicherschaltung 6 werden über die Kombinationslogik-Schaltung 7 zu der Eingabe-Ausgabe- Schaltung 8 gegeben. Ausgabesignale von den Eingabe-Ausgabe- Schaltungen 8 werden durch die Kombinationslogik-Schaltung 4 und die Eingabe-Ausgabe-Schaltung 3 geführt und als Ausgabesignale 102 des normalen Operationsmodus von der logischen Schaltung 1 nach außen ausgegeben.
In einem Testmodus, wo jede Makrozelle 2(1) bis 2( ) getestet wird, werden Testeingabedaten EIN von außerhalb der logischen Schaltung 1 zu der Eingabe-Ausgabe-Schaltung 8 einer zu testenden Makrozelle gegeben. Dann werden die Testeingabedaten EIN über die Kombinationslogik-Schaltung 7 zu der Speicherschaltung 6 gegeben. Eine Ausgabe der Speicherschaltung 6 wird über die Kombinationslogik-Schaltung 7 an die Eingabe-Ausgabe-Schaltung 8 gegeben und als Testausgabedaten AUS von der Eingabe-Ausgabe-Schaltung 8 nach außerhalb der logischen Schaltung 1 ausgegeben.
Ähnlich werden bei einem Testmodus, bei dem die logische Schaltung 1 als ein Ganzes getestet wird, Testeingabedaten EIN von außerhalb der logischen Schaltung 1 zu der Eingabe- Ausgabe-Schaltung 3 gegeben. Dann werden die Testeingabedaten EIN durch die Kombinationslogik-Schaltung 4 zu den jeweiligen Makrozellen 2(1) bis 2( ) gegeben, und die Ausgabe von den Makrozellen wird als Testausgabedaten AUS durch die Kombinationslogik-Schaltung 4 und die Eingabe-Ausgabe- Schaltung 3 nach außerhalb der logischen Schaltung 1 ausgegeben.
Der Dekodierer 5 empfängt ein Auswahlsignal 103 zum Auswählen eines zu testenden Schaltungsteils von außerhalb der logischen Schaltung 1 und dekodiert das Auswahlsignal 103. Und der Dekodierer 5 erzeugt eines der dekodierten Signale 104-0 bis 104- , um eine Testobjektschaltung unter den Makrozellen 2(1) bis 2( ) und der logischen Schaltung 1 zu bestimmen.
Wenn die logische Schaltung 1 als ein Ganzes durch das Auswahlsignal 103 als eine zu testende Schaltung bestimmt ist, gibt der Dekodierer 5 ein dekodiertes Signal 104-0 mit dem Signalwert 1 an die Eingabe-Ausgabe-Schaltung 3 aus. Wenn die Makrozelle 2(i) (i = 1, 2, ..., ) durch das Signal 103 als eine zu testende Schaltung bestimmt ist, gibt der Dekodierer 5 ein Signal 104-i des Wertes 1 an die Eingabe- Ausgabe-Schaltung 8 der zu testenden Makrozelle 2(i) aus.
Im Testmodus, wenn die logische Schaltung 1 als eine zu testende Objektschaltung bestimmt ist, und die Eingabe- Ausgabe-Schaltung 3 das Signal 104-0 des logischen Wertes 1 empfängt, trennt die Eingabe-Ausgabe-Schaltung 3 die logische Schaltung 1 von anderen Schaltungsteilen ab, empfängt Testeingabedaten EIN und gibt das Ergebnis eines in der logischen Schaltung 1 auf den Testeingabedaten EIN ausgeführten Prozesses als die Testausgabedaten AUS aus.
Auf ähnliche Weise, wenn die Makrozelle 2(i) als eine Testobjektschaltung bestimmt ist, und die Eingabe-Ausgabe- Schaltung 8 der Makrozelle 2(i) das Signal 104-i des logischen Wertes 1 im Testmodus empfängt, trennt die Eingabe- Ausgabe-Schaltung 8 diese Makrozelle 2(i) von den anderen übrigbleibenden Schaltungen ab, überträgt die Testeingabedaten EIN zu dem Testobjektabschnitt in der Makrozelle 2(i), die aus der Kombinationslogik-Schaltung 7 und der Speicherschaltung 6 besteht, und gibt das Ergebnis des in der Makrozelle 2(i) auf den Testeingabedaten EIN ausgeführten Prozesses als Testausgabedaten AUS aus.
Die Details der Eingabe-Ausgabe-Schaltungen 3 und 8 werden nun beschrieben.
Fig. 2 ist eine Ansicht, die die Details der Eingabe-Ausgabe- Schaltung 3 (8) zeigt. Die Eingabe-Ausgabe-Schaltungen 3 und 8 sind ähnlich aufgebaut.
Flip-Flops 11(1) bis FF 11(m) stellen ein Schieberegister 12 dar. Die Zahl "m" von Stufen des Schieberegisters 12 ist gleich der Zahl von Bits eines ersten Eingabesignals. Für die Eingabe-Ausgabe-Schaltung 3 ist das erste Eingabesignal das Eingabesignal 101, das von außen in die logische Schaltung 1 eingegeben wird. Für die Eingabe-Ausgabe-Schaltung 8 ist das erste Eingabesignal ein Normalbetriebsmodus-Ausgabesignal der Kombinationslogik-Schaltung 4. Im Testmodus werden die Testeingabedaten EIN in Folge zu den FFs 11(1) bis 11(m) gesetzt, synchron zu dem in Fig. 3 gezeigten Schreibetaktsignal φW.
Flip-Flops FF 13(1) bis FE 13(m) bilden ein Schieberegister 14. Im Testmodus wird jeder Bitwert der in den FF 11(i) gehaltenen Testeingabedaten EIN zu jedem FF 13(i) übertragen und darin synchron mit dem in Fig. 3 gezeigten Übertragungstaktsignal φT gespeichert. Die in das Schieberegister 14 geschriebenen Testeingabedaten EIN werden in Folge daraus synchron mit dem in Fig. 3 gezeigten Lesetaktsignal φR ausgelesen.
Jede der Eingabe-Ausgabe-Schaltungen 3 und 8 hat "m" Stück Auswähler 15(1) bis 15(m). Jeder Auswähler 15(i) empfängt sowohl ein "i"tes Bit des ersten Eingabesignals als auch eine Ausgabe des FF 13(i). Der Auswähler 15(i) wählt die Ausgabe des FE 13(i) aus und gibt sie aus, wenn die Makrozelle 2(i) oder die logische Schaltung 1 als eine Testobjektschaltung bestimmt ist und das dekodierte Signal 104-i des logischen Wertes 1 in die Eingabe-Ausgabe-Schaltung der Makrozelle 2(i) oder der logischen Schaltung 1 im Testmodus eingegeben ist. In anderen Fällen wählt der Auswähler 15(i) das "i"te Bit des ersten Eingabesignals aus. Das "i"te Bit des ersten Eingabesignals oder die Ausgabe des so ausgewählten FF 13(i) wird zu einer Pufferschaltung 16(i) gegeben.
Die Pufferschaltungen 16(1) bis 16(m) geben nach Verstärkung oder die von den jeweiligen Selektoren gegebenen Signale aus oder blockieren sie, gemäß eines in einem Steuersignal- Erzeugungsabschnitt (nicht gezeigt) erzeugten Steuersignals.
Eine Vielzahl "n" von FFs 17(1) bis 17(n) stellen ein Schieberegister 18 dar. Die Zahl "n" von Stufen des Schieberegisters 18 ist gleich der Bitweite eines zweiten Eingabesignals. Für die Eingabe-Ausgabe-Schaltung 3 ist das zweite Eingabesignal ein Ausgabesignal der Kombinationslogik- Schaltung 4. Für die Eingabe-Ausgabe-Schaltung 8 ist das zweite Eingabesignal ein Ausgabesignal der Kombinationslogik- Schaltung 7. Das FF 17(1) in der ersten Stufe des Schieberegisters 18 ist mit dem FF 13(m) in der letzten Stufe des Schieberegisters 14 verbunden.
Das zweite Eingabesignal wird in den FF 17(1) bis 17(n) im Testmodus synchron mit dem in Fig. 3 gezeigten Ausführungstaktsignal φE gesetzt. Und im Testmodus arbeiten die Schieberegister 14 und 18 als ein durchgehendes Schieberegister. In den Schieberegistern 14 und 18 gehaltene Informationsteile werden als die Testausgabedaten AUS synchron mit dem in Fig. 3 gezeigten Lesetaktsignal φR ausgegeben.
Jede der Eingabe-Ausgabe-Schaltungen 3 und 8 ist mit Pufferschaltungen 19(1) bis 19(n) versehen. Die Pufferschaltungen 19(1) bis 19(n) empfangen das dekodierte Signal und ihre internen Bedingungen werden durch das dekodierte Signal gesteuert. D.h., wenn im Testmodus das dekodierte Signal vom logischen Wert 1 eingegeben wird, wird jede Pufferschaltung in einen Hochimpedanzzustand gesetzt, um die logische Schaltung 1 oder die Makrozelle als eine Testobjektschaltung von anderen Schaltungsabschnitten abzutrennen. In anderen Fällen geben die Pufferschaltungen der Eingabe-Ausgabe-Schaltung 3 das zweite Eingabesignal als das Ausgabesignal 102 nach außen ab und die Pufferschaltungen der Eingabe-Ausgabe-Schaltung 8 geben das zweite Eingabesignal an die Kombinationslogik-Schaltung 4 aus.
In den obigen Ausführungen wurden die Eingabe-Ausgabe- Schaltung 3 der logischen Schaltung 1 und die Eingabe- Ausgabe-Schaltung 8 jeder Makrozelle parallel beschrieben und auf eine Unterscheidung zwischen diesen zwei Arten von Eingabe-Ausgabe-Schaltungen wurde für die Einfachheit der Erklärung nicht explizit hingewiesen. Jedoch weisen sie natürlich Unterschiede auf. Z.B. unterscheiden sich die Bitweiten der ersten Eingabesignale davon gewöhnlich voneinander.
Der Betrieb der logischen Schaltung der oben erwähnten Anordnung wird nun beschrieben.
Zuerst wird der Fall des Testens der logischen Schaltung 1 als ein Ganzes erklärt.
Um die logische Schaltung 1 in den Testmodus zu versetzen, wird das dekodierte Signal 104-0 des logischen Wertes 1 an die Eingabe-Ausgabe-Schaltung 3 gegeben. Hierdurch wird die logische Schaltung 1 als eine zu testende Schaltung bestimmt. "m"-Bits der Testeingabedaten EIN werden in dem Schieberegister 12 der Eingabe-Ausgabe-Schaltung 3 in Folge und synchron mit "m", mit "A" oben im Zeitdiagramm von Fig. 3 bezeichneten Pulsen des Taktes φW gesetzt. Dann werden die Testeingabedaten EIN zum Schieberegister 14 übertragen, synchron mit einem Puls des Übertragertaktes φT, wie mit "A" im zweiten Zeitdiagramm der Fig. 3 bezeichnet. In diesem Fall ist der Test ausschließlich zum Überprüfen des Betriebs der Eingabe-Ausgabe-Schaltung 3 und der Kombinationslogik- Schaltung 4. Daher ist eine viel kleinere Zahl von Testeingabedaten benötigt als in dem Fall, in dem eine jeweilige Makrozelle als eine Testobjektschaltung ausgewählt ist.
Die zu dem Schieberegister 14 übertragenen Testeingabedaten EIN werden über die Auswähler 15(1) bis 15(m) und Pufferschaltungen 16(1) bis 16(m) zur Kombinationslogik- Schaltung 4 gegeben. Die zur Kombinationslogik-Schaltung 4 gegebenen Testeingabedaten EIN werden zu den Testausgabeschaltungen 8 der jeweiligen Makrozellen gegeben. Und synchron zu einem Puls des Ausführungstaktes φE, der mit einer "A" in dem dritten Zeitdiagramm von Fig. 3 bezeichnet ist, wird die logische Schaltung 1 mit den Testeingabedaten EIN für einen Zyklus betrieben. Somit ist ein Zyklus des Tests durchgeführt.
Nach dem Abschluß eines Zykluses des Testes wird ein Ergebnis des Zykluses im Schieberegister 18 beim Abfall eines Pulses des Taktes φE, der mit "A" in Fig. 3 bezeichnet ist, gesetzt.
Das in dem Schieberegister 18 gesetzte Testergebnis wird als Testausgabedaten AUS zusammen mit den in dem Schieberegister 14 gesetzten Eingabedaten EIN von der Schaltung 1 nach außen abgegeben, synchron mit Pulsen des Lesetaktes φR, der mit "A" in dem vierten Zeitdiagramm von Fig. 3 bezeichnet ist.
Während ein Zyklusbetrieb der logischen Schaltung 1 auf den Testdaten ausgeführt wird, die im Schieberegister 14 synchron mit dem Puls des Übertragungstaktsignals φT, der mit "A" im zweiten Zeitdiagramm von Fig. 3 bezeichnet ist, gesetzt wurden, werden im nächsten Testzyklus zu verwendende Testeingabedaten EIN im Schieberegister 12 gesetzt, synchron mit den Pulsen des Schreibetaktes φW, der mit "B" im obersten Zeitdiagramm von Fig. 3 bezeichnet ist. Als eine Folge kann der Test in Echtzeit ausgeführt werden, um eine Gesamttestzeit zu verkürzen.
Weiterhin kann, durch Verbinden der FFs 17(1) bis 17(n), um ein lineares Rückkopplungsschieberegister (LFSR) zu bilden, GO/NO-GO-Testen effektiv ausgeführt werden, um zu beurteilen, ob ein Produkt akzeptierbar ist oder nicht.
Der Fall, wo jede Makrozelle 2(i) unabhängig getestet wird, wird nun beschrieben.
In diesem Fall wird ein dekodiertes Signal 104-i des logischen Wertes 1 zu der zu testenden Makrozelle 2(i) gegeben. Dann wählt jeder Auswähler 15(i) in der Eingabe- Ausgabe-Schaltung 8 der Makrozelle 2(i) die Ausgabe von jedem FF 13(i) als seine Ausgabe aus, und die Pufferschaltungen 19(1) bis 19(n) werden in einen Hochimpedanzzustand versetzt. Daher wird die zu testende Makrozelle 2(i) von den anderen Schaltungsabschnitten abgetrennt.
Unter solchen Bedingungen werden die Testeingabedaten EIN von außen von der logischen Schaltung 1 kommend, im Schieberegister 12 der Eingabe-Ausgabe-Schaltung 8 synchron mit dem Schreibetaktsignal φW gesetzt. Danach wird ein Test für die ausgewählte Makrozelle 2(i) ausgeführt, ähnlich des oben beschriebenen Testes für die logische Schaltung 1 als Ganzes.
Auf diese Weise kann jede Makrozelle unabhängig voneinander getestet werden. Daher kann ein Satz von Testdaten, der für die jeweilige Makrozelle vorher vorbereitet worden ist, zum Testen der logischen Schaltung 1 verwendet werden, womit die Notwendigkeit des neuerlichen Bereitens von Testdaten eliminiert wird. Als eine Folge davon kann die Entwicklungszeit für die logische Schaltung 1 bemerkenswert reduziert werden, und die Entwicklungskosten werden stark verringert. Weiter kann die Testzeit stark verkürzt werden, da die Tests in Echtzeit ausgeführt werden.
Die logische Schaltung 1 selbst kann als eine Makrozelle einer logischen Schaltung größeren Maßstabs verwendet werden. In diesem Fall kann ein an den Dekodierer 5 gegebenes Auswahlsignal auf einen vorherbestimmten Wert gesetzt werden, um die logische Schaltung 1 als eine zu testende Schaltung zu bestimmen. Somit kann die logische Schaltung 1 als eine Makrozelle unabhängig von anderen Schaltungen getestet werden.
Daher wird es mit der vorliegenden Erfindung möglich, jeden Maßstab einer logischen Schaltung mit einer verbesserten systematischen Testdurchführbarkeit anzubieten. Und durch Verbinden einer Vielzahl von solchen logischen Schaltungen kann eine logische Schaltung großen Maßstabs mit verbesserter Testdurchführbarkeit einfach realisiert werden.
Wenn z.B. die Zahl von Makrozellen der logischen Schaltung 1 nicht groß ist, kann der Dekoder weggelassen werden, und jede Testobjektmakrozelle kann direkt durch ein Auswahlsignal bestimmt werden, das von außerhalb der logischen Schaltung 1 gegeben wird.
Und wenn es nicht notwendig ist, die Testeingabedaten EIN auszulesen, die zu den FFs 13(1) bis 13(m) übertragen und in ihnen gesetzt wurden, müssen die FFs 13(1) bis 13(m) möglicherweise nicht in ein Schieberegister gebildet werden.
Weiterhin, wenn lediglich ein endgültiges Ergebnis benötigt wird, und Zwischenergebnisse nicht benötigt werden, ist es nicht notwendig, die Inhalte der FF 17(1) bis 17( ) in jedem Zyklus des Ausführungstaktsignales φE auszulesen, in solch einem Fall wo z.B. der Test als eine Summe über viele Daten ausgeführt wird, ist es für dieses Testobjekt ausreichend, den Test in Sequenz auszuführen, wobei zuerst die Eingabeschritte von Testdaten EIN und bei der Testausführung eine vorherbestimmte Zahl gemäß des Schreibetaktsignals φW, des Übertragungstaktsignals φT und des Ausführungstaktsignals φE wiederholt werden, und als nächstes das endgültige Ergebnis gemäß des Lesetaktsignals φR ausgelesen wird.
Es ist auch möglich, das Schieberegister 14 in der logischen Schaltung 1 wegzulassen. In diesem Fall, obwohl Echtzeit- Testen nicht länger möglich ist, ist es immer noch möglich, die Testobjektschaltung von anderen überbleibenden Schaltungen abzutrennen und unabhängig zu testen.
Weiterhin, wenn es nicht notwendig ist, die Werte der zweiten Eingabesignale in FF 17(1) bis 17(n) beim normalen Betrieb zu setzen, ist es möglich, n Schalter auf den Signalpfaden des zweiten Eingabesignals vor den jeweiligen FF 17(1) bis 17(n) anzuordnen, und diese beim normalen Betrieb auszuschalten.
Somit stellt die Erfindung eine logische Schaltung bereit, die aus mehreren Makrozellen aufgebaut ist und bei der jede Makrozelle unabhängig getestet werden kann. Für das Testen einer logischen Schaltung der vorliegenden Erfindung ist es möglich, die bereits für jede Makrozelle der logischen Schaltung erhaltenen Testdaten zu verwenden. Somit wird kein Aufwand mehr benötigt, neue Testdaten zu erhalten, und somit sind Zeit und Kosten für das Entwickeln einer logischen Schaltung stark verringert.
Und die Erfindung stellt eine logisches Schaltung bereit, in der, während ein Zyklus eines Tests ausgeführt wird, Testeingabedaten, die in dem nächsten Zyklus verwendet werden, eingegeben werden, und ein Test wird in Echtzeit ausgeführt. Somit hat diese logische Schaltung eine verbesserte Testdurchführbarkeit.

Claims

1. Eine logische Schaltung, die in einem Testausführungsmodus und in einem Normalbetriebsmodus betrieben werden kann, wobei die logische Schaltung umfaßt:

eine Betriebsschaltung, um Normalbetriebsmodus- Eingabesignale bereitzustellen;

eine Vielzahl von Makrozellen (2), um Normalbetriebsmodus-Ausgabesignale bereitzustellen;

eine Eingabepfadvorrichtung, um die Normalbetriebsmodus- Eingabesignale zu der Vielzahl von Makrozellenvorrichtungen (2) zu übertragen; und

Ausgabepfadvorrichtungen, um die Normalbetriebsmodus- Ausgabesignale zu der Betriebsschaltung zu übertragen,

wobei jede Makrozellenvorrichtung (2) in der Lage ist, unabhängig getestet zu werden und einen Testobjektabschnitt (6, 7) und eine Eingabe-Ausgabe- Schaltungsvorrichtung (8) aufweist, um Eingabetestdaten einzugeben und um Ausgabetestdaten in dem Testausführungsmodus auszugeben, wobei die Eingabe- Ausgabe-Schaltungsvorrichtung (8) einschließt:

eine erste Haltevorrichtung (12, 14), um die Eingabetestdaten zu halten,

eine Auswahlschaltungsvorrichtung (15), um die Eingabepfadvorrichtung im Testausführungsmodus abzuschalten, um die Eingabetestdaten von der ersten Haltevorrichtung (12, 14) auszuwählen, und um die Eingabetestdaten zu dem Testobjektabschnitt (6, 7) auszugeben,

wobei der Testobjektabschnitt (6, 7) auf die Testeingabedaten reagiert, um eine Testausführung durchzuführen und um die Ausgabetestdaten als eine Folge davon zu erstellen,

eine zweite Haltevorrichtung 18, um die Ausgabetestdaten zu halten und um die Ausgabetestdaten außerhalb der Makrozellenvorrichtung (2) auszugeben, und

eine Schaltvorrichtung (19), um die Ausgabepfadvorrichtung im Testausführungsmodus abzuschalten.

2. Die logische Schaltung aus Anspruch 1, weiter umfassend:

eine zusätzliche Eingabepfadvorrichtung, um Normalbetriebsmodus-Eingabedaten zur logischen Schaltung zu übertragen;

eine zusätzliche Ausgabepfadvorrichtung, um die Normalbetriebsmodus-Ausgabesignale von der logischen Schaltung zu übertragen;

eine zusätzliche Eingabe-Ausgabe-Schaltungsvorrichtung (3), um die Eingabetestdaten einzugeben und um die Ausgabetestdaten im Testausführungsmodus auszugeben,

wobei die zusätzliche Eingabe-Ausgabe- Schaltungsvorrichtung (3) einschließt:

eine zusätzliche erste Haltevorrichtung (12, 14), um die Testeingabedaten zu halten;

eine zusätzliche Auswahlschaltungsvorrichtung (15), um die zusätzliche Eingabepfadvorrichtung im Testausführungsmodus abzuschalten, um die Testeingabedaten von der ersten Haltevorrichtung (12, 14) auszuwählen und um die Testeingabedaten zu einem zusätzlichen Testobjektabschnitt (6, 7) in der logischen Schaltung auszugeben, wobei der zusätzliche Testobjektabschnitt (6, 7) auf die Testeingabedaten reagiert, um eine Testausführung durchzuführen und um die Ausgabetestdaten als eine Folge davon zu erzeugen;

eine zusätzliche zweite Haltevorrichtung (18), um die Ausgabetestdaten zu halten und um die Ausgabetestdaten von der logischen Schaltung nach außen abzugeben, und

eine zusätzliche Schaltvorrichtung (19), um die zusätzliche Ausgabepfadvorrichtung im Testausführungsmodus abzuschalten,

wobei die logische Schaltung in der Lage ist, unabhängig getestet zu werden.

3. Die logische Schaltung nach Anspruch 1, worin die erste Haltevorrichtung (12, 14) bzw. die zweite Haltevorrichtung (18) jeweils ein Schieberegister einschließen.

4. Die logische Schaltung nach Anspruch 1, weiter umfassend:

eine Dekodiervorrichtung (5), um ein Auswahlsignal zu empfangen, um eine spezielle zu testende Makrozellenvorrichtung (2) auszuwählen, das Auswahlsignal zu dekodieren und um ein dekodiertes Auswahlsignal zu der Eingabe-Ausgabe- Schaltungsvorrichtung (8) der speziell zu testenden Makrozellenvorrichtung (2) zu führen.

5. Die logische Schaltung nach Anspruch 1, worin die erste Haltevorrichtung eine Halteschaltung (12) umfaßt, um die Eingabetestdaten zu halten, und eine zweite Halteschaltung (14), um die von der ersten Halteschaltung (12) übertragenen Eingabetestdaten zu halten.

6. Die logische Schaltung nach Anspruch 5, worin die erste Haltevorrichtung, die zweite Haltevorrichtung bzw. die dritte Haltevorrichtung jeweils ein Schieberegister einschließen, und ein die zweite Haltevorrichtung darstellendes zweites Schieberegister mit einem die dritte Haltevorrichtung (18) darstellenden dritten Schieberegister in Serie verbunden ist, um sowohl die Ausgabetestdaten als auch die Eingabetestdaten auszugeben.

7. Die logische Schaltung nach Anspruch 5, worin die erste Haltevorrichtung bzw. die dritte Haltevorrichtung jeweils ein Schieberegister einschließen.

8. Die logische Schaltung nach Anspruch 5, weiter umfassend:

eine Dekodiervorrichtung (5), um ein Auswahlsignal zum Auswählen einer zu testenden Makrozellenvorrichtung (2) zu empfangen, das Auswahlsignal zu dekodieren und ein dekodiertes Auswahlsignal zu der Eingabe-Ausgabe- Schaltungsvorrichtung (8) der zu testenden Makrozellenvorrichtung (2) zu führen.