DE3146721A1 - Logikschaltkreis mit pruefmoeglichkeit - Google Patents
Logikschaltkreis mit pruefmoeglichkeitInfo
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Description
r " "* 3U672ti
Die Erfindung betrifft einen Logikschaltkreis mit Prüfmöglichkeit
für Arithmetik- und/oder Logikeinheiten in Computern.
Ein bekanntes Prüfsystem benutzt einen sogenannten Abtastweg/
der beispielsweise aus einem aus kaskadenförmig miteinander verbundenen Flipflops (abgekürzt FF) Schieberegister
besteht, das als Logikschaltkreis dient. Beim PrüfVorgang
wird ein Prüfmuster in das Register eingelesen, und das Antwortmuster wird aus dem Register ausgelesen. Hierzu wird
auf den Aufsatz "Test Generation Systems in Japan" von Funatsu et al in " 12th Design Automation Conference",
Seiten 114 - 122 (1975 IEEE) verwiesen. Das Einlesen und
Auslesen erfordert jedoch eine relativ lange Zeit.
Bei einem anderen bekannten Prüfsystem, das das System mit
Abtastweg verbessern soll, sind mehrere Schieberegister ■ in Serie geschaltet, wobei jedes Register aus mehreren
kaskadenförmig miteinander verbundenen F/F mit Mehrfachrückkopplung besteht. Dieses Prüfsystem erzeugt pseudozufällige
Prüfmuster. Außerdem soll dieses System die Gesamtbitmenge minimalisieren, die zur Abgabe der Prüfergebnisse
erforderlich sind; dies erfolgt durch die nachstehende Datenkompressionstechnik.
Zu diesem Zweck versorgt das System sequentiell die Schieberegister mit jedem der vorgegebenen
Prüfmuster, führt eine einzige vorgegebene arithmetische Operation nicht für jede Antwort sondern für alle Antworten
der Muster durch und erzeugt dann das Rechenergebnis (jede Antwort ist aus dem Rechenergebnis unreproduzierbar). Hierzu
wird insbesondere, auf den Aufsatz "Built-in Logic Block
3^ Observation Techniques" von Bernd Könemann et al in
"1979 IEEE-Testkonferenz", Seiten 37 bis 41 (1979) verwiesen.
Mit diesem System wird die Prüfdauer durch automatische
L -J
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Erzeugung der Prüfmuster sowie durch die Datenkompression zur Reduktion der Gesamtmenge der Ausgabedaten aus der Logikeinheit
stark reduziert. Da jedoch ein zu prüfender Schaltkreis nicht in mehrere Blöcke unterteilt werden kann, um
diese Blockweise mit dem System zu prüfen, sind zum Prüfen des gesamten Schaltkreises eine unerwünscht hohe Menge an
Prüfdaten und lange Prüfzeit erforderlich.
Der Erfindung liegt die Aufgabe zugrunde, einen Logikschaltkreis mit Prüfmöglichkeit zu schaffen, der die vorstehenden
Nachteile bei bekannten Prüfsystemen vermeidet und so die Zahl der zu verarbeitenden Prüfdaten und die Prüfdauer reduziert.
Diese Aufgabe wird insbesondere durch die Merkmale der Patentansprüche
sowie die in der Beschreibung erläuterten Merkmale gelöst.
Die Erfindung wird nachstehend mit Bezug auf die Zeichnung
20
näher erläutert. Es zeigen
Figur 1 ein schematisches Blockdiagramm einer erfindungsgemäßen Ausführungsform,
Figur 2 ein detailliertes Blockschaltbild eines in
Figur 1 dargestellten FF-Netzwerks,
Figuren 3A-3D Schaltbilder von vier Umschaltkreisen gemäß Figur 2 mit verschiedener Betriebsart,
Figuren 4-8 zeigt Diagramme zur Erläuterung der Arbeitsweise der Ausführungsform,
30
Figuren 9-10 Modifikationen des FF-Netzwerks gemäß Figur 2,
Figuren 11- 13 Tabellen zur Erläuterung der Arbeitsweise des FF-Netzwerks in Figur 9, und
Figuren 14- 16 Tabellen zur Erläuterung der Arbeitsweise des
35
FF-Netzwerks der Figur 10.
• _ 4 -
In den Figuren kennzeichnen gleiche Bezugszeichen gleiche Bauelemente, und die an Torschaltungen angebrachten Kreise
weisen auf die Inversion eines bestimmten Eingangssignals hin.
Der in Figur 1 dargestellte Logikschaltkreis weist ein
Kombinationsnetzwerk 101 und ein Master-Slave-FF-Netzwerk 102 auf, dem ein Teil der Ausgangssignale des Netzwerks
101 über Leitungen 130-1 bis 130-m zugeführt werden und das einen Teil seiner eigenen Ausgangssignale über Leitungen
140-1 bis 140-m dem Netzwerk 101 zuführt. Ferner sind fremde ■ Bestandteile vorgesehen:
Ein Anschluß 103 zum Zuführen iron Abtastprüfmustern zum Netzwerk
102, ein Anschluß 104 zum Auslesen eines Teils der Ausaanassiqnale
des Netzwerks 102, Steuer sicrnalanschlüsse 105 und 106 zum Steuern der Arbeitsweise des Netzwerks 102, Einaanasanschlüsse
110-1 bis 110-1 und Ausgangsanschlüsse 120-1
bis 120-n für das Netzwerk 101.
Das Netzwerk 101 hat den gleichen Aufbau wie die Kombinationswetzwerke
40, 41 oder 42 gemäß Figur 5 der US-PS 3 761 695.
Bei der normalen Betriebsart verwendet der Logikschaltkreis das Netzwerk 102 als übliches Master-Slave-FF-Netzwerk und
bewirkt das Prüfen eines Schaltkreises, wobei der gesamte in Figur 1 dargestellte Schaltkreis als synchroner, sequentieller
Schaltkreis betrieben wird. In einem speziellen Prüfmodus werden Steuersignale von den Anschlüssen 105 und
106 zum Netzwerk 1Ο2 gegeben, so daß man Schieberegister erhält. Danach .wird ein Anfangsbitmuster zum Prüfen vom Anschluß 103 dem Netzwerk 102 seriell zugeführt, so daß das
Kombinationsnetzwerk 101 mit einem gewünschten Prüfmuster versorgt werden kann. Das in das Netzwerk 102 geladene Prüfmuster
kann über den Anschluß 104 seriell ausgelesen werden. Daher kann der Ausgang des Netzwerks 101 vollständig
beobachtet werden, in-dem das am Anschluß 104 erzeugte Aus-
γ :·5"_ ■" - -:· 3H672ti
gangsbit mit den parallel erzeugten Ausgangsbits an den Anschlüssen 120-1 bis 120-n kombiniert wird, um die Antwort
eines vorgegebenen Prüfmusters zu bilden.
In Figur 2 ist eine erste Ausführungsform des Netzwerks 102 dargestellt. Dieses Netzwerk 102 weist eine Gruppe Master-FF-201
bis 208, eine Gruppe Slave-FF 211 bis 218, vierfach-Umsckaltkreise
220, 221-1 bis 221-3, 230 und 240-1 bis 240-3 sowie Exclusiv-ODER-Torschaltungen (abgekürzt EOR) 250 und
260 auf. Bei normaler Betriebsart wird ein Eingangs-Bitmuster von den Anschlüssen 110-1 bis 110-1 parallel dem Netzwerk
101 zugeführt. Das Ausgangs-Bitmuster des Netzwerks 101 wird dann dem FF 201 bis 208 des Netzwerks 102 über die
Leitungen 130-1 bis 130-m zugeführt (vgl. Figur 1). Der in den FF 201 bis 208 gespeicherte Inhalt wird dann den FF 211
bis 218 parallel und synchron mit einem Taktimpuls zugeführt, der von dem Anschluß 110-1 über eine Leitung 231 zugeführt
wird. Im Prüfmodus wird ein Anfangsprüfbitmuster
sequentiell aus dem Einleseanschluß 103 in die Slave-FF 211 bis 218 geladen, die zur Bildung eines Schieberegisters
kaskadenförmig miteinander verbunden werden. Das in den FF 201 bis 208 gespeicherte Bitmuster wird sequentiell an
den Anschluß 104 über das Schieberegister (aus den FF 201 bis 208) zum Beobachten abgegeben.
Gemäß Figur 3A weist der Modusumschaltkreis 220 ein ODER-Glied 3010, UND-Glieder 3020 bis 3022, ein EOR-Glied 3030
sowie Logikglieder 3040 und 3041 auf. Der Schaltkreis 220 wählt eines von drei Bitmustern durch eine Kombination von
logischen Signalen "1" oder "0" aus, die an den Anschlüssen 105 und 106 anliegen (Figur 2). Eines der drei Bitmuster
wird sequentiell vom Master-FF-2Ö1 dem UND-Glied 3021 des Schaltkreises 220 über eine Leitung 3210 zugeführt (Figur 3A).
Ein anderes Bitmuster wird seriell vom Einleseeinschluß 103 zum UND-Glied 3020 über eine Leitung 3220 zugeführt. Das restliche
Bitmuster wird seriell vom EOR-Glied 3030 dem UND-
L J
314672Ρ
Glied 3022 zugeführt. Das Glied 3030 erzeugt ein EOR Signal
aus dem über eine Leitung 3230 anstehenden Ausgangesignal des
Gliedes 260, an dessen Eingängen die Ausgangssignale des FF 212 sowie das Signal des Rückkoppelkreises 2180 anliegen.
Einzelheiten der Arbeitsweise dieses Schaltkreises werden in der nachstehenden Tabelle I wiedergegeben.
10
Modus
106
Operation
Ruckstell-Modus
O Die FF 211 und 212 werden
synchron mit den Taktimpulsen auf "0" eingestellt
15
Normal-Modus
1 Die FF 211 und 212 speichern
sequentiell die Ausgangssignale des Master-FF-201 synchron mit den Taktimpulsen
20
Schiebe-Modus
1 Die FF 211 und 212 speichern
sequentiell das Bitmuster vom Anschluß 103 synchron mit den Taktimpulsen
Rückkoppel-Modus
1 Die FF 211 und 212'speichern
sequentiell das EOR-Ergebnis des Bitmusters vom Anschluß
103 und des Bitmusters vom EOR-Glied 260 über die Leitung 323 synchron mit den Taktimpulsen
Gemäß Figur 3B weist der Modus-Umschaltkreis 221-1 ein ODER-Glied
3Ο11, UND-Glieder 3023 bis 3025 sowie Logikglieder 3042 und 3043 auf. Die Schaltkreise 221-2 und 221-3 haben den gleichen
Aufbau wie der Schaltkreis 221-1. Liegen an den Anschlüssen 105 und 106 die logischen Signale "{"' oder "0" an, so
wählt der Schaltkreis 221-1 ein Bitmuster aus zwei Bitmustern aus. Das eine der beiden Bitmuster wird seriell vom Master-FF
2Ο3 dem Glied 3024 des Schaltkreises 221-1 über eine Leitung 3211 zugeführt (Figur 3B). Das andere Bitmuster wird seriell
3 14 67 2
vom FF 212 den Gliedern 3023 und 3025 über eine Leitung 3 221
zugeführt. Die Schaltkreise 221-2 und 221-3 führen die gleiche Operation wie der Schaltkreis 22-1 aus. Einzelheiten der
Arbeitsweise dieser Schaltkreise sind in Tabelle II wieder-
5 gegeben.
"■'■·;■ ' ' Tabelle II
Modus
106
Operation
Ruckstel1- Modus
Die FF 213 bis 218 werden synchron mit den Taktimpulsen
auf "0" eingestellt.
Normal-Modus
Die FF 213 bis 218 speichern
sequentiell die Ausgangssignale der entsprechenden Master-FF-203, 205 und 207 synchron
mit den Taktimpulsen
Schiebe-Modus
1 0 Die FF 213 bis 218 speichern
sequentiell die Ausgangssig-
0 1 nale der entsprechenden
FF 212 bis 217 synchron mit den Taktimpulsen
Gemäß Figur 3C weist der Modus-Umschaltkreis 230 ein ODER-Glied
212, UND -Glieder 3026 bis 3028, ein EOR-Glied 3031 sowie Logikglieder 3044 und 3045 auf. Durch logische Signale
"1" oder "0" an den Anschlüssen 105 und 106 wählt dieser Schaltkreis 230 aus drei Bitmustern ein Bitmuster
aus. Das eine der drei Bitmuster wird von dem Netzwerk 101 (Figur 1) seriell dem Glied 3027 des Schaltkreises
230 über die Leitung 130-1 zugeführt (Figur 3C). Ein anderes Bitmuster wird sequentiell vom EOR-Glied 3031 dem UND-Glied
3028 zugeführt. Das EOR-Glied 3031 erzeugt ein EOR-Signal aus dem Ausgangssignal des Netzwerks 101 (Leitung 130-1)
und aus dem Ausgangssignal des Gliedes 250 (über eine Lei-
3U672T
tung 333) vom Rückkopplungskreis. Das restliche Bitmuster wird dem Glied 3026 seriell von der Masse G zugeführt.
Einzelheiten der Betriebsweise dieses Schaltkreises 230 sind in Tabelle III dargestellt.
• Modus
105
Operation
Ruckstell-Modu s
Die FF 201 und 202 werden synchron mit den Taktimpulsen
auf *0" eingestellt
Normal-Modus
Die FF 201 und 202 speichern sequentiell die Ausgangssignale des Netzwerks 101
synchron mit den Taktimpulsen
Rückkoppel-Modus
Die FF 201 und 202. speichern sequentiell das EOR-Ergebnis des Ausgangssignals des Netzwerks
101 und das Bitmuster vom EOR-Glied 250 über die Leitung 333 synchron mit den
Taktimpulsen.
Gemäß Figur 3D besteht der Modus-Umschaltkreis 240-1 aus einem ODER-Glied 3012, UND-Gliedern 3029, 3033 und 3034,
einem EOR-Glied 3032 und Logikgliedern 3046 und 304 7. Die Schaltkreise 240-2 und 240-3 haben den gleichen Aufbau wie
der Schaltkreis 240-1. Bei Anliegen von Logiksignalen "1" oder "0" an den Anschlüssen 105 und 106 wählt der Schaltkreis
240-1 eines aus drei Bitmustern aus. Das eine Bitmuster wird vom FF 202 seriell dem UND-Glied 3Ο29 des Schaltkreises
240-1 über eine Leitung 3411 (Figur 3D) zugeführt. Ein anderes Bitmuster wird vom Netzwerk 101 (Figur 1) dem
UND-Glied 3033 über eine Leitung 130-2 sequentiell zugeführt. Das restliche Bitmuster wird vom EOR-Glied 3032 dem
3Η672Ϊ-
ÜND-Glied 3034 seriell zugeführt. Das EOR-Glied 3032 erzeugt
ein EOR-Signal aus dem Ausgangssignal des FF 202 und dem des Netzwerks 101. Die Schaltkreise 240-2 und 240—3 arbeiten
in der gleichen Weise wie der Schaltkreis 240—1.
Einzelheiten der Arbeitsweise des Schaltkreises 240 sind in Tabelle IV erläutert.
Modus
105
Operation
Rückstell-Modus
Die FF 203 bis 208 werden
synchron mit den Taktimpulsen auf "0" eingestellt
synchron mit den Taktimpulsen auf "0" eingestellt
Normal-Modus
Die FF 203 bis 208 speichern sequentiell die Ausgangssignale des Netzwerks 101
synchron mit den Taktimpulsen
synchron mit den Taktimpulsen
Schiebe-Modus
Die FF 203 bis 208 speichern sequentiell das Bitmuster
von den entsprechenden FF 202, 2Ό4 und 206 synchron mit den Taktimpulsen
von den entsprechenden FF 202, 2Ό4 und 206 synchron mit den Taktimpulsen
25 Rückkoppel-Modus
Die FF 203 bis 208 speichern sequentiell das EOR-Ergebnis des Ausgangssignals des
Netzwerks 101 und der Ausgangs signale der entsprechenden FF 202, 204 bzw. 206
synchron mit den Taktimpulsen
Netzwerks 101 und der Ausgangs signale der entsprechenden FF 202, 204 bzw. 206
synchron mit den Taktimpulsen
Die Betriebsweise der vorstehenden Ausführungsform wird mit
Bezug auf die Figuren 1 bis 8 und Tabellen I bis IV näher erläutert.
Der Logikschaltkreis führtdie Normaloperation und die speziel-
Ie Prüfoperation aus. Die Prüfoperation besteht aus den
aufeinanderfolgenden Schritten der Initialisierung, der Prüfung und der Beobachtung der Antwort auf ein vorgegebenes
Prüfmuster.
Liegt an den Anschlüssen 105 und 106 in Figur jeweils logisch
"1" an, so erzeugt das Kombinationsnetzwerk 101 parallel an den Leitungen 130-1 bis 130-n ein Bitmuster.
Dieses Bitmuster wird an das Netzwerk 101 über die Modusumschaltkreise23O
und 240, di« Master-FF 201, 203, 205 und
207, die Modus-Umschaltkreise 220 und 221, die Slave-FF 211,
213, 215 und 217 (Figur 2) und die Leitungen 140-1 bis
140-4 parallel zurückgeführt. Bei dieser Betriebsart arbeiten die Schaltkreise 220, 221, 230 und 240 in ihren jeweiligen
Normalmoden gemäß den Tabellen I bis IV.
Prüfoperation
■
■
1. Initialisierung
Dazu wird der Logikschaltkreis zunächst im Rückstellmodus
und dann im Schiebemodus betrieben. Im Rückstellmodus sind alle FF 201 bis 208 und 211 bis 218 (Figur 2) auf "0"
eingestellt. Die Schaltkreise 220, 221, 230 und 240 arbeiten gemeinsam in den Normalmoden gemäß den Tabellen I bis IV.
Im anschließenden Schiebemodus arbeiten die Master-FF 201 bis 208 als Schieberegister mit den Taktimpulsen vom An-Schluß
110-1 über die Leitung 231. Das Eingangs-Bitmuster
für dieses Schieberegister wird durch das Ausgangs-Bitmuster des Umschaltkreises 230 bestimmt. Da die Steuersignale von
den Anschlüssen 105 und 106 "1" und "0" sind, arbeitet der Umschaltkreis 230 gemäß Tabelle III im Rückstellmodus. Daher
ist das Ausgangsbit des Schaltkreises 230 "0". Der Umschaltkreis
240 wird gemäß Tabelle IV im Schiebemodus be-
-·"■":■■ ■ '■■ ■ 314672
-ΊΪ-'
trieben, so daß die Master-FF201 bis 208 als Schieberegister *
geschaltet sind und ihre Ausgangsbits jeweils "0" werden.
Ähnlich arbeiten die Umschaltkreise 220 und 221 in ihren Schiebemoden, so daß die Slave FF 211 bis 218 als
Schieberegister arbeiten. Sobald als Eingangs-Bitmuster
*0 0 Ο 1" sequentiell am Einschreib-Anschluß 103 |
eingestellt wird, werden die Slave FF 211 bis 218 seriell j
mit dem Bitmuster "1 1 0 0 0 0 0" geladen. Dies ist der |
Anfangswert, der in das Netzwerk 101 als Prüfmuster geladen ■
werden soll. ■
2. Prüfoperation
Die Prüfung erfolgt in dem Rückkoppelmodus. Bei Anliegen von logisch "0" und "1" an den Anschluß 105 und 106 arbeiten
die Umschaltkreise 220, 230 und 240 in den Rückkoppelmoden entsprechend den Tabellen I, III bzw. IV. Dagegen wird der
Umschaltkreis 221 im Schiebemodus gemäß Tabelle II bei den gleichen Steuersignalen betrieben. Dadurch wird der gesamte
Schaltkreis in Figur 2 äquivalent zu den kombinierten Schaltkreisen der Figuren 4 und 6. Die Figur 4 zeigt die
Slave FF 2H bis 2l8 und ihre zugehörigen Bauelemente und
Verschaltungen. Die Figur 6 zeigt die Master-FF 201 bis
und ihre zugehörigen Bauelemente und Verschaltungen.
Gemäß Figur 4 wird durch die Taktimpulse von den einzelnen Slave-FF 211 bis 218 das Ausgangs-Bitmuster der FF 211, 213,
215 und 217 entsprechend Q5, Qß, Q7 und 0- in Figur 5
sequentiell geändert.
Gemäß Figur 5 wird das Ausgangs-Bitmuster (Q5 bis Qg) beim
Taktzyklus "0" auf "1 0 0 0" eingestellt. Danach werden zueinander unterschiedliche Bitmuster bei den Taktzyklen 1
bis 14 sequentiell erzeugt. In ähnlicher Weise werden Bitmuster
seriell durch die FF 211, 213, 215 und 217 in den anschließenden
sukzessiven Taktzyklen 15 bis 29, obwohl in
L -J
.::!"!=" I i'O I 3U6721
r - 12 - π
Figur 5 nicht dargestellt, seriell erzeugt. Diese Bitmuster werden durch die Kombination der Inhalte der Bits Qc bis QQ
D
bestimmt und sind daher als zufällige Muster verwendbar.
Die in Figur 4 dargestellte Schaltung dient somit als Zufallsgenerator
zur Erzeugung eines zufälligen Musters, der ein lineares Rückkoppelregister aufweist.
Gemäß Figur 6 wird das Ausgangs-Bitmuster Q1 bis Q, der
FF 201, 203, 205 und 207 durch die Taktimpulse sukzessive variiert, die den einzelnen Master-FF 201 bis 208 zugeführt
werden. Diese sequentielle Variation ist in Figur dargestellt.
Gemäß Figur 7 ist das Ausgangs-Bitmuster (Q1 bis Q.) der
FF 201, 203, 205 und 207 beim Taktzyklus "0" gleich "0 0 0". Bei nächsten Taktzyklus "1" wird das Ausgangs-Bitmuster
(Q1 bis Q4) der FF 201, 203, 205 und 207 aufgrund eines
Bitmusters "0 0 0 1", das über die Signalleitungen 130-1
bis 130-4 übertragen wird, "0 0 0 1". Wenn danach der 15. Taktimpuls zusammen mit dem Bitmuster gemäß Figur 7
zugeführt wird, liegt an dem FF 201, 203, 205 und 207 das Ausgangs-Bitmuster "1 O 0 1".
3. Beobachtung der Antwort auf ein vorgegebenes Prüfmuster
Gemäß Figur 8 wird ein Fehler im Kombinations-Netzwerk in der nachstehenden.Weise festgestellt. Wenn in dem Netzwerk
101 ein Fehler auftritt, so wird vom Netzwerk 101 zum Netzwerk 102 über die Leitungen 130-1 bis 130-4 ein Prüfmuster
parallel übertragen. Wenn beispielsweise der Fehler im Netzwerk 101 auf der Leitung 130-3 beim Taktzyklus 9
auftritt, so wird die Wirkung dieses Fehlers sequentiell auf die Master-FF 201 bis 208 übertragen, so daß an dem
FF 201, 203, 205 und 207 das Ausgangs-Bitmuster "1 1 1 0" beim Taktzyklus 15 anliegt. Dieses Ausgangs-Bitmuster der
FF 201, 203, 205 und 207 unterscheidet sich vom Ausgangs-
L ' J
3H6721
Γ - 13 -
Bitmuster "1 O O 1'^das von den gleichen FF bei fehlerfreiem
(normalem) Zustand gemäß Figur 5 erzeugt werden soll. Dieser Unterschied im Bitmuster zeigt einen Fehler im
Netzwerk 101 an.
Die Master-FF 201 bis 208 dienen als "Kompressoren" zum - komprimieren der Ausgangsdaten eines der Prüfung unterworfenen
Schaltkreises da ein Fehler lediglich durch Beobachten des Ausgangs-Bitmusters Q- bis Q4 der FF 201, 203, 205 und
207 bei einem bestimmten Beobachtungszyklus {Taktzyklus 15 bei der vorstehenden Ausführungsform) ermittelt werden
kann, d.h. ohne überprüfen jedes Ausgangs-Bitmusters Q1 bis
Q4 bei allen Zyklen. Wenn die Master-FF 201 bis 208 (Figur 2) gemäß Figur .5 angeordnet sind, so können die Bitmuster
vom Netzwerk 101 unter Verwendung der Master-FF 201 bis 208 als Datenkompressor wirksam geprüft werden.
Eine alternative Anordnung des Netzwerks 102 ist in Figur 9 dargestellt. Während bei dem Netzwerk 102 gemäß Figur 2 der
eine Eingangsanschluß des EOR-Gliedes 250 mit dem Ausgangsanschluß des FF 202 und ein Eingang des EOR-Gliedes 260
mit dem Ausgang des FF 212 verbunden ist, sind beim Netzwerk 102 gemäß Figur 9 der eine Eingang der EOR-Glieder
250 und 260 mit den Ausgängen der FF 204 bzw. 214 verbunden.
Eine andere alternative Anordnung des Netzwerks 102 ist in
Figur 10 dargestellt. Bei den Figuren 2 und 9 sind die zweiten Eingänge der EOR-Glieder 250 und 260 mit den Ausgangen
der FF 208 bzw. 218 verbunden. Dagegen sind die zweiten Eingänge der EOR-Glieder 250 und 260 bei Figur 10
mit den Ausgängen der FF 208 bzw. 218 verbunden.
Die Arbeitsweise des Netzwerks 102 gemäß Figur 9 ergibt sich aus den Figuren 11 bis 13.
-""ζ : -:-:': : 3U6721
Unter Bezugnahme auf die Figuren 1, 9 und 11 bis 13 wird
die Arbeitsweise der zweiten Ausführungsform näher erläu- ■
i tert. Diese Ausführungsform führt die gleichen Operationen wie die erste Ausführungsform im .Normalbetrieb und die
Initialisierung im Prüfbetrieb durch. Beim Initialisierungsschritt erzeugen jedoch die Slave FP 211 bis 218 der
zweiten Ausführungsform das Bitmuster "110 0 1
O" in Antwort auf ein Eingangs-Bitmuster "0 10 1" vom
Einschreibanschluß 103 gemäß Figur 9.
Gemäß Figur 11 wird beim Taktzyklus 0 das Ausgangs-Bitmuster
(Qg bis Qß) auf "1 0 1 0" eingestellt. Daraufhin
folgen sequentiell erzeugte Bitmuster bei den Taktzyklen 1 bis 8, die jeweils voneinander verschieden sind. Diese Bitmuster
werden durch die Kombination der Inhalte der Bits Qc bis QR festgelegt und können daher als Zufallsmuster verwendet
werden.
Gemäß Figur 12 ist beim Taktzyklus 0 an den FF 201, 203,
205 und 207 das Ausgangs-Bitmuster (Q1 bis Q4) "0 0 0 0".
Wenn ein Bitmuster "0 0 0 1" beim nächsten Taktzyklus 1 über die Leitungen 130-1 bis 130-4 zugeführt wird, so wird
das Ausgangs-Bitmuster "0 0 0 0".
Gemäß Figur 13 wird ein Fehler im Netzwerk 101 in der nachstehenden
Weise ermittelt. Wenn ein bestimmter Fehler im Netzwerk 101 auftritt, der über die Leitungen 130-1 bis
130-4 dem Netzwerk 102 zugeführt wird, so wird dessen negative Wirkung dem Master-FF 203 über die Leitung 130-2 beim
Taktzyklus 1 sequentiell zugeführt. Dies wird durch ein Ausgangs-Bitmuster "1 1 1 0" der FF 201, 203, 205 und
207 beim Taktzyklus 8 wiedergegeben. Dieses Ausgangs-Bitmuster ist nicht identisch mit dem Bitmuster "0 1 0 1"
gemäß Figur 12, das durch die gleichen FF im fehlerfreien Zustand erzeugt werden soll, was einen Fehler im Netzwerk
101 anzeigt.
Γ - 15 -
Die Master-FF 201 bis 208 wirken als Datenkompressor, so daß ein Fehler lediglich durch Beobachten des Ausgangs-Bitmusters
Q- bis Q4 der FF 201, 203, 205 und 207 bei dem
Taktzyklus 8 herausgefunden werden kann, d.h. ohne jegliche Beobachtung jedes Bitmusters Q1 bis Q4 bei allen Taktzyklen.
Die Figuren 14 bis 16 zeigen die Operation des dritten Ausführungsbeispiels
des Netzwerks 102 gemäß Figur 10.
Gemäß den Figuren 1, 10 und 14 bis 16 führt diese Ausführungsform
die gleichen Operationen aus wie die erste Ausführungsform im Normalbetrieb und die Initialisierung im
Prüfbetrieb.
Gemäß Figur 14 erzeugen die Slave FF 211, 213, 215 und 217 beim Taktzyklus 0 ein Ausgangs-Bitmuster (Q5 bis Qg)
"1 0 0 0". Danach erzeugen diese sequentiell andere Bitmuster, die bei den Taktzyklen 1 bis 5 jeweils voneinander
verschieden sind. Wiederum werden diese Bitmuster durch die Kombination der Inhalte der Bits Qc bis QQ festgelegt und
können daher als zufällige Muster verwendet werden.
Gemäß Figur 15 erzeugen die FF 201, 203, 205 und 207 beim Taktzyklus 0 ein Ausgangs-Bitmuster (Q1 bis Q4) "0 0 0 0"
als Operation des Schaltkreises gemäß Figur 12. Beim nächsten Taktzyklus 1 wird das Ausgangs-Bitmuster (Q.. bis
Q4) "0 0 0 0".
Das Feststellen eines Fehlers im Kombinationsschaltkreis 101
wird nachstehend mit Bezug auf Figur 16 erläutert. Wenn ein bestimmter Fehler im Netzwerk 101 auftritt, der über die
Leitungen 130-1 bis 130-4 zum Netzwerk 102 übertragen wird, so erscheint die negative Auswirkung dieses Fehlers auf der
Leitung 130-2 beim Taktzy.klus 1 und wird sequentiell den Master-FF 201 bis 208 zugeführt. Dann wird beim Taktzyklus 5
das Ausgangs-Bitmuster (Q1 bis Q4) "1 1 0 1". Dieses Aus-
""":- I ; · "■■- "■ 3Κ6721
gangs-Bitmuster unterscheidet sich von dem Ausgangs-Bitmuster
"1 1 1 1" gemäß Figur 15, das im Normalzustand erzeugt werden soll, so daß das Auftreten eines Fehlers im
Netzwerk 101 wiedergegeben wird. Diese Ausführungsform sowie die erste und die zweite Ausführungsform verwenden die
Master-FF 201 bis 208 als Datenkompressor mit Fehlerermitt-
-·■· lung ohne Beobachtung der Bitmuster der FF 201," 203, 205
und 207 bei allen Taktzyklen, und zwar lediglich durch Beobachten des Ausgangs-Bitmusters Q bis Q4 beim Taktzyklus
Die Erfindung ermöglicht somit die einfache Erzeugung von Prüfmustern und eine erhebliche Reduktion der erforderlichen
Beobachtungsdauer aufgrund der hohen Verarbeitungsgeschwindigkeit der Muster mit Hilfe der Schieberegister-Anordnungen
mit den Rückkoppelkreisen.
, 4^ ■
Claims (1)
- VOSSIUS · VOSSIUS · TAUCH.NER :ΉΕϋ NEMAN N · RAUHPATENTANWÄLTESIEBERTSTRASSE 4 ■ 8OOO MÜNCHEN 86 ■ PHONE; (O39) 47 4OM CABLE: BENZOLPATENT MÜNCHEN -TELEX 5-29 453 VOPAT D3 η 6;: ιu.Z.: ,R 565 (He/kä) 25. November 1981Case: 166 074/80Nippon Electric Company, Ltd.
Tokio, Japan
10" Lpgikschaltkreis mit Prüfmöglichkeit "Patentanspruch 15Logikschaltkreis mit Prüfmöglichkeit gekennzeichnet durcha) ein Kombinationsnetzwerk (101) zum Empfang einesparallel anstehenden Bitmusters aus mehreren Signalen und zum Erzeugen eines parallel anstehenden Bitmusters ,b) eine Gruppe von Master-Flip-Flops (201 bis 208) zum sequentiellen Empfang eines Teils des Ausgangs-Bitmusters des Kombinationsnetzwerks (101),c) eine Gruppe von Slave-Flipflops (211 bis 218) entsprechend den einzelnen Flipflops (201 bis 208) in der Master-Gruppe, wobei die Slave-Flipflopgruppe sequentiell das Ausgangsbitmuster der Master-Flipflopgruppe empfängt und dieses zum Kombinationsnetzwerk (101) zurückführt,d) eine Einrichtung zum kaskadenförmigen Verbinden der Flipflops in der Mastergruppe zur Ausbildung eines Schieberegisters mit einem Rückkoppelkreis und durche) eine zweite Einrichtung zum kaskadenförmigen Verbinden der Flipflops der Slave-Gruppe zum Bilden eines Schieberegisters mit einem Rückkoppelkreis.L . · -J
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