DE2825038A1 - Graycodeleser - Google Patents

Description

Die vorliegende Erfindung betrifft einen Graycodeleser gemäß dem Oberbegriff des Patentanspruchs 1. Insbesondere betrifft die Erfindung einen Graycodeleser für einen Analog/Digital-Umsetzer (A/D-Umsetzer), der sich besonders für das Umwandeln einer mechanischen Verschiebung in ein digitales elektrisches Signal liefert.

Der Graycode wurde bekanntlich entwickelt, um insbesondere in A/D-Umsetzern die Ablesefehler möglichst klein zu halten. Der Graycode ist ein einschrittiger Code, ein zyklischer Binärcode und ein reflektierter Binärcode. Ein Beispiel eines solchen Codes ist in der folgenden Tabelle angegeben, in der die den Dezimalzahlen von O bis 17 entsprechenden binären Graycodezahlen und die zugehörigen Paritätsbits aufgeführt sind.

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	t	-SS f	ή	ι	Iro	ι	2825038
Dezimal zahl	0	VO Gray-Code-Zahl	Q	0	0	0	Paritätsbit
	0	ή	0	0	0	1
O	0	0	0	0	1	1	1
1	0	0	0	0	1	0	0
CVl	0	0	0	1	1	0	1
3	0	0	0	1	1	1	0
4	0	0	0	1	0	1	1
5	0	0	0	1	0	0	0
6	0	0	1	1	0	0	1
7	0	0	1	1	0	1	0
8	0	0	1	1	1	1	1
9	0	0	1	1	1	0	0
10	0	0	1	0	1	0	1
11	0	0	1	0	1	1	0
12	0	0	1	0	0	1	1
13	0	0	1	0	0	0	0
14	0	0	1	0	0	0	0
15	0	0	1	0	0	1	0
16		1		1
17		1		0

Bei der Anwendung solcher Code in einem A/D-Umsetzer wird gewöhnlich eine Codeplatte verwendet, die beispielsweise transparente und opake Quadrate enthält, die in der gleichen Weise wie die Graycodezahlen in der Tabelle in Zeilen und Spalten angeordnet sind; die transparenten und opaken Quadrate entsprechend dabei den Binärwerten oder Bits 0 bzw. Die Codeplatte kann sich in der Richtung der Folge der entsprechenden Dezimal zahl en proportional zu der zu erfassenden Verschiebung oder Auslenkung bewegen. Die Codezeichen werden durch photoelektrische Abfühl elemente, die in einer den Zeilen entsprechenden Reihe angeordnet sind, bitweise abgelesen. Bei einem Obergang von einer Graycodezahl zur nächsten ändert sich nur ein einziges Codezeichen oder -bit, da der Graycode ein sogenannter einschrittiger Code ist. Wenn sich die Reihe der Abfühl elemente auf der Grenze zwischen zwei benachbarten Codedarstellungen befindet, kann keine andere Codezahl als eine der

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bei Sen aneinander angrenzenden Codezahlen gelesen werden, selbst wenn ein Ablesefehler auftritt. Die Fehlermöglichkeiten sind daher beim Graycode entsprechend klein.

Beim Graycode sind zwar, wie oben erwähnt, systembedingte Ablesefehler minimal, wie bei jedem anderen Code können jedoch zusätzlich Ablesefehler auftreten, die durch eine Verschmutzung der Codeplatte oder durch einen Ausfall von Abfühl elementen verursacht sind. Es ist bekannt, Fehler dieser Art durch Paritätsprüfung festzustellen. Hierfür kann die Codeplatte mit den in der Tabelle aufgeführten zusätzlichen Paritätsbits versehen sein, die so gewählt sind, daß die Anzahl der Bits des Wertes 1 in der Binärcodezahl zuzüglich des Paritätsbits ungerade ist. Wenn also bei einer Paritätsprüfung eine gerade Anzahl von Bits des Wertes 1 festgestellt wird, zeigt dies, daß ein Ablesefehler der oben erwähnten Art aufgetreten sein muß. Es können jedoch auch bei der Paritätsprüfung Fehler auftreten, die dann zur Folge haben, daß trotz richtiger Codeablesung eine unrichtige Parität festgestellt und dementsprechend ein Fehlersignal erzeugt wird, insbesondere infolge der Unbestimmtheit der Ablesung in der Nähe der Grenzen der Codedarstellungen.

Dieses Problem kann gemäß der DE-OS 27 48 320 dadurch gelöst werden, daß man auf die Codeplatte noch zusätzliche Paritätsprüfbits aufbringt, die eine Aussetzung der Paritätsprüfung bewirken, wenn sich die Codeplatte in einer solchen Lage bezüglich der Abfühl elemente befindet, daß letztere eine Grenze zwischen dm Darstellungen zweier Codezahlen erfassen. Der Graycodeleser gemäß dieser Offen!egungsschrift enthält also eine Graycodeplatte mit (Darstellungen von) Graycodezahlen und Graycodelesevorrichtungen für die jeweiligen Bits oder Stellen des Graycodes, sowie einen mit den Ausgängen dieser Lesevorrichtungen gekoppelten Decodierer zum Decodieren der abgelesenen Graycodezahlen oder Graycodekombinationen. Die Codeplatte trägt ferner (Darstellungen von) Paritätsbits und Paritätsprüfbits, die neben den (Darstellungen der) jeweiligen Graycodezahlen oder -kombinationen angeordnet sind. Die Paritätsprüfbits bestehen aus Darstellungen von Bits eines ersten Wertes, die sich jeweils

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über die Grenzen zwischen (den Darstellungen von) jeweils zwei benachbarten Graycodezahlen erstrecken und Bits des zweiten Wertes, welche die restlichen Teile zwischen den ersten Bits der betreffenden Spalte einnehmen. Ferner sind Paritätsbit- und Paritätsprüfungssteuerbit-Lesevorrichtungen für die Paritätsbits bzw. Paritätsprüfungssteuerbits vorgesehen. Mit den Ausgängen der Graycodelesevorrichtungen und der Paritätsbitlesevorrichtung ist eine Paritätsprüfschaltung gekoppelt, die die Paritätsprüfung durchführt und mit dem Ausgang der Paritätsprüfungssteuerbit-Ablesevorrichtung ist eine Paritätsprüfungs-Steuerschaltung gekoppelt, die die Paritätsprüfung unterbricht, wenn eines der Bits des ersten Wertes gelesen wird. Die effektive Breite der Darstellungen der Paritätsprüfungssteuerbits-Lesevorrichtung ist vorzugsweise gleich oder kleiner als die Breite der Darstellungen der Paritätsprüfungssteuerbits des ersten Wertes.

Wenn bei diesem bekannten Graycodeleser die Paritätsprüfungssteuerbit-Lesevorrichtung ein Bit des ersten Wertes feststellt, liefert die zugehörige Steuerschaltung ein Ausgangssignal an die Paritätsprüfungsschaltung, die die Paritätsprüfung unterbricht und dadurch Fehler in der Paritätsprüfung verhindert, die in der Nähe von Grenzen zwischen den Darstellungen zweier Graycodezahlen auftreten können. Durch die Unterbrechung der Paritätsprüfung wird die Wahrscheinlichkeit, daß falsche Ablesungen verhindert werden, erheblich verbessert, nämlich auf etwa 50 bis 60 %.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Graycodeleser anzugeben, bei dem die Wahrscheinlichkeit, falsche Ablesungen festzustellen, auf annähernd 100 % erhöht wird.

Diese Aufgabe wird bei einem Graycodeleser der eingangs genannten Art durch die Merkmale des kennzeichnenden Teiles des Anspruchs 1 gelöst.

Die Unteransprüche betreffen Weiterbildungen und vorteilhafte Ausgestaltungen des Graycodelesers gemäß der Erfindung.

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Ein Graycodeleser gemäß der Erfindung enthält also eine Graycodeplatte, auf der Darstellungen von Graycodezahlen, Paritätsbits und Paritätsprüfungssteuerbits ganz ähnlich angeordnet sind, wie bei dem Graycodeleser gemäß der DE-OS 27 48 320. Ferner enthält der Graycodeleser Lesevorrichtungen, die entsprechend den verschiedenen Bits oder Stellen der Graycodezahlen angeordnet sind, weiterhin einen Decodierer zum Decodieren der Ausgangssignale der Graycode-Lesevorrichtungen, ferner Paritätsbit- und Paritätsprüfungssteuerbit-Lesevorrichtungen zum Lesen der Paritätsbits bzw. Paritätssteuerbits, und eine Paritätsprüfschaltung, der die Ausgangssignale der Graycode-Lesevorrichtungen und der Paritätsbit-Lesevorrichtung zugeführt sind. Die Paritätsprüfungssteuerbit-Lesevorrichtung liefert ein erstes Warnsignal, wenn sie ein Paritätsprüfungssteuerbit des ersten Wertes feststellt und die Paritätsprüfungsschaltung liefert ein zweites Warnsignal, wenn sie eine unrichtige Parität feststellt. Der Graycodeleser gemäß der Erfindung enthält zusätzlich einen Speicher zur zeitweiligen Speicherung des Ausgangssignales des Decodierers, einen Subtrahierer zum Erzeugen der Differenz zwischen dem Inhalt des Speichers und dem Ausgang des Decodierers, einen Vergleicher zum Vergleichen des Ausgangs des Subtrahierers mit einem vorgegebenen Wert, wobei er ein drittes Warnsignal erzeugt, wenn der Ausgang des Subtrahierers größer ist, eine Speichersteuervorrichtung zum Unterbrechen des Einganges zum Speicher, wenn das erste und/oder zweite Warnsignal auftreten.Es ist ferner eine erste Fehlermitteilungsanordnung vorgesehen, die ein Fehlersignal unter Steuerung durch das zweite Warnsignal nur dann erzeugt, wenn kein erstes Warnsignal vorliegt, und eine zweite Fehlermitteilungsanordnung, die ein Fehlersignal liefert, wenn mindestens das erste und das dritte Warnsignal vorliegen.

Im folgenden werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnung näher erläutert, dabei werden noch weitere Merkmale und Vorteile der Erfindung zur Sprache kommen.

Es zeigen:

Figur 1 eine schematische Darstellung eines typischen Graycode!esers gemäß

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der DE-OS 27 48 320;

Figur 2 ein Blockschaltbild einer ersten Ausführungsform eines Graycodelesers gemäß der Erfindung;

Figur 3 eine schematische Darstellung einer Ausführungsform einer Codeplatte gemäß der Erfindung;

Figur 4 ein Blockschaltbild einer zweiten Ausführungsform des Graycodelesers gemäß der Erfindung;

Figur 5 ein Blockschaltbild einer dritten Ausführungsform eines Graycodelesers gemäß der Erfindung und

Figur 6 eine schamtische Darstellung einer weiteren Ausführungsform einer Codeplatte gemäß der Erfindung.

In den Zeichnungen sind für entsprechende Bauteile gleiche Bezugszeichen verwendet worden. Zur Vereinfachung der Beschreibung wird im folgenden anstatt von der Darstellung der entsprechenden Graycodekombinationen oder -zahlen, Paritätsbits und dergleichen nur von den Zahlen oder Bits selbst gesprochen.

Figur 1 zeigt eine Codeplatte 1, welche einen Graycodeabschnitt 11, einen Paritätsbitabschnitt 12 und einen Paritätsprüfungssteuerbitabschnitt 13 enthält. In diesen Abschnitten sind die schraffiert dargestellten Bereiche opak und entsprechen Bits des Wertes 1 während die weiß gelassenen Bereiche transparent sind und Bits des Wertes Null entsprechen. Die Graycodezahlen und Paritätsbits entsprechen der eingangs aufgeführten Tabelle. Die Bits in den Abschnitten 11 und 12 sind alle in Zeilen und Spalten, also schachbrettartig angeordnet, dies gilt jedoch nicht für die Bits im Abschnitt 13. Der Abschnitt 13 enthält schmale Bits 14 des Werts "0", die sich über die jeweiligen Grenzen 15 zwischen benachbarten Graycodezahlen erstrecken, und die übrigen Teile 16 des Ab-

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-τ-

Schnitts 13 zwischen den O-Bits werden durch 1-Bits eingenommen.

Direkt hinter der Codeplatte 1 ist eine photoelektrische Lesevorrichtung 2 angeordnet, die einen Graycode-Leseabschnitt 21, einen Paritäts-Bitleseabschnitt 22 und einen Paritätsprüfungssteuerbit-Leseabschnitt 23 enthält. Der Abschnitt 21 enthält fünf photoelektrische Abfühlelemente, wie Photozellen, welche spaltförmige Lichteintrittsöffnungen P4, P3, P2, P1 bzw. PO aufweisen; die Abschnitte 22 und 23 enthalten entsprechende Abfühl elemente mit Lichteintrittsöffnungen Pp bzw. Pc. Die Lichteintrittsöffnungen P4 bis PO sind so angeordnet, daß sie die Bits der Stellen 2⁴, 2³, 2², 2¹ bzw. 2° des Graycodeabschnitts 11 erfassen, während die Lichteintrittsöffnungen Pp und Pc den Paritätsbits bzw. Paritätsprlifungssteuerbits in den Abschnitten 12 und 13 gegenüberliegen. Um Ablesefehler so klein wie möglich zu halten, sollen die Lichteintrittsöffnungen eine eng tolerierte Breite w haben und auf einer Geraden angeordnet sein. Ferner soll die Breite w bezüglich des Abstandes Wo zwischen den Grenzen 15 der Graycodezahlen und der Breite W der Paritätsprüfungssteuerbits 16 des Wertes 1 im Abschnitt 13 der folgenden Gleichung genügen

w ^ Wo - W

Vor der Codeplatte 1 ist eine den Lichteintrittsöffnungen gegenüberliegende Lichtquelle (nicht dargestellt) vorgesehen, die den vor den Lichteintrittsöffnungen liegenden Streifen der Codeplatte 1 gleichmäßig beleuchtet. Die Abfühl elemente liefern jeweils ein Ausgangssignal, wenn sie Licht von der Lichtquelle wahrnehmen.

Die Ausgangssignale der Abfühl elemente im Abschnitt 21 werden einem Decodierer 3 und einer Paritätsprüfschaltung zugeführt, letztere erhält außerdem Ausgangssignal des Abfühl elements im Abschnitt 22. Das Ausgangssignal des Abfühl elementes des Abschnitts 23 wird einer Paritätsprüfungs-Steuervorrichtung 5 zugeführt. Das Ausgangssignal der Paritätsprüfungs-Steuervorrichtung 5 wird der Pari rätsprüfschaltung 4 zugeführt, deren Ausgangssignal wiederum dem Decodierer 3 zugeführt wird. Das Ausgangssig-

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Al

nal des Decodierers 3 wird einem Verbraucher, z.B. einem Anzeigefeld oder einer Anzeigevorrichtung 6 zugeführt.

Bei Verwendung eines Graycodelesers der hier interessierenden Art ist die Codeplatte 1 mit einem Bauteil eines Gerätes gekoppelt, dessen Auswanderungen oder Verlagerungen oder Lage wahrgenommen werden soll, z.B. der Wiege einer Federwaage, so daß sich die Codeplatte in der senkrechten Richtung der Fig. 1 um eine Strecke bewegt, die proportional der Auswanderung des betreffenden Bauteils ist.

Wenn die spaltförmige Lichteintrittsöffnung Pc des Abfühl el ementes im PaH-tätsprlifungssteuerbitabschnitt 23 einem Bit 16 des Wertes 1 im Abschnitt 13 der Codeplatte gegenüberliegt, während sich diese bewegt, liefert das Abfühlelement im Abschnitt 23 kein Ausgangssignal an die Paritätsprüfungssteuervorrichtung 5 und diese wird daher auch nicht erregt. Die Ausgangssignale des Graycodeabschnitts 21 der Lesevorrichtung 2 werden dann durch den Decodierer 3 und die Pari rätsprüfschaltung 4 in üblicher Weise verarbeitet. Der Decodierer 3 decodiert also die Graycodezahl, die durch den Abschnitt 21 der Lesevorrichtung 2 abgelesen wurde und die Anzeigevorrichtung 6 zeigt die entsprechende Verlagerung oder Auslenkung in einem Dezimalcode, also als Dezimalzahl an, während die Paritätsprüfschaltung 4 die Parität der Anzahl der Bits des Wertes 1 in den Ausgangssignalen der Abschnitte 21 und 22 prüft und dem Decodierer 3 ein Sperrsignal zuführt, welches diesen außer Betrieb setzt, wenn die Parität nicht richtig, also im vorliegenden Falle gerade ist. Der Decodierer 3 wird also gesperrt und die Anzeigevorrichtung 6 liefert also keine Anzeige, selbst wenn infolge einer Verschmutzung, wie durchStabu und dergl.oder durch Ausfall eines Abfühl elements fälschlich ein Bit des Werts 0 als Bit des Werts gelesen wurde.

Wenn andererseits die Lichteintrittsöffnung Pc des Abschnitts 23 einem Bit 14 des Werts 0 im Paritätsprüfungssteuerbitabschnitt 13 gegenüberliegt, liefert der Abschnitt 23 ein Ausgangssignal an die Paritätsprüfungssteuervorrichtung 5. Die Paritätsprüfungssteuervorrichtung 5 liefert dann ein Steuersignal an die Pari tatsprüfschaltung 4, das letztere sperrt.

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Xb

Während einer solchen Zeitspanne wird daher keine Paritätsprüfung durchgeführt und der angezeigte Wert kann einen Ablesefehler enthalten, der durch Verschmutzung, wie Staub oder Fasern auf der Codeplatte 1 oder ein beschädigtes oder inaktives Abfühlelement verursacht wurde.

Bei dem vorgeschlagenen Graycodeleser kann die Wahrscheinlichkeit solcher Fehler in der Praxis bis zu 40 oder 50 % betragen, sie hängt etwas von den Wergen W und Wo ab. Es ist aus der FR-OS 72 07 861 bekannt, durch das Ausgangssignal des Abschnitts 23 auch die Decodierungsoperation zu unterbrechen. Hierdurch lassen sich zwar Ablesefehler weitgehend ausschalten, andererseits wird dadurch auch die Möglichkeit oder Wahrscheinlichkeit einer Anzeige erheblich verringert.

Figur 2 zeigt das Schaltbild eines ersten Ausführungsbeispieles der Erfindung. Der dargestellte Graycodeleser enthält wieder eine photoelektrische Lesevorrichtung 2 mit drei Abschnitten 21,22 und 23, deren Ausgänge wie bei der Schaltung gemäß Fig. 1 mit einem Decodierer 3 undeiner Paritätsprüfschaltung 4 gekoppelt sind. Bei der Schaltung gemäß Fig. 2 wird das Ausgangssignal des Abschnitts 23 für das Paritätsprüfungssteuerbit jedoch einem Frequenz/Spannungs-Umsetzer 31, einem Eingang eines UND-Gliedes 32 und einem NICHT-Eingang eines UND-Gliedes 33 zugeführt. Bei dem Frequenz/Spannungs-Umsetzer (F/S-Umsetzer) 31 kann es sich um eine bekannte Schaltung handeln, die eine Frequenz in einen entsprechenden Spannungswert umsetzt. Das Ausgangssignal des F/S-Umsetzers 31 wird einem Vergleicher 34 zum Vergleich mit einem Spannungswert zugeführt, der in einem Spannungs-Register oder -Speicher 35 gespeichert ist. Der Vergleicher 34 liefert ein Ausgangssignal des Werts 1, wenn das Ausgangssignal des F/S-Umsetzers 31 gleich oder kleiner als das Ausgangssignal des Spannungsspeichers 35 ist, und ein Ausgangssignal des Wertes 0, wenn das ersterwähnte Signal größer als das letzterwähnte ist. Das Ausgangssignal des Vergleichers 34 wird dem anderen Eingang der UND-Glieder 32 und 33 zugeführt.

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Der Ausgang der Paritätsprüfschaltung 4 ist mit einem Eingang eines UND-Gliedes 36 und einem NICHT-Eingang eines weiteren UND-Gliedes 37 zugeführt, deren andere Eingänge mit dem Ausgang des UND-Gliedes 32 gekoppelt sind. Der Ausgang des UND-Gliedes 36 ist mit einem Steuereingang einer Torschaltung 38 verbunden. Die NICHT-Eingänge der UND-Glieder 33 und 37 können durch vorgeschaltete Inverter realisiert werden.

Der Ausgang des Decodierers 3 ist über die Torschaltung 38 mit einem Speicher 39 und direkt mit einem Subtrahierer 40 gekoppelt. Der Subtrahierer erhält als zweites Eingangssignal das Ausgangssignal des Speichers 39 und liefert seinerseits ein Ausgangssignal entsprechend dem Absolutwert der Differenz der Ausgangssignale des Speichers 39 und des Decodierers 3, das einem Vergleicher 41 zum Vergleich mit dem Ausgangssignal eines Registers 42 zugeführt wird. Der Vergleicher 41 liefert ein Ausgangssignal des Wertes 1,wenn das Ausgangssignal des Subtrahierers 40 gleich oder kleiner ist als das Ausgangssignal des Registers 42 und ein Ausgangssignal des Wertes 0, wenn ersteres größer ist als letzteres. Das Ausgangssignal des Decodierers 3 wird einer dezimalen Anzeigevorrichtung 6 zur visuellen Darstellung zugeführt.

Das Ausgangssignal des Vergleichers 41 wird einem NICHT-Eingang eines UND-Gliedes 43 zugeführt, dessen normaler, anderer Eingang mit dem Ausgang des UND-Gliedes 33 gekoppelt ist. Das Ausgangssignal des UND-Gliedes 43 und das Ausgangssignal des UND-Gliedes 37 werden einem ODER-Glied 44 zugeführt, dessen Ausgang mit einer Fehleranzeigevorrichtung 7 gekoppelt ist. Die Fehleranzeigevorrichtung 7 erzeugt eine Fehleranzeige, wenn das Ausgangssignal des ODER-Gliedes 44 den Wert 1 hat.

Die Schaltungsanordnung gemäß Fig. 2 eignet sich in Kombination mit der in Fig. 1 dargestellten Codeplatte 1 besonders für Waagen, bei denen die Codeplatte 1 beim Beginn einer Messung eine Vibration oder schwingende Bewegung ausführt. Die Amplitude einer solchen Vibration oder Schwingung ist anfänglich groß, nimmt jedoch dann ab und wird schließlich 0. Dies bedeutet, daß die Frequenz des Ausgangssignales des Abschnitts 23 der Lesevorrichtung 2 allmählich auf 0 abfällt, so daß die Ausgangsspannung

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des F/S-Umsetzers 31 in entsprechender Weise proportional zur Geschwindigkeit der Bewegung der Codeplatte 1 auf 0 abfällt. Im Spannungsspeicher 35 wird ein gewisser Referenzspannungswert gespeichert, der der maximalen Geschwindigkeit entspricht, bei der ein Ablesen der Codeplatte noch zulässig ist. Wenn der Vergleicher 34 ein Ausgangssignal des Wertesi liefert, zeigt dies also an, daß zulässige Meßbedingungen erreicht sind bzw. vorliegen.

Wenn das Ausgangssignal des Vergleichers 34 den Wert 0 hat, sind die Verknüpfungsglieder 32,33,36,37, 43 und 44 alle gesperrt und es wird nur der gemessene und vom Decodierer 3 decodierte Wert in der Anzeigevorrichtung 6 angezeigt. Im folgenden wird also davon ausgegangen, daß zulässige Meßbedingungen vorliegen und das Ausgangssignal des Vergleichers 34 den Wert 1 hat.

Bei der Schaltungsanordnung gemäß Fig. 2 führt die Paritätsprüfschaltung 4 eine normale Paritätsprüfoperation durch, wenn ihrem Steuereingang ein Ausgangssignal des Wertes 1 vom Abschnitt 23 der Lesevorrichtung zugeführt wird, während die Paritätsprüfung unterbrochen wird, wenn am Steuereingang ein Signal des Wertes 0 oder kein Signal liegt. Beim normalen Betrieb erzeugt die Paritätsprüfschaltung 4 ein Ausgangssignal des Wertes 1 entsprechend einer richtigen Parität und ein Ausgangssignal des Wertes 0 für eine unrichtige Parität.

Wenn die Eintrittsöffnung Pc des Abschnitts 23 einem Paritätsprüfungssteuerbit 16 (Fig. 1) des Wertes 1 gegenüberliegt, liefert das UND-Glied 32 ein Ausgangssignal des Wertes 1 und die UND-Glieder 36 und sowie die Paritätsprüfschaltung 4 arbeiten normal.

Wenn die geprüfte Parität richtig ist, liegen die normalen Verhältnisse vor und der decodierte Wert ist am zuverlässigsten. In diesem Falle wird das Ausgangssignal 1 von der Paritätsprüfschaltung 4 den beiden UND-Gliedern 36 und 37 zugeführt, letzterem mit Inversion am betreffenden Eingang, so daß der Steuerklemme der Torschaltung 38 vom UND-Glied 36 ein Signal des Wertes 0 zugeführt wird und das ODER-Glied 44 vom UND-Glied 37 ein Signal des Wertes 0 erhält. Die Torschaltung 38 wird durch das

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Signal des Wertes 1 aufgetastet und läßt das decodierte Ausgangssignal vom Decodierer 3 zum Speicher 39 durch, wo es zeitweilig gespeichert wird. Wenn bei der Parirätsprüfung in der Paritätsprüfschaltung 4 eine unrichtige Parität festgestellt wurde, erhält die Torschaltung 38 vom UND-Glied 36 ein Steuersignal des Wertes 0 und der Inhalt des Speichers 39 wird dann nicht erneuert.

Der Inhalt des Speichers 39 wird dem Subtrahierer 40 zugeführt und vom nächsten decodierten Wert abgezogen, welcher der benachbarten Graycodezahl auf der Codeplatte 1 entspricht.

Da die Differenz zwischen den decodierten Werten benachbarter Graycodezahlen den Dezimalwert 1 hat, muß bei dieser Ausführungsform das Ausgangssignal des Subtrahierers 40 einer dezimalen 1 entsprechen, wenn kein Ablesefehler vorliegt. Wenn also vorher im Register 42 eine dezimale 1 gespeichert ist, liefert der Vergleicher 41 ein Ausgangssignal des Wertes 1 an den NICHt-Eingang des UND-Gliedes 43 und dieses UND-Glied liefert ein Ausgangssignal des Wertes 0 an das ODER-Glied 44. Da das andere Eingangssignal des ODER-Gliedes 44 ebenfalls eine 0 ist, wie oben erwähnt wurde, ist das der Fehleranzeigevorrichtung 7 zugeführte Ausgangssignal des ODER-Gliedes 44 gleich 0 und es erfolgt keine Fehleranzeige. Wenn der decodierte Wert andererseits einen Ablesefehler enthält, hat das Ausgangssignal des Subtrahierers nicht den Dezimalwert 1 und der Vergleicher 41 liefert ein Ausgangssignal des Wertes 0. Da der andere Eingang des UND-Gliedes 43 eine 0 ist, wie oben erläutert wurde, erhält das ODER-Glied 44 vom UND-Glied 43 ebenfalls kein Ausgangssignal. Es wird also so lange kein Fehler angezeigt, solange am anderen Eingang des ODER-Gliedes 44 keine 1 liegt, selbst wenn ein Ablesefehler aufgetreten sein sollte. Ein solcher Ablesefehler kann jedoch aufgrund einer unrichtigen Parität durch die Paritätsprüfschaltung 4 festgestellt werden und das UND-Glied 37 spricht dann an und liefert ein Signal des Wertes t über das ODER-Glied 44 an die Fehleranzeigevorrichtung 7, so daß dann ein Ablesefehler angezeigt wird.

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Wenn andererseits die Eintrittsöffnung Pc einem Bit 14 (Fig. 1) des Wertes 0 gegenübersteht, wird das Arbeiten der Pari rätsprüfschaltung 4 unterbrochen und die UND-Glieder 32,36 und 37 werden gesperrt, während das UND-Glied 33 anspricht und ein Ausgangssignal des Wertes 1 an das UND-Glied 43 liefert. Wenn dann durch den Vergleicher 41 ebenfalls ein Ablesefehler festgestellt wird, liefert das UND-Glied 43 ein Ausgangssignal des Wertes 1 durch das ODER-Glied 44 zur Fehleranzeigevorrichtung 7 und es wird ein Fehler angezeigt.

Die beschriebene Einrichtung gewährleistetalso eine einwandfreie und zuverlässige Ablesung der ganzen Codeplatte auch in der Nähe einer Grenze 15 zwischen zwei Codezahlen.

Bei dem oben beschriebenen Ausführungsbeispiel wird im Register 42 der Dezimalwert 1 gespeichert, es ist jedoch auch vorstellbar, daß die Empfindlichkeit hinsichtlich der Feststellung oder Prüfung von Ablesefehlern durch Verringerung des im Register 42 gespeicherten Dezimalwerts erfüllt werden kann. Dies läßt sich hier jedoch nicht realisieren, da die minimale Änderung der decodierten Dezimalzahl bei dem Ausführungsbeispiel gemäß Fig. 2 entweder 1 oder 0 ist. Bei den im folgenden beschriebenen Ausführungsbeispielen wird der oben erwähnten Möglichkeit der Erhöhung der Prüfempfindlichkeit auf neuartige Weise Rechnung getragen.

Fig. 3 zeigt eine Codeplatte Γ, die gegenüber der in Fig. 1 dargestellten Codeplatte 1 abgewandelt ist und einen phasenverschobenen Codeabschnitt 17 zwischen den Paritätsbitabschnitt 12 und dem Paritätsprüfungssteuerbitabschnitt 13 enthält. Die Anordnung der Bits im Abschnitt 17 ist ganz ähnlich wie die der Paritätsbits im Abschnitt 12, die Bits im Abschnitt 17 sind jedoch in ihrer Lage um die Hälfte einer Bitbreite Wo bezüglich der Bits des Abschnitts 12 nach vorne oder phasenvoreilend verschoben. Ferner sind bei dieser Codeplatte die Breiten der Bits 14 und 16 der Werte 0 bzw. 1 im Abschnitt 13 so gewählt, daß sie gleich der halben Bitbreite Wo sind, das heißt W =Wo/2. Wie im Falle

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der Fig. 1 sind Lichteintrittsfenster P4, P3, P2, P1, PO,Pp und Pc sowie ein Lichteintrittsfenster PL für den in der Phase nach vorne verschobenen Code im Abschnitt 17 auf einer geraden Linie angeordnet. Die Code in den drei Abschnitten 12, 13 und 17 bilden in Kombination ein weiteres Graycodesystem, welches einen Bruchteil hinter dem Dezimalkomma für jeweils eine Vierteleinheit darstellt, d.h. für Intervalle von 0,25.

Fig. 4 zeigt eine Schaltungsanordnung, die sich zum Ablesen und Verarbeiten der verschiedenen Code 11,12,13 und 17 der Codeplatte Γ gemäß Fig. 3 eignet. Die Schaltungsanordnung entspricht weitgehend der gemäß Fig. 2 mit der Ausnahme, daß dem Decodierer 3 zusätzlich die Ausgangssignale des Abschnitts 23 sowie eines zusätzlichen Abschnittes 24, der dem Fenster PL entspricht, zugeführt sind. Der Decodierer 3 ist bei dieser Ausführungsbeispiel der Erfindung so ausgebildet, daß er die Graycodezahl decodiert, ie durch die Abschnitte 12,13 und 17 gegeben ist und zusätzlich zu der Graycodezahl 11 einen Bruchteil hinter dem Dezimalkomma darstellt. Die dezimale Anzeigevorrichtung 6 kann für die Anzeige dieses Bruchteils ausgebildet sein, braucht es jedoch nicht. Der Bruchteilswert wird jedoch über die Torschaltung 38 dem Speicher 39 zugeführt und dort mit dem ganzzahligen Teil des decodierten Wertes gespeichert.

Die Torschaltung 38 wird wie bei der Ausführungsform gemäß Fig. 2 gesteuert und sperrt, wenn das Fenster Pc einem Bit 14 des Werts 0 im Steuerbitabschnitt 13 (Fig. 3) gegenübersteht. Der Inhalt des Speichers 39 kann dann nicht erneuert werden.

Es sei nun angenommen, daß die Fenster der Lesevorrichtung bezüglich der Codeplatte Γ eine in Fig. 3 dargestellte Stellung A haben und daß im Speicher 39 der Dezimalwert 2,25 gespeichert ist. Wenn sich die Codeplatte Γ bewegt und das Fenster Pc bezüglich der Codeplatte die Stellungen A-B-C-D nach durchläuft, liefert der Subtrahierer 40 der Reihe nach in den Stellungen B,C und D die Ausgangswerte 0,25; 0,50 bzw. 0,75 und der Inhalt des Speichers 39 wird bei der Stellung D erneuert. Da der Inhalt des Speichers in der Stellung B nicht erneuert werden kann, kann der Unterschied zwischen

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2,00 und 1,75 (= 0,25) nicht wahrgenommen werden. Die kleinste Differenz, die feststellbar ist, beträgt also 0,50. Wenn also vorher der Wert 0,50 im Register 42 gespeichert worden war und der Vergleicher 41 so ausgebildet ist, daß er ein Ausgangssignal des Wertes 1 erzeugt, wenn das Ausgangssignal des Subtrahierers gleich oder kleiner als 0,50 ist, während das Ausgangssignal 0 erzeugt wird, wenn das Ausgangssignal des Subtrahierers größer als 0,50 ist, ergibt sich eine Fehlerfeststellungsempfindlichkeit, die doppelt so groß ist wie die der Schaltungsanordnung gemäß Fig. 2.

Eine weitere Verbesserung des Graycodelesers gemäß der Erfindung ist in Fig. 5 dargestellt. Die Schaltungsanordnung entspricht bis auf einen Teil des Verknüpfungsschaltwerkes der gemäß Fig. 4 und es wird auch hier die in Fig. 3 dargestellte Codeplatte Γ verwendet. Der einzige Unterschied besteht darin, daß die Eingangssignale des UND-Gliedes 43 ausserdem noch einem UND-Glied 51 zugeführt werden und daß das Ausgangssignal des UND-Gliedes 51 zusammen mit dem Ausgangssignal des UND-Gliedes 36 der Steuerklemme der Torschaltung 38 über ein ODER-Glied 52 zugeführt wird.

Wie leicht festzustellen ist, wird bei dieser Schaltungsanordnung auch bei der Stellung B (Fig. 3) ein Ausgangssignal des Wertes 1 vom UND-Glied 51 über das ODER-Glied 52 der Torschaltung 38 zugeführt, so daß der Inhalt des Speichers 39 erneuert wird, wenn kein Fehler festgestellt worden ist, und der Vergleicher 41 das Ausgangssignal 1 liefert. Die kleinste Differenz, die noch festgestellt werden kann, ist also 0,25, wenn 0,25 im Register 42 gespeichert worden ist und wenn der Vergleicher 41 so ausgebildet ist, daß er das Ausgangssignal 1 liefert, wenn das Ausgangssignal des Subtrahierers gleich oder kleiner als 0,25 ist und das Ausgangssignal 0 , wenn das Ausgangssignal des Subtrahierers größer als 0,25 ist. Die Fehlerfeststellungsempfindlichkeit ist also gegenüber der der Schaltungsanordnung gemäß Fig. 4 nochmals verdoppelt.

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Fig. 6 zeigt eine Abwandlung der Codeplatte Γ gemäß Fig. 3. Bei der Codeplatte 1" fehlt der in der Phase voreilende Codeabschnitt 17,

die übrigen Abschnitte 11,12 und 13 stimmen vollständig mit denen der Codeplatte gemäß Fig. 3 überein. Die Lesevorrichtung für diese

Codeplatte enthält jedoch nicht nur die Fenster P4 bis PO, Pp und Pc,

dieauf einer geraden Linie angeordnet sind, sondern auch das Fenster PL für den nach vorne phasenverschobenen Code. Das Fenster PL ist jedoch nicht auf der geraden Linie wie die anderen Fenster angeordnet, sondern um eine Strecke Wo/2 bezüglich des Paritätsbit-Lesefensters Pp versetzt, wie in Fig. 6 dargestellt ist. Das Fenster PL kann entweder oberhalb oder unterhalb des Fensters Pp liegen. Bei dieser

Konfiguration der Lesevorrichtung kann der Codeabschnitt 12 offensichtlich

sowohl als Paritätsprüfungscode als auch als phasenverschobener Code arbeiten und die gleiche Funktion ausüben, wie die Abschnitte 12 und 17 in Fig. 3.

Die beschriebenen Ausführungsbeispiele lassen sich z.B. dadurch abwandeln, daß man einen anderen Typ von Codeplatte und andere Arten von Lesevorrichtungen verwendet, z.B. magnetische Codeplatten und Lesevorrichtungen, und die Funktionen der dargestellten Verknüpfungsschaltwerke können durch andere und anders angeordnete Verknüpfungsglieder realisiert werden.

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Claims (8)

1. Patentansprüche

   \\y Graycodeleser mit einer Codeplatte, auf der jeweils Darstellungen von Graycodezahlen, Paritätsbits und Paritätsprüfungssteuerbits nebeneinander angeordnet sind, wobei die Darstellungen der Paritätsprüfungssteuerbits jeweils Bits eines ersten Binärwertes, welche sich über die Grenzen benachbarter Graycodezahlen erstrecken, und Bits eines zweiten Binärwerts, die den verbleibenden Raum zwischen denBits des ersten Wertes einnehmen, bestehen, ferner mit einer Graycode!esevorrichtung zum Lesen der Bits der verschiedenen Stellen der Graycodezahlen, mit einem Decodierer zum Decodieren der Ausgangssignale der Graycodelesevorrichtung, mit einer Paritätsbitlesevorrichtung zum Lesen der Paritätsbits, mit einer Paritätsprüfschaltung, der die Ausgangssignale der Graycode!esevorrichtung und der Paritätsbitlesevorrichtung zur Durchführung einer Paritätsprüfung zugeführt sind, und mit einer Paritätsprüfungssteuerbit-Lesevorrichtung zum Lesen der Paritätsprüfungssteuer-

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   bits, die bei Wahrnehmung der ersten Bits ein erstes Warnsignal liefert, während die Paritätsprüfschaltung ein zweites Warnsignal liefert, wenn die Parität unrichtig ist, gekennzeichnet durch einen Speicher (39) zum zeitweiligen Speichern des Ausgangssignals des Decodierers (3); einen Subtrahierer (40) zum Erzeugen eines Differenzsignales entsprechend der Differenz zwischen dem Inhalt des Speichers (39) und dem Ausgang des Decodierers (3); einen ersten Vergleicher (41) zum Vergleichen der Differenz mit einem vorgegebenen Wert, der ein drittes Warnsignal liefert, wenn die Differenz größer ist als der vorgegebene Wert; einer Speichersteuerschaltung (36,38) zum Sperren des Einganges des Speichers (39) beim Auftreten des ersten und/oder zweiten Warnsignals; eine erste Fehleranzeigeanordnung, die ein Fehlersignal erzeugt, wenn nur das zweite Warnsignal auftritt, das erste jedoch fehlt, und durch eine zweite Fehleranzeigeanordnung, die ein Fehlersignal erzeugt, wenn das erste und/oder dritte Warnsignal auftreten.
2. 2. Graycodeleser nach Anspruch 1, dadurc h gekennzeichnet, daß der vorgegebene Wert (Register 42) gleich dem Intervall zwischen den durch den Gaycode dargestellten Dezimal zahlen ist.
3. 3. Graycoeleser nach Anspruch 1, dadurch gekennzeichnet, daß das Ausgangssignal der Paritätsprüfungssteuerbit-Lesevorrichtung (Pc,23) einem Frequenz/Spannungs-Umsetzer (31) zugeführt ist, der die Alternierungsfrequenz des Ausgangssignals dieser Lesevorrichtung in eine Spannung umsetzt, daß die Ausgangsspannung des Frequenz/Spannungs-Umsetzers (31) mit einer vorgegebenen Spannung (aus dem Spannungsspeicher 35) einem zweiten Vergleicher (34) zugeführt sind, der ein viertes Warnsignal liefert, wenn die vorgegebene Spannung die niedrigere ist; daß eine durch das vierte Warnsignal gesteuerte Sperranordnung (32) vorgesehen ist, die die Zuführung des ersten Warnsignales zur ersten Fehleranzeigevorrichtung sperrt, und daß eine durch das vierte Warnsignal gesteuerte zweite Sperranordnung vorgesehen ist, um das Fehlersignal der zweiten Fehleranzeigevorrichtung zu sperren.

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4. 4. Graycodeleser nach Anspruch 1, dadurch gekennzeichnet, daß die Codeplatte (Γ) außerdem in der Phase vorgeschobene Bits (17) enthält, deren Codierung der der Paritätsbits (12) entspricht, die jedoch um die halbe Breite der Paritätsbits bezüglich diesen verschoben sind; daß die ersten und zweiten ParitätsprUfungssteuerbits (14,16) die gleiche Breite haben und bezüglich der Grenzen (15) symmetrisch angeordnet sind; daß eine Lesevorrichtung (PL) für die phasenverschobenen Bits (17) vorgesehen ist, die auf derselben geraden Linie liegt, wie die Graycodelesevorrichtung (P4 bis PO); daß dem Decodierer (3) die Ausgangssignale der Graycodelesevorrichtung (21), der ParitätsprUfungssteuerbits (23) und der phasenverschobenen Bits (24) zugeführt sind, um diese Ausgangssignale zu einem Wert zu decodieren, der noch bis zu einem Viertel der niedrigsten Stelle des Graycodes geht.
5. 5. Graycodeleser nach Anspruch 4, gekennzeichnet durch eine Anordnung zum Sperren des Speichers (39) in Abhängigkeit von dem dritten Warnsignal.
6. 6. Graycodeleser nach Anspruch 1, dadurc h geken nzeichnet, daß die ersten und zweiten ParitätsprUfungssteuerbits (14,16) gleich breit sind und symmetrisch bezüglich der Grenzen (15) zwischen den Graycodezahlen angeordnet sind, daß eine im Abschnitt (12) der Paritätsbits angeordnete phasenverschobene Lesevorrichtung (PL) vorgesehen ist, die um die Hälfte der Briete der Paritätsbits bezüglich der Paritätsbitlesevorrichtung (Pp) versetzt ist; daß dem Decodierer (3) die Ausgangssignale der verschobenen Lesevorrichtung (PL) und der Paritätsprüfungssteuerbit-Lesevorrichtung (25) zusätzlich zu den Ausgangssignalen der Graycodelesevorrichtung (21) zugeführt sind, um diese Signale zu einem Wert zu decodieren, der bis zu einem Viertel der niedrigsten Stelle des decodierten Wertes des Graycodes geht.

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7. 7. Graycode!eser nach Anspruch 6, gekennzeich η et durch eine Anordnung zum Sperren des Einganges des Speichers (39)in Abhängigkeit von dem drittenWarnsignal.
8. 8. Graycodeleser nach Anspruch 4, dadurch gekennzeichnet, daß das Ausgangssignal der Paritätsprüfungssteuerbit-Lesevorrichtung (23) einem Frequenz/Spannungs-Wandler (31) zugeführt sind, der die Alternierungsfrequenz dieses Ausgangssignales in eine entsprechende Spannung umsetzt; daß diese Spannung und eine Referenzspannung (aus 35) einem zweiten Vergleicher (34) zum Vergleich zugeführt sind, der ein viertes Warnsignal liefert, wenn die Referenzspannung die niedrigere ist; daß das vierte Warnsignal einer Sperranordnung zum Sperren des der ersten Fehleranzeigevorrichtung zugeführten ersten Warnsignales zugeführt ist und daß das vierte Warnsignal ferner einer Sperranordnung zum Sperren des Fehlersignales der zweiten Fehleranzeigevorrichtung zugeführt ist.

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