DE2753616C2

DE2753616C2 - Verfahren und Einrichtung zum Umsetzen von impulskodemodulierter Information in einen Impulsdichtekode

Info

Publication number: DE2753616C2
Application number: DE2753616A
Authority: DE
Inventors: John Douglas Ipswich Suffolk Everard
Original assignee: The Post Office, London
Current assignee: British Telecommunications PLC
Priority date: 1976-12-01
Filing date: 1977-12-01
Publication date: 1987-01-29
Also published as: SE428256B; FR2373193A1; GB1580447A; NL188132C; SE7713519L; JPS5368966A; FR2373193B1; JPS6026330B2; NL7713163A; CA1113609A; US4209773A; NL188132B; DE2753616A1

Description

Die Erfindung betrifft ein Verfahren und eine Einrichtung zum Umsetzen von impulskodemodulierter Information in einen Impulsdichtekode nach den Oberbegriffen der Ansprüche 1 und 7.
In Nachrichtenübertragungs- und in Steuersystemen gibt es eine Anzahl Vorteile bezüglich der Verwendung von digitalen Signalverarbeitungsverfahren in dem System; allerdings ist es oft notwendig, an einer oder mehreren Stellen in dem System die Information von der analogen in eine digitale Form umzusetzen und umgekehrt. Beispielsweise wird allgemein anerkannt, daß eine Fernsprech- oder Fernsehinformation, die in einem Digitalkode übertragen wird, unempfindlicher gegenüber Rauschen als eine analoge Information ist; ein Fernsprechsystem muß aber einen analogen Eingang erhalten und einen analogen Ausgang schaffen, wenn es zur Sprachübertragung verwendet wird, und ein Fernsehsystem hat im allgemeinen einen analogen Eingang und einen analogen Ausgang.
Bei einer Anzahl bekannter Digital-Analog-Umsetzer wird ein Schalter- und Widerstandsnetzwerk verwendet, um ein analoges Ausgangssignal als die bewertete Summe einer Anzahl einzelner Signale zu erzeugen, die mittels des digitalen Eingangskodes gesteuert sind. Beim Dekodieren von N-Bit-Binärworten enthält beispielsweise das umschaltbare bzw. Schaltnetzwerk normalerweise N Schalter und muß Genauigkeiten von mehr als 1 bei 2^N aufweisen, um die Ausgangspegel richtig zu trennen. Wenn N größer als beispielsweise 10 ist, sind die entsprechenden Netzwerke oder Schaltungen schwierig aufzubauen und infolgedessen teuer. Außerdem eignet sich diese Ausführungsform nicht ohne weiteres für die integrierte Schaltungstechnik, was der vorherrschende Fertigungstrend ist.
Die Verwendung von impulskodemodulierten Signalen in der Fernsprechübertragung hängt davon ab, ob entsprechend preiswerte und kompakte Digital-Analog-Umwandler verfügbar sind, welche Digitalkode im Bereich von dreizehn Bits verarbeiten können. Ein Normalkode, der bei der Fernsprechübertragung verwendet wird, ist eine "niedrige" komprimierte Pulskodemodulation, welche zu der Verwendung von 8 Bits führt, wobei dieser komprimierte Kode einer linearen 13-Bit-Pulskodemodulation entspricht, womit sich die Bezugnahme auf dreizehn Bit erklärt. Ein Digital-Analog-Umsetzer, der einen 13-Bit-Kode verarbeiten kann und aus Schaltern und Präzisionswiderständen aufgebaut ist, würde sehr teuer sein.
Aus der DE-OS 24 22 926 ist eine Schaltungsanordnung zum Umwandeln von PCM-Worten in Pulskodegruppen, aus denen ein analoges Informationssignal gewonnen wird, bekannt, die einen Interpoliersampler, einen Filter und ein Demodulationselement aufweist. Nachteilig bei dieser bekannten Schaltungsanordnung ist, daß eine erhebliche Anzahl analog arbeitender Komponenten vorgesehen sind, so daß sich auch hier hohe Herstellungskosten ergeben.
Digital-Analog-Umsetzer, bei denen nur Digitalbausteine verwendet werden, sind ebenfalls bekannt und werden dazu betrieben, Impulsfolgen zu erzeugen, welche ausschließlich den digitalen Eingangsworten entsprechen, beispielsweise in der Art einer Binärmultiplizierschaltung (BRM). Die sich ergebende Impulsfolge wird dann einer Niederfrequenzfilterung unterzogen, um ein analoges Signal zu schaffen. Bei Anwendung eines derartigen Digital-Analog- Umsetzers bei einer Fernsprechübertragung müßte die Einrichtung lineare 13-Bit-PCM-Tastwerte bzw. Impulse aufnehmen, die mit einer Frequenz von 8000 Tastwerten pro Sekunde eintreffen. Dies würde die Erzeugung von bis zu 2¹³-1 Impulsen alle 125 Mikrosekunden erfordern, was einer Impulsausgangsfrequenz von 65,5 Millionen Impulsen pro Sekunde entspricht. Dies wird im allgemeinen durch die Verwendung von Mehrpegel-Ausgangsimpulsen vermieden, um die Frequenz der Ausgangsimpulse auf einen verarbeitbaren Wert herabzusetzen, und wird mit Hilfe von analogen Bauteilen bewirkt, welche die Mehrpegel-Ausgangsimpulse schaffen.
Die analogen Bauteile müssen genaue Werte haben, um eine gute Linerarität der Übertragungskennlinie sicherzustellen, und wegen dieser in der Praxis verwendeten Formen von BRM- Digital-Analog-Umsetzern sind sie nicht ohne weiteres in Form einer integrierten Schaltung auszuführen.
Für eine Digital-Analog-Umsetzung würde dies als ein Zwischenschritt möglich sein, um ein impulsdichtekodiertes Signal entsprechend einem digitalen Signal zu erzeugen. Ein impulsdichtekodiertes Signal ist ein Signal, das aus Impulsen derselben Amplitude entweder mit einer veränderlichen Impulsdauer oder mit derselben Impulsdauer, aber einer veränderlichen Frequenz besteht, so daß der mittlere Wert des Signals über eine Periodendauer, die im Vergleich zu der Impulsdauer lang ist, gleich diesem analogen Signalpegel ist, welcher dem digitalen Signal äquivalent ist. Ein analoges Signal kann aus einem pulsdichtekodierten Signal in einfacher Weise durch Glätten erzeugt werden.
Die Erfindung soll daher ein Verfahren und eine Einrichtung zum Umsetzen einer impulskodemodulierten Information in einen 1-Bit- oder Impulsdichtekode schaffen, aus welchem die analoge Information ohne weiteres rückgewinnbar ist.
Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 und 7 gelöst.
Hiernach wird ein Verfahren und eine Einrichtung zum Umsetzen eines impulskodemodulierten (PCM)-Signals von m Bits in einem Zweier-Komplementkode in ein impulsdichtekodiertes Signal geschaffen, wobei bei dem Verfahren wiederholt ein Algorithmus bei jeder PCM-Tastung durchgeführt wird, wobei der Algorithmus eine Inversion des Vorzeichenbits der PCM-Tastung aufweist, um eine modifizierte PCM-Tastung zu ergeben, und der modifizierte PCM-Tastwert sowie das invertierte Vorzeichenbit eines vorhergehenden Restes von (m+1) Bits und ein Ausgangsbit, das gleich dem Vorzeichenbit des neuen Restwertes ist, hinzugefügt wird, wobei der neue Restwert den vorhergehenden Restwert für die nächste Durchführung des Algorithmus bildet und wobei die Folge von Ausgangsbits verwendet wird, um das pulsdichtekodierte Signal zu schaffen.
Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.
Nachfolgend wird die Erfindung anhand einer Ausführungsform in Verbindung mit den Zeichnungen erläutert. Es zeigt
Fig. 1 eine schematische Darstellung eines Demodulators, welcher einen Kodeumsetzer zum Umsetzen von impulskodemodulierter Information in einen Impulsdichtekode aufweist,
Fig. 2 eine schematische Darstellung eines Signalverschiebungsgenerators, der in einem Zweier- Komplementkode betreibbar ist,
Fig. 3 eine schematische Darstellung eines Kodeumsetzers zum Umsetzen einer Pulskodemodulation in einem Zweier-Komplementkode in einen Impulsdichtekode,
Fig. 4 eine mehr ins einzelne gehende, schematische Darstellung eines Kodeumsetzers, wobei dessen Ausführung mit derzeit verfügbaren Bauelementen gezeigt ist,
Fig. 5 eine ins einzelne gehende, schematische Darstellung eines Teils des Kodeumsetzers, wobei die inneren logischen Anordnungen der in Blockform wiedergegebenen Bauelemente der Fig. 4 gezeigt sind,
Fig. 6 eine Betriebsdarstellung des Kodeumsetzers und
Fig. 7 eine Folge von Werten x, q, x-q, I und den Ausgang für 5 Bit-Eingangstastwerte, wenn der Eingang gleich +4 ist.
In Fig. 1 weist der Demodulator zum Umsetzen eines impulskodemodulierten Signals in eine analoge Form einen Kodeumsetzer 100, welcher ein impulskodemoduliertes Signal in einen Impulsdichtekode umsetzt, ein Tiefpaßfilter 12, welches das analoge Signal aus dem Impulsdichtekode extrahiert, und einen Verschiebungssignalgenerator 15 auf. Einem impulskodemodulierten (PCM-) Signal, das an den Eingangsteil 1 des Demodulators angelegt wird, wid an einer Summierstelle 3 ein Verschiebungssignal hinzugefügt, das von dem Verschiebungssignalgenerator 15 geliefert wird. Das Verschiebungssignal hat einen konstanten Wert und ist wirksam, um das Quantisierungs-Rauschspektrum des impulsdichtemodulierten Signals zu verschieben. Das PCM-Signal mit dem hinzugefügten Verschiebungssignal wird dann zu dem Kodeumsetzer durchgelassen, welcher eine Umlauf- bzw. Rückkopplungsschleifenanordnung aufweist, durch welche das Ausgangssignal zu einer Subtrahierstelle am Eingang rückgekoppelt wird.
Der Kodeumsetzer 100 weist eine Subtrahiereinrichtung 6 auf, welche dazu dient und vorgesehen ist, um die Differenz zwischen dem vorliegenden Eingangssignal und dem vorhergehenden Ausgangssignal von dem Kodeumsetzer 100 zu bestimmen, und um dieses Differenzsignal an einem Digitalintegrator 8 darzustellen. Die Differenzsignale werden durch eine sukzessive Addition zu einem summierten Gesamtwert mit einer Geschwindigkeit addiert, die durch ein Taktsignal festgelegt ist, und der Gesamtwert wird dann an einen Schwellenwertdetektor 10 angelegt. Der Ausgang des Schwellenwertdetektors 10 kann entweder einen hohen positiven digitalen oder einen hohen negativen digitalen Wert einnehmen. Die Schleife ist so angeordnet, daß das Ausgangssignal von dem Schwellenwertdetektor 10 von dem einen auf den anderen Wert geändert wird, wenn der Gesamtwert den Schwellenwert null (d. h. die Nullinie) kreuzt bzw. schneidet.
Das Ausgangssignal des Schwellenwertdetektors 10, welcher den Ausgang des Kodeumsetzers 100 bildet, ist ein Impulsdichtesignal, das geglättet werden kann, damit sich das analoge Signal ergibt, welches durch das PCM-Signal dargestellt ist, und der Kodeumsetzer 100 hält einen internen Gesamtwert aufrecht, welcher einen Durchschnittswert von im wesentlichen null ist, wen er über eine lange Periode vorgenommen wird. Das analoge Signal wird mittels eines Tiefpaßfilters 12 gebildet.
In einer bevorzugten Ausführungsform des Kodeumsetzers 100, der bei einem Eingangswert von x _n, einem Gesamtwert von I _n nach n Additionen und bei einem Wert q _n gegeben ist, der von dem Ausgang auf den Eingang rückgekoppelt wird, kann dieser vorteilhafterweise so ausgelegt werden, daß q _n=V sgn[I _n-1], wobei V die Ausgangssignalamplitude und sgn[I _n-1] das Vorzeichen (negativ oder positiv) von I _n-1 bedeutet.
Folglich gilt:
e _n = x _n - q _n ,
wobei e _n der Eingang an dem Digitalintegrator und
I _n = I _n-1 + e _n
ist.
Infolgedessen ergibt sich über eine Dauer von p Perioden: &udf53;np40&udf54;&udf53;vu10&udf54;&udf53;vz3&udf54; &udf53;np40&udf54;&udf53;vu10&udf54;&udf53;vz3&udf54; &udf53;vu10&udf54;
Die Endgleichung zeigt an, daß der Mittelwert von q über p Perioden gleich dem Mittelwert von x plus einem gewissen Fehlerglied ist. Infolgedessen entspricht der Mittelwert von q den Niederfrequenzkomponenten des Wertes x, und der Ausgang des Kodeumsetzers weist das analoge Signal auf, das durch das PCM- Signal dargestellt ist.
Das Verschiebungssignal, das in den Kodeumsetzer 100 zusammen mit dem PCM-Signal eingegeben wird, hat die Wirkung, daß die Rauschfrequenzanteile des Kodeumsetzersignals modifiziert werden. Wenn der Fall ohne und mit dem Verschiebungssignal betrachtet wird, werden die Gründe hierfür klar. Wenn kein Verschiebungssignal und ein Nullpegel-Eingangssignal vorliegen, neigt der Kodeumsetzer dazu, gleichmäßig zu schwingen und einen mittleren Nullpegelausgang zu erzeugen, wobei das Schaltrauschen bei der halben Schaltfrequenz mittig eingestellt ist. Ein kleines Eingangssignal wandelt das Schaltmuster etwas ab, wodurch sich ein kleiner mittlerer Ausgangspegel ergibt. Ein kleiner Signalpegel wird durch eine seltene Störung des gleichmäßigen Schaltmusters erhalten, was zu niederfrequenten Rauschanteilen führt, welche in dem Signalbasisband vorhanden sind und welche ohne weiteres ausgefiltert werden können. Durch Einbringen des Verschiebungssignals werden die niederfrequenten Anteile des Schaltrauschens vermindert, und das Signal/Rauschverhältnis wird bei niedrigen Eingangssignalpegeln verbessert. Die Größe des Verschiebungssignals ist ein Kompromiß zwischen der Neuverteilung des Rauschens und der Verminderung der Spitzensignalamplitude, die verarbeitet werden kann. Der optimale Wert für das Verschiebungssignal weist die Werte V/4 und V/16 auf, und alle übrigen Werte liegen zwischen diesen zwei Grenzwerten.
In Fig. 2 ist der Verschiebungsgenerator 15 dargestellt. Das PCM-Signal im Zweier-Komplement ist als die Eingänge a&sub1; bis a&sub1;&sub3; dargestellt, wobei das Bit a&sub1; die niedrigstwertige Stelle und das Bit a&sub1;&sub3; die höchstwertige Stelle ist.
Der Verschiebungsgenerator führt die Funktion einer Verschiebungsaddition zusammen mit einer automatischen Überlauffeststellung und -begrenzung durch. Seine Arbeitsweise wird am besten dadurch erläutert, daß die Addition einer Verschiebung betrachtet wird, die gleich V/8 ist. In einer 13-Bit- Binärzahl wird dies durch 0001000000000. Wenn dies zu einem 13-Bit addiert wird, werden die niedrigstwertigen Stellen a&sub1; bis a&sub9; nicht beeinflußt, da die ersten neun Stellen des Verschiebungswortes null sind. Nur die vier höchstwertigen Bits a&sub1;&sub0; bis a&sub1;&sub3; werden beeinflußt, und eine Addition kann mittels eines 4-Bit-Addierers durchgeführt werden. Der in Fig. 2 dargestellte Addierer 162 (SN 74283) schafft mehr Möglichkeiten, als für diese Operation erforderlich sind. Im vorliegenden Fall werden die Co- und A&sub1;- bis A&sub4;-Eingangsanschlüsse verwendet, und die B&sub1;- bis B&sub4;-Anschlüsse sind geerdet. Selbstverständlich kann der Addierer entsprechend ausgelegt sein, um dieselbe Funktion in anderen Anordnungen durchzuführen.
Das Verschiebungssignal kann ohne Schwierigkeit eingebracht werden, außer wenn die Eingangssignalstellen a&sub1;&sub3; bis a&sub1;&sub0; 0111 sind, was nahe bei dem maximalen positiven Wert von x liegt, wenn die Addition eines Verschiebungssignals von 0001000000000 zu einem Überlauf führen würde. Das Ausgangswort würde dann 1000 XX . . . X sein, was ein negativer Wert ist. (Mit X ist eine "beliebige" Bedingung für den Rest der Stellen bezeichnet.) Diese Möglichkeit kommt vor, wenn ein 0111-Eingang für a&sub1;&sub3; bis a&sub1;&sub0; zu erwarten ist. Ein NAND-Glied 151 schafft immer einen logischen 1-Ausgang, außer wenn der Eingang 0111 für a&sub1;&sub3; bis a&sub1;&sub0; ist und dieser logische 1-Eingang dem Co-Eingang des Addierers 162 zugeführt wird, um eine richtige Verschiebung zu schaffen. Die a&sub1;- bis a&sub9;-Stellen gehen unbeeinflußt durch die ODER-Glieder 153 bis 161 hindurch.
Wenn die 0111-Bedingung für a&sub1;&sub3; bis a&sub1;&sub0; gefühlt wird, wird der Eingang an dem NAND-Glied 151 1111, und sein Ausgang wird eine logische 0. Der Eingang an dem Co-Anschluß des Addierers 162 ist infolgedessen eine logische 0, und die a&sub1;&sub3;- bis a&sub1;&sub0;- Stellen können unbeeinflußt durch den Addierer hindurchgehen, aber gleichzeitig bringt ein Inverter 152 eine logische 1 an dem Eingang aller ODER-Glieder 153 bis 161 ein, um dadurch die a&sub1;- bis a&sub9;-Stellen in eine logische 1 zu ändern. Der Ausgang wird infolgedessen 0111111111111. Dies ist noch positiv. Das bedeutet, daß der Umsetzer überlastet ist, wenn der Eingang statt V 7/8V erreicht, aber dieser Verlust im dynamischen Bereich ist vernachlässigbar, da er äquivalent einer Herabsetzung von etwa 1,16 dB bei etwa 60 dB des dynamischen Bereiches ist.
Der Kodeumsetzer 100 ist im einzelnen in Fig. 3 dargestellt, wobei das Signal b&sub1; bis b&sub1;&sub3; an die Eingangsanschlüsse einer logischen Addier-/Subtrahier-Einrichtung 120 angelegt wird. Die ankommende PCM-Information wird in einem Register 130 akkumuliert bzw. gespeichert, welches mit einer Frequenz taktgesteuert wird, die ein Vielfaches der Taktfrequenz der PCM- Information ist. Die Addier-/Subtrahier-Einrichtung 120 und das Register 130 stellen zusammen einen Digitalintegrator dar. Die Taktfrequenz des Registers 130 beträgt üblicherweise 2,048 MHz, was etwa das 256fache der Taktfrequenz der PCM-Information ist. Das Register 130 speichert die Daten, die mittels der Addier-/Subtrahier-Einrichtung 120 dargestellt sind, für ein Taktintervall und leitet die gespeicherte Information der Addier-/Subtrahier-Einrichtung zurück, um sie zu der Eingangsinformation zu addieren, die zu diesem Zeitpunkt an der Addier-/Subtrahier-Einrichtung 120 dargestellt ist. Die Addier-/Subtrahier-Einrichtung 120 und das Register 130 speichern die ankommende PCM-Information bei der Taktfrequenz des Registers 130 und die Information, welche eine niedrigstwertige Ziffernstelle b&sub1; und eine höchstwertige Ziffernstelle b&sub1;&sub3; hat, wird zu der Ziffernstelle B&sub1;&sub4; addiert, die mittels eines Inverters 122 invertiert ist und welche an den Eingang A&sub1;&sub4; der 14-ten Stufe wieder bei der Taktfrequenz des Registers 130 angelegt wird. Die Ziffernstelle B&sub1;&sub4; bildet das Ausgangssignal des Umsetzers. Die höchstwertige Ziffernstelle b&sub1;&sub3; des PCM- Signals wird vor dem Anlegen an die Addier-/Subtrahier-Einrichtung 120 invertiert.
In Fig. 6 ist die logische Situtation in der Arbeitsweise des Kodeumsetzers 100 dargestellt, welcher die Addier-/Subtrahier- Einrichtung 120 und das Register 130 sowie zwei Inverter 121 und 122 aufweist. In Fig. 6 ist der Bereich e, der Eingang an dem Digitalintegrator, der aus x bis q abgeleitet ist, als die volle Höhe AB des Rechtecks ABCD dargestellt, wobei dieser Bereich (m+1) Bits entspricht, wenn der Bereich von x m Bits ist. Der Bereich von x ist folglich als eine Höhe EH dargestellt, die symmetrisch in dem Rechteck ABCD enthalten ist.
Wegen des Wertes v, der verwendet wird, kann die Binärzahl x _n-q _n aus dem invertierten Vorzeichen von I _n-1, dem invertierten Vorzeichen von x und den b&sub1;- bis b&sub1;&sub3;-Bits von x gebildet werden, was zu dem verhältnismäßig einfachen, in Fig. 3 dargestellten, logischen System führt, das die Berechnung von x _n-q _n bewirkt, ohne daß eine vollständige Subtraktion notwendig ist. Der Wert x ist durch eine Zweier-Komplementzahl m (=13) Bits in der Länge dargestellt, wobei -2^m-1×2^m-1-1 gilt. Ein positiver Wert von x kann als -2^m-1+y dargestellt werden, wobei y eine Binärzahl (m-1) Bits lang ist und y einen Wert hat, der gleich den (m-1) niedrigstwertigen Bits von x ist. Es gibt infolgedessen vier mögliche Kombinationen der Vorzeichen von x und q. Diese vier möglichen Vorzeichenkombinationen sind in Fig. 6 dargestellt und sind die folgenden:

(i) x = 0 + y, d. h. x positiv, und
q = 2^m-1, d. h. q positiv.
Dann wird:
e = x - q = -2^m-1 + y
(ii) x = -2^m-1 + y, d. h. x negativ, und
q = 2^m-1, d. h. q positiv.
Dann wird:
e = x - q = -2^m + y
(iii) x = 0 + y, d. h. x positiv, und
q = -2^m-1, d. h. q negativ.
Dann wird:
e = x - q = 2^m-1 + y
(iv) x = -2^m-1 + y, d. h. x negativ, und
q = -2^m-1, d. h. q negativ.
Dann wird:
e = x - q = 0 + y

In Fig. 4 ist eine mehr ins einzelne gehende Darstellung des Kodeumsetzers wiedergegeben, wobei logische Blöcke verwendet sind, die im allgemeinen als logische Systembausteine verfügbar sind. Die logischen Blöcke 101, 103, 105 und 107 stellen vier 4-Bit-Binäraddierer mit einem schnellen Übertrag dar, welche durch die integrierte Schaltung Typ SN 74283 gekennzeichnet sind, und die logischen Blöcke 102, 104, 106 und 108 stellen vier 4fach-Flip-Flops des D-Typs mit einem Löscheingang dar, die durch die integrierte Schaltung Typ SN 74175 gekennzeichnet sind. Die vier Addierer 101, 103, 105 und 107 bilden den Block 120 der Fig. 3, und die vier Flip-Flops 102, 104, 106 und 108 bilden den Block 130 der Fig. 3. In dieser Ausführung wird das Eingangssignal als 4-Bit-Worte verarbeitet (der maximalen Kapazität jedes Addierers), und ein Übertrag wird bei der nächsten Gruppe von höherwertigeren 4-Bit-Worten durchgeführt, wenn es zweckdienlich ist. Die invertierte Form von I _n wird dadurch erhalten, daß ein Ausgang von einem invertierenden Anschluß ( &wedgeq; _D) eines der Flip-Flops des Blocks 108 genommen wird. Die vier 4-Bit-Binäraddierer 101, 103, 105 und 107 schaffen einen Addierer mit einer Kapazität bzw. einem Fassungsvermögen von 16 Bit, während eine Kapazität von 14 Bit die minimale erforderliche Kapazität ist, um den in den Figuren dargestellten 13-Bit-Eingang zu verarbeiten. Infolgedessen muß keine Verbindung zu den A 3- und A 4-Eingängen des Addierers 107 hergestellt sein, aber diese können, wie dargestellt, angeschlossen sein, ohne den Systembetrieb zu beeinflussen.
In Fig. 5 sind die logischen Anordnungen in einem kleineren Maßstab, die in den logischen Elementen 105, 106, 107 und 108 vorgesehen sind, und deren Verbindungsleitungen dargestellt. Die Verbindungsleitungen für die logischen Elemente 101, 102, 103 und 104 sind dieselben wie die für die logischen Elemente 105 und 106. Weitere Einzelheiten der Aufbaukenndaten der logischen Elemente können aus den entsprechenden Datenbüchern der Hersteller erhalten werden.
In Fig. 7 ist ein Beispiel der Wortfolgen dargestellt, die in einem digitalen Demodulator gemäß der Erfindung auftreten können. Hierbei sind 5 Bit-Eingangstastwerte in der Darstellung verwendet, so daß die Operationen leichter verfolgt werden können. Der Wert von q kann entweder +16 oder -16 sein, und am Ausgang wird eine logische 1 entnommen, um +16 darzustellen, und es wird eine logische 0 entnommen, um -16 darzustellen. Die Folge, die in Fig. 7 dargestellt ist, betrifft einen fortlaufenden Eingang von +4 (0 0100), was zu einer Ausgangsfolge von 01011011 führt, welche einen Mittelwert von
1/8 [-16+16-16+16+16-16+16+16+16]
ergeben kann.
Dies ergibt folglich @O:32:8&udf54;=+4. In diesem Fall sind zumindest acht Taktperioden erforderlich, um das Fehlerglied auf null herabzusetzen. Im normalen Betrieb würde der Ausgang über viel mehr als acht Taktimpulse gemittelt.
Eine brauchbare Taktfrequenz für den Kodeumsetzer ist 2,048 MHz, was bedeutet, daß der Kodeumsetzer mittels einer MOS-Schaltungstechnik mit hohem Integrationsgrad als eine einzige integrierte Schaltung oder als Teil einer Schaltung mit hohem Integrationsgrad hergestellt werden kann.
Das vorbeschriebene Verfahren und die Einrichtung eignen sich insbesondere für die Umsetzung von linearen pulskodemodulierten Fernsprechsignalen in analoge Fernsprechsignale, aber das Verfahren und die Einrichtung können auch verständliche Signale schaffen, wenn sie in Verbindung mit anderen digitalen Signalen verwendet werden.
Die Einrichtung kann auch mit einem herkömmlichen PCM-Signal- Dehner kombiniert werden, welcher vorgesehen ist, um komprimierte PCM-Signale in lineare PCM-Signale zu dehnen, um sie bei der vorliegenden Einrichtung anwenden zu können, und um einen Digital-Analog-Umsetzer mit einer optimalen Wirksamkeit beim Dekodieren einer komprimierten Pulskodemodulation zu schaffen. In der Praxis hat sich herausgestellt, daß die Verwendung eines Verschiebungssignals, das V/16 äquivalent ist, beim Umsetzen von Fernsprechsignalen aus einer linearen PCM-Form in eine analoge Form die besten Ergebnisse ergibt, wenn die Taktfrequenz 2,048 MHz ist. Der optimale Verschiebungswert kann sich mit der Taktfrequenz ändern.

Claims

1. Verfahren zum Umsetzen eines PCM-Signals in ein pulsdichtemoduliertes Signal, das zwischen gesetzten Grenzwerten alterniert und einen Mittelwert aufweist, der abhängt von einem Analogsignal entsprechend dem PCM-Signal, wobei das PCM-Signal aus Parallelen zweier Komplementworte von m Bits besteht, gekennzeichnet durch die Schritte:

a) Invertieren des Vorzeichenbits jedes PCM-Wortes,

b) Anlegen jedes PCM-Wortes mit invertiertem Vorzeichenbit als Eingang an die unteren m Stufen eines getakteten Rechenwerksregisters, das mindestens m+1 Stufen aufweist,

c) Ableiten eines Fehlervorzeichensignals von dem Ausgang einer oberen Stufe des Rechenwerksregisters, welches Fehlervorzeichensignal der invertierte Zustand der genannten oberen Stufe ist, wobei die obere Stufe oberhalb der m-ten Stufe liegt,

d) Anlegen dieses Fehlervorzeichensignals als Eingang an die m+1-te Stufe des Rechenwerksregisters,

e) Takten des Rechenwerksregisters zwecks Addition der Eingänge zu den Inhalten des Rechenwerksregisters mit einer Rate, welche die PCM-Wortrate übersteigt, und

f) Ausgeben des Zustandes der oberen Stufe des Rechenwerksregisters als Ausgangssignal.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das von einer oberen Stufe des Rechenwerksregisters abgeleitete Fehlervorzeichensignal als Eingang an die obere Stufe und auch an alle anderen Stufen zwischen der m-ten Stufe und der oberen Stufe angelegt wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Fehlervorzeichensignal von der m+1-ten Stufe des Rechenwerksregisters abgeleitet wird.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Taktrate des Rechenwerksregisters das 256fache der PCM-Wortrate ist.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß ein konstantes Verschiebungssignal zu der PCM-Information addiert wird, um eine steuerbare Verschiebung in dem Rauschspektrum hervorzurufen, das in dem Pulsdichtekodesignal erscheint.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Wert des addierten Verschiebungssignals zwischen einem Viertel und einem Sechzehntel der Größe des Ausgangssignals liegt.

7. Einrichtung zum Umsetzen eines PCM-Signals in ein pulsdichtemoduliertes Signal, das zwischen gesetzten Grenzwerten alterniert und einen Mittelwert aufweist, der abhängt von einem Analogsignal entsprechend dem PCM-Signal, wobei das PCM-Signal aus Parallelen zweier Komplementworte von m Bits besteht, gekennzeichnet durch:

a) ein getaktetes Rechenwerksregister mit mindestens m+1 Stufen,

b) ein mit den unteren m Stufen des Rechenwerksregisters verbundener Eingangskreis, der zur Invertierung des Vorzeichenbits eines jeden PCM-Wortes und zum Anlegen jedes PCM- Wortes mit invertiertem Vorzeichenbit als Eingang an die unteren m Stufen des Rechenwerksregisters vorgesehen ist,

c) Einrichtung zum Ableiten eines Fehlervorzeichensignals von dem Ausgang einer oberen Stufe des Rechenwerksregisters und zum Anlegen des Fehlervorzeichensignals als Eingang an die m+1-te Stufe des Rechenwerksregisters, wobei die obere Stufe des Rechenwerksregisters oberhalb der m-ten Stufe liegt und das Fehlervorzeichensignal der invertierte Zustand dieser oberen Stufe des Rechenwerksregisters ist,

d) ein Generator zum Takten des Rechenwerksregisters mit einer Rate, die die PCM-Wortrate übersteigt,

e) ein mit dem Ausgang der oberen Stufe des Rechenwerksregisters verbundener Ausgangskreis.

8. Einrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Einrichtung zum Ableiten des Fehlervorzeichensignals einen Inverter umfaßt, dessen Eingang mit dem Ausgangskreis und dessen Ausgang mit dem Eingang der oberen Stufe und mit den Eingängen aller Stufen zwischen der m-ten und der oberen Stufe verbunden ist.

9. Einrichtung nach Anspruch 8, dadurch gekennzeichnet, daß der Inverter mit der m+1-ten Stufe des Rechenwerksregisters verbunden ist.

10. Einrichtung nach Anspruch 9, dadurch gekennzeichnet, daß das Rechenwerksregister eine Anzahl Addierglieder aufweist, die mit den entsprechenden Registerelementen verbunden sind.

11. Einrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der Taktgenertor eine 256fache Frequenz der PCM-Datenrate hat.

12. Einrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der Eingangskreis eine Summiereinrichtung aufweist, die zur Addierung eines festen Verschiebungssignals zu dem PCM- Signal angeordnet ist.

13. Einrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Summiereinrichtung für das Addieren zwischen einem Viertel und einem Sechzehntel der Größe des Ausgangssignals vorgesehen ist.

14. Einrichtung nach einem der Ansprüche 11, 12 oder 13, dadurch gekennzeichnet, daß eine Glättungsschaltung vorgesehen ist.