DE2740353C2 - ECL-kompatibler Registerbaustein mit bipolaren Speicherzellen - Google Patents

Description

Hierzu dient der Stromschalter S mit den Transistoren T4 bis 77, der durch ein Bit der codierten Adresse und den invertierten Wert dieses Bits gesteuert wird. Der Stromschalter S wird durch einen Konstantstrom gespeist, der mit Hilfe des Transistors T8 mit an einem festen Potential KS/ liegender Basis erzeugt wird. Der Emitter des Transistors 78 ist über einen Widerstand Λ 4 an den emitterseitigen Pol V ee einer Versorgungsspannungsquelle angeschlossen. Obgleich die Wahl des zur Steuerung des Schalters S verwendeten Adressenbits im Prinzip beliebig ist, wurde hier das höchstwertige Adressenbit 52 bzw. ST benutzt

Zum Einstellen der für das Schreiben oder Lesen erforderlichen Potentiale suf den Datenleitungen dia bis t/lZ)dienen die weiteren Doppelemittertransistoren T9 und 710. Hierzu müsen an die Basiselektroden entsprechende Potentiale angelegt werden, die in der Schreib-Lese-Stufe nach Fig.2 erzeugt werden.

Die Transistoren Π und T9bzw. 7*2 und TlO bilden Stromschalter mit emittergekoppelten Transistoren, wobei die betreffenden Emitter jeweils über die Datenleitungen dia bzw. dia miteinander verbundin sind. Diese beiden Stromschalter werden aber nur dann gespeist, wenn die Transistoren T 4 und T5 stromführend sind, d. h. wenn die obere Speicherzelle des Speicherzellenpaares vorgewählt ist. Setzt man nun voraus, daß das betreffende Speicherzellenpaar auch über die Auswahlleitung ADRn gewählt ist, wodurch das Potential der ganzen Speicherzelle angehoben wird und daß an der Basis des Transistors T9 über die Leitung wrdas tiefere binäre Steuerpotential angelegt ist, dann fließt der Kollektor-Strom des Transistors T 4 auch durch den Transistor 7Ί und steuert diesen leitend, sofern er nicht schon vorher leitend war. Da an der Basis des Transistors TiO über die Leitung Wgleichzeitig das höhere binäre Steuerpotential anliegt, wird der durch den Transistor T5 fließende Strom vom Transistor TlO übernommen. Zum Lesen des Inhalts der ausgewählten Speicherzelle werden die Leitungen wr und W auf gleiche mittlere Steuerpotentiale festgelegt. Ist beispielsweise der Transistor 7"1 der Speicherzentrale leitend, dann bleibt der Transistor T9 gesperrt. Der Transistor 7*10 wird leitend gesteuert. Entsprechend den Schaltzuständen der Transistoren T9 und TlO entstehen an ihren Kollektorwiderständen R 5 und RS unterschiedliche Spannungsabfälle. Durch die an den Kollektoren dieser Transistoren auftretenden Potentialdifferenzen wird der Differenzverstärker mit den Transistoren TU und T12unddem Arbeitswiderstand R 7 gesteuert. Der Ausgang Q bildet den Leseausgang für alle Speicherzellenpaare, die über gemeinsame Datenleitunften verbunden sind.

Analoge Verhältnisse gelten für die unteren Speicherzellen eines Speicherzellenpaares, wenn an Stelle der Transistoren T4 und TS des Schalters 5 die Transistoren T6 und Tl leitend sind. Da die Potentiale aller Schaltungspunkte dieser Speicherzelle um den Spannungsabfali an einer Basisemitterdiode tiefer liegen als die entsprechenden Schaltungspunku· der oberen Speicherzelle, sind zum Ausgleich dieses Potentialunterschiedes in die zu den Datenleitungen dib und dib der unteren Speicherzelle führenden Emitterzuleitungen der Transistoren T9 und TlO Dioden DI und D 2 eingefügt.

In Fig.2 ist die vollständige Schaltungsanordnung einer Schreib-Lese-Stjfe zusammen mit dem Vorwahlschalter S dargestellt. Da der linke Teil der Schaltungsanordnung F i g. 2 jedoch schon in F i g. I enthalten war und im Zusammenhang mit dieser beschrieben wurde, wird an dieser Stelle nicht mehr darauf eingegangen. Der restliche Teil der Schaltungsanordnung dient dazu, die richtigen Steuersignale für die Transistoren T9 und TlO in Abhängigkeit von den Eingangssignalen an dem Eingang WE für die Schreib-Lese-Steuerung und am Dateneingang D bereitzustellen. Der an dem Dateneingang D liegende logische Signalwert wird in die adressierte Speicherzelle dann übernommen, wenn gleichzeitig am Steuereingang WE der tiefere binäre Signalwert anliegt. Wegen der zusätzlichen Potentialverschiebung durch den Transistor T13 und die Diode D3 liegt das Basispotential des Transistors T14 in diesem Fall tiefer als das Referenzpotential VB 3. Der Transistor T14 wird daher gesperrt und der Transistor T15 übernimmt den durch die StromqueiJenschaltung mit dem Transistor T16 und dem Widerstand RS konstant gehaltenen Strom. Damit wird aber auch der Stromschalter mit den Transistoren T17 und T18 entsprechend dem am Dateneingang U anliegenden logischen Wert steuerbar. Die mit den Basiselektroden der Transistoren T9 und TlO verbundenen Leitungen HT und Tvf führen damit unterschiedliche Steuerpotentiale.

Liegt dagegen am Steuereingang WE der höhere binäre Signalwert an, dann wird der Transistor T14 stromführend und der Transistor T15 gesperrt. Die aus den paarweise gleichen Widerständen R9 bis R 14 bestehende Brückenanordnung wird damit ins Gleichgewicht gebracht. Zwischen den an den Endpunkten einer Brückendiagonale angeschlossenen Leitungen wr und wr, die zu den Basiselektroden der Transistoren T9 und TlO führen, besteht dann keine Potentialdifferenz. Damit ist die Voraussetzung für das Lesen der adressierten Speicherzelle gegeben. Das Lesesignal liegt am Leseausgang Q an.

Die Fig. 2 zeigt in schematischer Darstellung tnnen Registerbaustein mit den Doppelspeicherzellen ZIlO, ZUl usw. bis Z223, den Schreib-Lese-Stufen S/L 11 bis S/L/2 und den Adreßdecodern Dec 1 und Dec2. Über die Auswahlleitungen ADR0 bis ADR3 wird eine Spalte von Doppelspeicherzellen in Abhängigkeit von der Kombination der an den Eingängen d<;s Adreßdecoders Deci anliegenden, niederwertigen Adreßbits 50 und 51 ausgewählt. Die Wahl einer bestimmten Speicherzelle innerhalb der ausgewählten Doppelspeicherzellen erfolgt durch die Ausgangssignale des Adreßdecoders Dec2 in Abhängigkeit von dem höchstwertigen Adr ;ßbit 52. Je nach den an den Steuereingängen WEl und WE2 anliegenden Steuers; gnalen werden die an den Eingängen DIl bis D22 anlegenden Datenbits in das Register eingeschrieben oder die Inhalte der ausgewählten Speicherzellen über die Leseausgänge QH bis Q 22 ausgegeben. Nach der Darstellung in F i g. 3 sind die Steuereingänge WE1 und WE2 jeweils für zwei Zeilen von Doppelspeicherzellen wirksam. Dementsprechend können zwei Gruppen zu je zwei Bits unabhängig voneinander eingegeben werden. Es ist aber auch möglieh, die Sehreib-Lese-Steuerung für alle vier Schreib-Lese-Stufen getrennt oder gemeinsam vorzusehen. Weiterhin kann die Kapazität des Registers gegenüber dem in F i g. 3 dargestellten Ausführungsbeispiel hinsichtlich der Breite und/oder der Anzahl der aufzunehmenden Datenworte verändert werden.

Hierzu 3 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. ECL-kompatibler Registerbaustein mit bipolaren Speicherzellen aus zwei kreuzgekoppelten Doppelemittertransistoren und zwei Lastwiderständen, wobei ein Emitter der Doppelemittertransistoren mit je einer Bitleitung eines für mehrere zeilenweise angeordnete Speicherzellen gemeinsamen Bitleitungspaares verbunden ist und die anderen Emitter gemeinsam aus einer Quelle konstanten Stroms gespeist werden, dadurch gekennzeichnet, daß in dem Konstantstromkreis zwei Speicherzellen in Serie geschaltet sind, daß ein durch ein Adreßbit gesteuerter Schalter (S) zur Auswahl einer Speicherzelle aus einem Speicherzellenpaar bzw. einer Zeile von Speicherzellen aus einer Doppelzeile vorgesehen ist und daß der Schalter (S) als emittergekoppelter Differenzverstärker ausgebildet ist und bewirkt, daß jeweils nur das der ausgewählten Speicherzelle zugeordnete Bitieiiungspaar mit Strom versorgt, d. h. ansteuerbar gemacht wird.

2. Registerbaustein nach Anspruch 1, dadurch gekennzeichnet, daß der Schalter (S) zur Speicherzellenauswahl innerhalb von Doppelspeicherzellen durch das höchstwertige Adreßbit gesteuert wird.

3. Registerbaustein nach Anspruch 1, dadurch gekennzeichnet, daß für jede der gleichzeitig adressierten Doppelspeicherzellen eine eigene Schreib-Lese-Steuereinrichtung vorgesehen ist

4. Registe'baustein nach Anspruch 1, dadurch gekennzeichnet, daß für alle j-'eichzeitig adressierten Doppelspeicherzellen eine gemeinsame Schreib-Lese-Steuereinrichtung vorgesehen ist.

Die Erfindung bezieht sich auf einen ECL-kompatiblen Registerbaustein mit bipolaren Speicherzellen nach dem Oberbegriff des Patentanspruchs 1.

Das Produkt aus Signallaufzeit und Verlustleistung is', im allgemeinen bei vorgegebener Halbleiterschaltungstechnik weitgehend konstant. Innerhalb gewisser Grenzen ist dabei zumeist eine Verringerung der Signallaufzeit durch Inkaufnahme einer Erhöhung der Verlustleistung und umgekehrt möglich. Bei der Integration von Schaltungen mit kleinen Signallaufzeiten, insbesondere solcher der ECL-Technik, die auf der Verwendung von Differenzverstärkern bzw. Stromschaltern mit emittergekoppelten Transistoren beruhen, ergeben sich daher häufig Schwierigkeiten durch unzulässig hohe Verlustleistungen.

Bei Verknüpfungsgliedern in ECL-Technik ist es bekannt, zur Einsparung von Strom und damit von Verlustleistung die sogenannte Serienkopplung anzuwenden, wenn das logische Konzept das zuläßt. Hierbei werden bis zu drei Stromschalter in Serie zu einer gemeinsamen Konstantstromquelle geschaltet (vgl. US-PS 35 19 81Q). Das geschieht in der Weise, daß mit dem Kollektor eines Transistors eines »unteren« Stromschalters die Emitter der Transistoren eines »oberen« Stromschalters verbunden werden. Es hängt dann von dem Schaltzustand des »unteren« Stromschalters ab, ob der »obere« Stromschalter überhaupt mit Strom versorgt wird, d. h. wirksam steuerbar ist.

Eine in Verbindung mit ECL-Schaltungen verwend-

bare Speicherzelle ist durch die Literaturstelle »IEEE spectrum«, Mai 1971, Seiten 42—48, insbesondere Fig.3 (C) bekannt Die Speicherzelle besteht aus zwei kreuzgekoppelten Doppelemittertransistoren mit zwei ohmschen Lastwiderständen, die einseitig mit einer (Wort-)Auswahlleitung verbunden sind. Die einen Emitter der Transistoren sind mit je einer Bitleitung verbunden, die beiden anderen Emitter sind gemeinsam an einer Quelle konstanten Stroms angeschlosren.

Betrachtet man bei Speicherschaltungen an Stelle der Signallaufzeit die Zugriffszeit, im besonderen den Zeitbedarf für das Einschreiben einer neuen Information, dann gilt im übrigen der eingangs geschilderten Sachverhalt, wonach die Verringerung der Zugriffszeit durch eine erhöhte Verlustleistung bezahlt werden muß. Möglichst kleine Zugriffszeiten werden vor allem bei Registerbausteinen angestrebt

Es ist die Aufgabe der Erfindung, die bekannten Speicherzellen beim Aufbau von schnellen Registerschaltungen so einzusetzen, daß ohne Verlust an Geschwindigkeit eine wesentliche Verringerung der Verlustleistung erreicht wird. Gemäß der Erfindung wird diese Aufgabe durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Maßnahmen gelöst.

Im folgenden wird die Erfindung an Hand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigt

Fig. 1 die Anordnung der Speicherzellen mit Auswahleinrichtung und Leseeinrichtung,

F i g. 2 eine ergänzende Schaltungsanordnung zur Schreib-Lese-Steuerung und

Fig.3 eine schematische Darstellung eines 8x4-Bit-Registers.

Die Fig. 1 zeigt zwei Doppelspeicherzellen oder Speicherzellenpaare, die aus der Serienschaltung von je zwei an sich bekannten Speicherzellen entstanden sind. Die Speicherzellen selbst sind gleich. Jede besteht aus den zwei Doppelemittertransistoren Ti und T2, wobei jeweils die Basis des einen Traniistors mit dem Kollektor des anderen Transistors verbunden ist. Die Widerstände R 1 und R 2 bilden die Lastwiderstände. Die einen Emitter der beiden Transistoren 7Ί und T2 sind zusammengefaßt und über die zweite Speicherzelle des Zellenpaares hinweg mit einer Konstantstromquelle verbunden, die hier durch einen relativ hochohmigen Widerstand R 3 angenähert wird, die zweiten Emitter der Transistoren der Speicherzellen sind an Datenleitungen (Bitleitungen) dia und dia bzw. d\b und d\b angeschlossen, die immer für π Speicherzellen gemeinsam vorgesehen sind.

Die Speicherzellenpaare werden über Auswahlleitungcn ADRO bis ADRn, die von einem in Fig. 1 nicht dargestellten Adreßdecoder gespeist werden, ausgewählt. Um die Belastung der Ausgänge der Adreßdecoders klein zu halten, ist in jedem Konstantstrompfad ein Transistor T3 in Emitterfolgerschaltung eingefügt. Tatsächlich werden innerhalb eines Registerbausteins in aller Regel durch jede Auswahlleitung mehrere Speicherzellenpaare gleichzeitig angeschlossen, und zwar ebenso viele Paare, wie das im Register gespeicherte Wort Bits umfaßt.

Da die Inhalte aller Speicherzellen voneinander unabhängig sind und über die Auswahlleitungen ADR 0 bis ADRn nur Speicherzellenpaare ausgewählt werden können, muß noch innerhalb eines jeden Speicherzellenpaares diejenige Speicherzelle bestimmt werden, in die eingeschrieben oder aus der ausgelesen werden soll.