DE2721039C2 - Digitale Ladungsverschiebeanordnung - Google Patents

Abstract

Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, dass mit einer wenig aufwendigen Ausgangsstufe die Bitfehlerrate des digitalen Ausgangssignals in Bezug auf das Eingangssignal extrem niedrig gehalten werden kann, wobei gleichzeitig das Ausgangssignal einen optimalen Spannungshub aufweist. Dabei verringert die zur Errichtung einer Potentialbarriere vor dem ausgangsseitigen Gebiet vorgesehene Referenzspannung den genannten Spannungshub in keiner Weise. reissen, so wird in der Folge die dahinterliegende keramische

Description

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Die Erfindung bezieht sich auf eine digitale Ladungsverschiebeanordnung der im Oberbegriff des Patentanspruchs 1 angegebenen Art.

gem in einer Potentialsenke unter der ersten Verschiebeelektrode führt, der andere logische Zustand, z. B. »0«, dagegen nicht. Da zwischen den einzelnen Bewertungsvorgängen jeweils eine Verschiebung der vorher gebildeten Ladungsträger um eine vorgegebene Zahl von Elektrodenabständen erfolgt, wird das digitale Eingangssignal in eine Folge von Ladungstxägerpaketen umgesetzt und in dieser Form in der Halbleiterschicht entlang der Elektrodenreihe in Richtung auf das ausgangsseitige Gebiet entgegengesetzter Leitfähigkeit schrittweise verschoben. Die in Fig. 10 (b) dieser Veröffentlichung gezeigte, ausgangsseitige Feldeffekttransistorstufe, die zunächst einen ersten logischen Signalpegel eines digitalen Ausgangssignales abgibt, wird beim Eindringen der einzelnen Ladungsträgerpakete in das ausgangsseitige Gebiet jeweils zur Abgabe eines zweiten logischen Signalpcgels veranlaßt, so daß ein dem Eingangssignal entsprechendendes, im Normalfall invertiertes digitales Ausgangssignal entsteht. Infolge des sogenannten Dunkelstroms, der von thermisch generierten Ladungsträgern herrührt, werden jedoch zusätzlich unerwünschte Ladungsträger unter den Elektroden angesammelt, die den beschriebenen Vorgang verfälschen. Als weiterer Fehlereinfluß kommt noch hinzu, daß nicht alle Ladungsträger von einer Verschiebeelektrode zur nächsten transportiert werden. Durch diese Beeinträchtigungen kann der Spannungshub des Ausgangssignals soweit reduziert werden, daß er in vielen Fällen nicht mehr ausreicht, um eine fehlerfreie Signalübertragung zu gewährleisten.

Man verwendet nun sogenannte Regenerierschaltungen, die den vollen Spannungshub zwischen den logischen Signalzuständen des Ausgangssignals wieder herstellen sollen.

In integrierter MOS-Schaltkreistechnik wird zum Zwecke der Regenerierung beispielsweise neben einer ersten Ladungsverschiebeanordnung auf demselben Substrat eine gleichartige zweite Anordnung vorgesehen, die mit den gleichen Taktspannungen betrieben wird (vgl. IEEE Journal of Solid-State Circuits, Bd. SC-7, 1972, Seiten 237-242, insbesondere Fig. 3). Dabei ist in der Halbleiterschicht der ersten Anordnung unter einer der Verschiebeelektroden ein entgegengesetzt dotiertes Halbleitergebiet vorgesehen und mit einer Verschiebeelektrode der zweiten Anordnung verbunden, die als Eingangselektrode für den ausgangsseitig von ihr liegenden Teil dieser Anordnung dient. Die das binäre Eingangssignal repräsentieienden Ladungsträger der ersten Anordnung steuern dann das Potential der als Eingangselektrode benutzten Verschiebeelektrode, wobei die Signalauswertung am Ausgang der zweiten Anordnung erfolgt. Voraussetzung für eine fehlerfreie Signalübertragung ist jedoch, daß der als Eingangselektrode dienenden Verschiebeelektrode noch ein hinreichend großer Potentialunterschied beim Abtasten der in der ersten Anordnung verschobenen Ladungen zur Verfügung gestellt werden kann.

Im IEEE Journal of Solid-State Circuits, Bd. SC-Il, 1976, Nr. 1, Seiten 18-24, insbesondere Fig. 8, wird eine digitale Ladungsverschiebeanordnung der eingangs

in der Veröffentlichung von Kosonocky »Charge-Coupled Device-An Overview« in den Wescon Technical Papers, Bd. 18, Sept. 1974, Nr. 2/1, Seiten 1 bis 20, beschrieben. Dabei werden die aufeinanderfolgenden logischen Zustände eines digitalen Eingangssignals in der Weise nacheinander bewertet, daß der eine logische Zustand, z. B. »1«, zur Ansammlung von LadungsträTechnologie behandelt, die ein Flipflop enthält. Diesem wird einerseits das Potential des ausgangsseitigen Gebietes entgegengesetzter Leitfähigkeit und andererseits eine Referenzspannung zugeführt, die in einer weiteren Ladungsverschiebeanordnung mit einem nachgeordneten Komparator-Schaltkreis in der Weise gebil-¹ wird, daß sie zwischen den Potentialen des aus-

gangsseitigen Gebietes beim Bewerten der logischen Zustände »0« und »1« liegt. An den Ausgängen des Fipflops wird dann in Abhängigkeit vom Ober- oder Unterschreiten dieser Referenzspannung durch das Potential des ausgangsseitigen Gebietes ein digitales Signal s abgegeben, das einen zufriedenstellenden Spannungshub aufweist. Der hierzu erforderliche Schaltungsaufwand ist jedoch beträchtlich. Bei dieser bekannten Anordnung wirkt das zweite Referenzpotential an der dem ausgangsseitigen Gebiet entgegengesetzter Leitfähigkeit vorgec/dneten gegen die Halbleiterschicht isolierten Elektrode als Potentialbarriere.

Aufgabe der Erfindung ist es, eine digitale Ladungsverschiebeanordnung de«- eingangs genannnten Art mit einfachen Mitteln se auszubilden, daß ein bezüglich is seines Spannungshubs regeneriertes, gegenüber den genannten Störeinflüssen weitgehend unempfindliches Ausgangssignal abgegeben wird.

Die erfindungsgemäße digitale Ladungsverschiebeanordnung ist durch die im Kennzeichen des Patenten- spruchs 1 angegebenen Merkmale gekennzeichnet.

Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, daß mit einer wenig aufwendigen Ausgangsstufe die Bitfehleirate des digitalen Ausgangssignals in bezug auf das Eingangssigual extrem niedrig gehalten werden kann, wobei gleichzeitig das Ausgangssignal einen optimalen Spannungshub aufweist. Dabei verringert die zur Errichtung einer Potentialbarriere vor dem ausgangsseitigen Gebiet vorgesehene Referenzspannung den genannten Spannungshub in keiner Weise.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand der Zeichung näher erläutert. Dabei zeigt

Fig. 1 das bevorzugte Ausführungsbeispiel der Erfindung,

Fig. 2 einen zur Fig. 1 zugehörigen Potentialverlauf,

Fig. 3 die Änderung eines zur Fig. 1 gehörigen Potentialverlaufes während des Auslesens einer Infonna- tionseinheit,

Fig. 4 Spannungs-Zeit-Diagramme zu Fig. 1 und

Fig. S die Zusammenschaltung des Ausführungsbeispiels nach Fig. 1 mit einer weiteren Ladungsverschiebeanordnung.

In Fig. 1 ist eine 2-Phasen-Ladungsverschiebeanordnung schematisch dargestellt. Sie besteht aus einem pdotierten mit einem Masseanschluß ία versehenen Silizium-Substrat 1, dessen Oberfläche mit einer elektrisch isolierenden Schicht 2, z. B. aus SiO₂, belegt ist. In so dieser isolierenden Schicht 2 sind Elektroden El, lib, 12b . . . nib und tub in der Weise angeordnet, daß sie sich in einer unteren, der Oberfläche des Substrats 1 näherliegenden Ebene befinden, während weitere Elektroden lla, 12a . . . nla, nla und Rl in einer höheren, ss von der Substratoberfläche weiter entfernten Ebene liegen. Dies ist in Fig. 1 in der Weise angedeutet, daß die letztgenannten Elektroden der Oberfläche der Schicht 2 anliegen. Es können noch weitere, auch dies Elektroden abdeckende Isolationsschichten vorgesehen sein, die jedoch aus Gründen der Übersichtlichkeit nicht dargestellt sind. Die Elektrodenkombination Ua, Ub ist über einen gemeinsamen Anschluß 11 mit einer Taktspannung i/l beaufschlagt, deren Zeitdiagramm in Fig. 4 dargestellt ist. Die nächstfolgende Elektrodenkombination Ha, Hb erhält eine Taktspannung Ui (Fig. 4) über einen gemeinsamen Anschluß 12 zugeführt. Die sich nach rechts anschließenden, im einzel nen nicht dargestellten Elektrodenkombinationen sind dann der Reihe nach mit Ul, Ul, Ul usw. beschaltet. Von den am Ende der Elektrodenreihe liegenden Elektrodenkombinationen nla, nib und rCta, iüb ist die erstere über den gemeinsamen Anschluß ril mit Ul belegt, die letztere über den Anschluß «2 nicht, wie es nach der alternierenden Zuordnung zu erwarten wäre, mit Ul, sondern mit einer ebenfalls in Fig. 4 dargestellten Spannung U_RK.

Die genannten Elektrodenkombinationen werden auch als Verschiebeelektroden bezeichnet. Die Elektrode £1, die im folgenden als Eingangselektrode bezeichnet wird, ist an den Schaltungseingang E geführt. Die Elektrode Rl besitzt einen Anschluß R. 3 bezeichnet ein n⁺-dotiertes Gebiet, das als Source-Gebiet für die Ladungsverschiebeanordnung dient, während 4 ein ausgangsseitiges, ebenfalls n⁺-dotiertes Gebiet bezeichnet. Das ausgangsseitige Gebiet 4 ist über eine Leitung mit dem Source-Anschluß eines Feldeffekt-Schalttransistors 71 verbünde, dessen Drain-Anschluß an einer ersten Referenzspannaugn U_n liegt. Der Gate-Anschluß von 71 ist mit Gl bezeichnet. Der Source-Anschluß von 71 ist mit dem Gate einer Feldeffekttransistorstufe 72 verbunden, wobei der Sourceanschluß von 72 über eine Impedanz 6 an Massepotential gelegt ist, während dessen Drain-Anschluß mit der Taktspannung Ul beschaltet ist. Der Verbindungspunkt zwischen dem Source-Anschluß von 72 und der Impedanz 6 stellt gleichzeitig den Schaltungsausgang A dar, an dem das Ausgangssignal abgegriffen wird. A ist mit dem gemeinsamen Anschluß ril der letzten, dem ausgangsseitigen Gebiet 4 vorgeordneten Verschiebeelektrode verbunden.

Unter dem Einfluß der Taktspannung Ul ergibt sich beim Auftreten eines der positiven Spannungsimpulse Pl, PZ, Fi usw., also z. B. zum Zeitpunkt /1, an der Oberflächedes Substrats 1 unterhalb der Verschiebeelektroden ein Potentialverlauf 01 gemäß Fig. 2. In dieser Darstellung ist 01 über der Achse s aufgetragen, die in Längsrichtung des Substrats 1 unterhalb der Elektrodenreihe veläuft. Es entstehen sogenannte Potentialtöpfe PTl, PTl usw. unterhalb der mit Pl belegten Verschiebeelektroden. Werden aus dem Gebiet 3 in das Substrat 1 Minoritätsladungsträger injiziert und liegt gleichzeitig am Schaltungseingang E ein digitales Eingangssignal mit einem hohen Signalpegel an, so wird der unter der Elektrode lib befindliche Teil des Potentialtopfes PTl mit derartigen Ladungsträgern praktisch aufgefüllt. Nach dem Auftreten des nächstfolgenden positiven Impulses Fl' von Ul, also z. B. zum Zeitpunkt ti, verschieben sich die Potentialtöpfe P71 usw. und damit die in diesen angesammelten Ladungsträger jeweils in den Bereich der benachbarten Verschiebeelektrode in Richtung s, wobei sich an der Oberfläche des Substrats 1 ein Potentialverlauf 02 gemäß Fig. 3 ergibt.

Der Potentialtopf i>73 in Fig. 2 wird in der Weise gebildet, daß ein positiver Spannungsimpuls PY einer Gl zugeführten Spannung U_Gl den Transistor 71 leitend schaltet, so daß das Gebiet 4 für die Dauer von Pl" an eine Referenzspannung U_Rl gelegt und damit auf ein erstes Referenzpotential 0_R1 rückgesetzt wird. In Fig. 2 ist die Breite des Gebietes 4 mit s4 bezeichnet. Der Anschluß R liegt ständig an einer zweiten Referenzspannung, die unterhalb von Rl ein zweites Referenzpotential 0_R2 entstehen läßt. Nach der rückseitigen Flanke jedes Impulses Pi" ist das Gebiet 4 von U_R} wieder abgeschaltet, so daß es sich in einem Zustand befindet, der mit »floating« bezeichnet wird. Solange

das Gebiet 4 das Potential 0_R, einprägt, erhält oder sich dieses Potential im Zustand des »floating« nicht wesentlich verändert, ist 72 leitend, wobei während des Auftretens einer der Impuls Pl' von Ul an der Impedanz 6 bzw. am Schaltungspunkt A gegenüber Masse eine s Spannung U_RK abfällt, die etwa Ul entspricht. Dabei entstehen die im Zeitpunkt (1 von Fig. 4 angedeuteten Spannungsverhältnisse und im rechten Teil der Fig. 3 der ausgezogen dargestellte Potentialverlauf 02, da die Spannung U_RK über ril auch den Potentialtopf PTA bildet.

Wurde jedoch ein Ladungsträgerpaket in den Potentialtopf PT4 verschoben, was in Fig. 3 durch eine schraffierte Fläche dargestellt ist, und erfolgt weiterhin ein allmählicher Abbau von P73 im Bereich s4 über die konstante Potentiaischwelle O_1n hinweg, so verändert sich 0_R| in Fig. 3 entsprechend dem eingezeichneten Pfeil. Der hierdurch immer weniger leitende Transistor 72 bewirkt ein Absinken von U_RK am Schaltungspunkt A, was zu einer Potentialänderung unterhalb der Elektrodenkombination rila, rilb in Richtung der in Fig. 3 eingezeichneten Pfeile führt. Die unterhalb von s4 und /i2a, rilb erreichten Endpotentiale sind in Fig. 3 gestrichelt eingezeichnet und werden in Fig. 4 durch den Zeitpunkt /3 gekennzeichnet. Tastet man die Spannung am Ausgang A nach den Zeitpunkten (1 und i3 und jeweils vor dem nächstfolgenden Impuls PT ab, so ergibt sich ohne den vorstehend beschriebenen Rückkopplungsvorgang ein hoher Spannungspegel von U_RK, der einem in Substrat 1 übertragenen niedrigen logisehen Signalpegel bzw. einer logischen »0« entspricht, beim Auftreten eines Rückkopplungsvorganges dagegen ein niedriger Spannungspegel von U_RK, der einem in 1 übertragenen hohen logischen Sognalpegel bzw. einer logischen »1« entspricht.

Das zweite Referenzpotential Or₂ entspricht einem Zwischenwert der sich an A und unterhalb von rila, rilb ergebenden Potentialänderungen. Dabei wird der Wert von Og₂ so gewählt, daß die Potentialschwelle unterhalb von Rl nur von solchen Ladungsträgerpaketen überschritten werden kann, die eine logische »1« kennzeichnen. Vorgetäuschte »!«-Signale, die beispielsweise durch den Dunkelstromeinfluß während des Verschiebens in 1 gebildet werden, füllen den Potentialtopf unterhalb von «2a, rilb nicht bis zur Höhe der Potentialschwelle auf, verursachen keine Potentialverschiebungen im Bereich von sA und damit auch nicht unterhalb von rila und rilb. Daher werden derartige Fehlereinflüsse nicht berücksichtigt und können den Spannungshub am Ausgang A nicht verringern.

Die in Verbindung mit Fig. 1 beschriebenen Leitfähigkeitsverhältnisse des Substrats 1 und der Schichten 3 und 4 können auch gegeneinander vertauscht werden. Darüber hinaus können beliebig ausgebildete Ladungsverschiebeanordnungen, darunter auch solche, die in anderer Weise getaktet werden, wie beschrieben ausgebildet sein. In jedem Fall ist jedoch die letzte vor dem entgegengesetzt dotierten Ausgangsgebiet angeordnete Verschiebeelektrode von der ihr üblicherweise zugeordneten Taktspannung freigeschaltet und mit einer über eo einen Schaltungspunkt der ausgangsseitigen Transistorschaltung abgeleiteten Spannung beaufschlagt, die bei einer Verschiebung eines Ladungsträgerpakets in das ausgangsseitige Gebiet entgegengesetzter Leitfähigkeit eine Amplitudenänderung erfährt, die den sich unter dem Einfluß der Taktspannungen ergebenden Potentialänderungen unterhalb der Verschiebeelektroden entspricht.

In Fig. S ist eine mit den gleichen Bezugsszeichen angedeutete Ladungsverschiebeanordnung nach Fig. 1 ülier ihren Schaltungsausgang A mit einer zweiten, ähnlich aufgebauten Ladungsverschiebeanordnung verbunden, deren p-dotiertes Substrat mit Γ bezeichnet ist. AJs Ladungsträger-Injektor dient ein n⁺-dotiertes Gebiet 3'. Eine Eingangselektrode EV ist mit A verbunden. Eine zwischen 3' und EV angeordnete Kombination von Referenzelektroden RE dient zur Bildung eines Potentialtopfes /»75 und einer Potentialschwelle PSl. Zwischen den einzelnen positiven Spannungsi impulsen P'" einer an einem Anschluß 3" liegenden Spannung U_id in das Substrat 1' injizierte Ladungsträger gelangen beim Auftreten eines hohen Signalpegels von U_RK in den dann gebildeten Potentialtopf PT6, während sie bei Auftreten eines niedrigen Signaipegeis von u„_K einen solchen nicht vorfinden und während des folgenden Impulses P" wieder in die Schicht 3' bzw. in PTS zurückfließen. Auf diese Weise wird unterhalb von El' eine Folge von Ladungsträgerpaketen gebildet, die immer dann auftreten, wenn über das Gebiet 4 gerade das Fehlen eines Ladungsträgerpaketes unterhalb von nib festgestellt wird. Die in PT6 gebildeten Ladungsträgerpakete werden hiervon ausgehend in dem Substrat Γ mittels üblicherweise über die Anschlüsse VSl, VS2 usw. getakteter Verschiebeelektroden in Richtung auf den rechtsseitigen Ausgang der Gesamtanordnung in Fig. 5 weitertransportiert.

Hierzu 2 Blatt Zeichnungen

Claims (6)

1. Patentansprüche:

   L Digitale Ladungsverschiebeanordnung mit einer Halbleiterschicht eines ersten Leitfähigkeilstyps, einer darüber isoliert angeordneten Reihe von Verschiebeelektroden, die mit gegeneinander phasenverschobenenTaktspannungen beaufsichtigt sind, und einem ausgangsseitigen Gebiet entgegengesetzter Leitfähigkeit, das einerseits mit einem ein erstes Referenzpotential intermittierend zuführenden Schalter und andererseits mit dem Eingang einer Transistorstufe verbunden ist, bei dem zwischen der letzten dem ausgangsseitigen Gebiet vorgeordenten Verschiebeelektrode und diesem eine weitere gegen die Halbleiterschicht isolierte Elektrode angeordnet und mit einem zweiten Referenzpotential beschältet ist. dadurch gekennzeichnet, daß die letzte dem ausgangseitigen Gebiet (4) vorgeordnete Verschiebeelektrode (nla, n2b) potentialmäßig mit einem Schaltungspunkt (A) der Transistorstufe (72) gekoppelt ist, der bei der Verschiebung einer den einen logischen Pegel (»1«) darstellenden Ladungsträgermenge in das ausgangsseitige Gebiet (4) eine Potentialänderung erfährt, die den Potentialänderangen unter den übrigen Verschiebeelektroden (Ha, 11t; 12a, 12f> . . .) etwa entspricht, und daß das zweite Referenzpotential einem von dem Potential am Schaltungspunkt (A) überstrichenen Zwischenwert entspricht.
2. 2. Ladungsverschiebeanordnung nach Anspruch

   1, dadurch gekennzeichnet, daß der Schaltungspunkt (A) aus dem Verbindungspunkt der Source-Drain-Strecke eines Feldeffekttransistors (72) und einem Lastelement (6) besteht, die in Serie zueinander an eine Versorgungsspannung geschaltet sind.
3. 3. Ladungsverschiebeanordnung nach Anspruch

   2, dadurch gekennzeichnet, daß der Schaltungspunkt (A) aus dem Source-Anschluß eines als Source-Folger geschalteten Feldeffekttransistors (72) besteht.
4. 4. Ladungsverschiebeanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der Schaltungspunkt (A) gleichzeitig den digitalen Schaltungsausgang bildet.
5. 5. Ladungsverschiebeanordnung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß der Drain-Anschluß des Feldeffekttransistors 72 mit einer der Taktspannungen (Ul) beschaltet ist.
6. 6. Ladungsverschiebeanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnedt, daß der Schaltungspunkt (A) mit der Eingangselektrode (£1') einer weiteren Ladungsverschiebeanordnung (1', 3') verbunden ist (Fig. 5).