DE2707783B2 - Datenverarbeitungsanlage - Google Patents

Description

Die Erfindung betrifft eine Datenverarbeitungsanlage mit einer Zentraleinheit und einem zur Zentraleinheit gehörenden mit einer Eingabe/Ausgabe- Anordnung der Anlage verbundenen eine Schieberegistervorrichtung zum seriellen Empfangen eines digitalen Wortes von der Eingabe/Ausgabe-Anordnung aufweisenden Parallel/Serien-Urnsetzer, mit einer ersten Vorrichtung zum parallelen Übertragen des digitalen Wortes der Eingabe/Ausgabe-Anordnung von der Schieberegister-

vorrichtung zu anderen Teilen der Zentraleinheit

Das allgemeine Prinzip, mit Hilfe eines Schieberegisters eine Serien/Parallel-Umsetzung oder eine Parallel/Serien-Umsetzung vorzunehmen, wobei den Registern zur Durchführung dieser Operationen geeignete Schiebesignale und Übernahmesignale zugeführt werden, ist z. B. durch die Zeitschrift »Elektronik Informationen« Nr. 3,1970, Seite 237 bekannt Außerdem ist es durch die US-PS 37 50 145 bekannt, zur Entzerrung von verzerrten Impulsen einer seriellen Datendarstellung Abtastspannungen der verzerrten Impulse einem analoge Werte speichernden Schieberegister zuzuführen und von dort die Abtastwerte parallel in eine Reihe von weiteren analoge Werte speichernden Schieberegistern zu schieben und die Abtastwerte verschiedener Registerzellen zu summieren.

Der Erfindung liegt die Aufgabe zugrunde, eine Datenverarbeitungsanlage der eingangs beschriebenen Art so auszubilden, daß ihre Leistung, also die Menge der pro Zeiteinheit verarbeitbaren Daten, erhöht werden kann.

Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß eine zweite Vorrichtung zum parallelen Übertragen eines anderen digitalen Wortes von den anderen Teilen der Zentraleinheit zu der Schieberegistervorrichtung vorgesehen ist, daß die Schieberegistervorrichtung eine Ausgabevorrichtung zum seriellen Senden des anderen digitalen Wortes zu der Eingabe/ Ausgabe-Anordnung aufweist, und daß die erste und die zweite Vorrichtung zum parallelen Übertragen auf Befehle einer Mikroprogramm-Einrichtung ansprechen, derart, daß mindestens das erste Bit eines digitalen Wortes in der Schieberegistervorrichtung unter Steuerung durch die Mikroprogramm-Einrichtung gesetzt wird.

Es wird hierbei also die Übertragung aus dem Serien/Parallel-Umsetzer in andere Teile der Zentraleinheit und von diesen in den Serien/Parallel-Umsetzer durch die Mikroprogramm-Einrichtung gesteuert, und zwar können hierdurch beim Ausgeben eines Datenworts den Daten Befehlsbits oder Präfixbits vorangestellt werden. Es werden somit außerhalb des Serien/ Parallel-Umsetzers liegende Teile der Zentraleinheit von einem Teil der bisher durchgeführten Arbeiten entlastet, weil diese Befehlsbits oder Kennzeichnungsbits außerhalb dieser Teile der Zentraleinheit verarbeitet werden können. Hierdurch wird eine Erhöhung der Leistung der Datenverarbeitungsanlage erzielt

Bevorzugt sind die Zentraleinheit und weitere Geräte der Datenverarbeitungsanlage alle in erster Linie in MOS-Technik aufgebaut und jeweils innerhalb eines entsprechenden Schaltungsplättchens (Chip) enthalten.

Es ist vorteilhaft, das von der Erfindung geschaffene verbesserte Schema für die Parallel/Serien-Umsetzung innerhalb eines Datenverarbeitungssystems oder einer Datenverarbeitungsanlage vorzusehen, und speziell in einem System, das dazu bestimmt ist, eine serielle Übertragung von digitaler Information zwischen ihrer Zentraleinheit und ihren Peripheriegeräten zu gestatten, aber eine parallele Übertragung der Daten innerhalb der Zentraleinheit selbst vorzunehmen. Die Erfindung ist jedoch auch allein in Verbindung mit der Zentraleinheit von Bedeutung.

Weitere Merkmale der Erfindung ergeben sich aus den Unteransprüchen.

Die einzelnen in den Patentansprüchen genannten Merkmale können je einzeln für sich oder zu mehreren in beliebiger Kombination bei einer Ausführungsform der Erfindung verwirklicht sein.

Ein Ausführungsbeispiel der Erfindung wird anhand der Zeichnungen beschrieben.

F i g. 1 ist ein Diagramm der vorliegenden Erfindung, wie sie innerhalb eines Datenverarbeitungssystems verwendet wird;

F i g. 2 ist ein detailliertes Diagramm eines Teils der Elektronik innerhalb jedes IOSR von F i g. 1;

Fig.3a und 3b sind detaillierte Diagramme des übrigen Teils der Elektronik innerhalb jedes IOSR, und Wellenformen, die sich auf die Tätigkeit jedes IOSR beziehen;

Fig.4 ist ein schematisches Diagramm der Schaltungsanordnung innerhalb jedes Sendeempfängers von Fig.l;

F i g. 5 ist ein detailliertes Diagramm der Elektronik innerhalb jeder Steuereinrichtung für Peripheriegeräte von Fig. 1;

F i g. 6 ist eine Darstellung von zwei 8-Bit-Bytes eines Datenworts mit 16 Bit, wobei ein Befehlsbit oder Vorsatzbit jedem Byte vorausgeht, und des zugeordneten Taktsignals; und

F i g. 7 ist eine schematische Darstellung der Tätigkeit jeder einzelnen Schieberegisteranordnung von Fig:. I.

Bevor auf die Figuren Bezug genommen wird, und als Einführung in die Beziehung der vorliegenden Erfindung zu dem Datenverarbeitungssystem, in dem sie arbeitet, sollte beachtet werden, daß die vorliegende Erfindung sich auf die Kommunikation oder Nachrichtenübermittlung zwischen der Zentraleinheit und peripheren Geräten, wie Fernschreibereingängen, Endgeräten mit Kathodenstrahlanzeige, Schnelldruckern usw. bezieht.

In einem speziellen Datenverarbeitungssystem, in dem die vorliegende Erfindung verwendet wird, ist der Satz der Schaltungsplättchen in Silicium-Gate-NMOS-Technologie aufgebaut. Die Zentraleinheit kennzeichnet ein 16-Bit-Mehrfunktions-Befehlssatz, einschließlich Maschinenmultiplikation- Division; Mehrfachadressierungsmoden einschließlich absolut, relativ indexiert, verschoben, und automatisches Inkrement/Dekrement; Mehrfachakkumulatoren, einschließlich zwei, die als Indexregister verwendet werden können; Maschinenkellerspeicher und Stapelzeiger mit Kellerspeicherüberlaufschutz; programmierte Prioritätsunterbrechung auf 16 Niveaus; und getrennte Speicher- und Eingangs/Ausgangs-Sammelleitungen. Eine Echtzeituhr und eine Auffrischsteuerung für den Speicher mit wahlfreiem Zugriff (erforderlich wegen der MOS-Technologie) sind ein integrierender Bestandteil der Zentraleinheit Die Zentraleinheit weist auch eine Eingabe/Ausgabe- oder Verbindungs- oder Schnittstelleneinrichtung auf mit einem einzigen Codier/Decodierschema, das in Verbindung mit den Sende-Empfängern und IOC-Plättchen das funktionale Äquivalent einer Sammelleitung mit 47 Leitungen liefert.

Das IOC (Eingabe/Ausgabe-Steuereinrichtung) decodiert einen codierten Datenstrom mit 16,6 Megabit/Sekunde von der Zentraleinheit und stellt eine 16-Bit-Schnittstelleneinrichtung für zwei Richtungen, vier codierte Funktionsbits, und eine Funktionsabtaistung zum leichten Anschließen bereit Das IOC schließt weiterhin komplexe Funktionen ein, die in anderen Kleinrechnersystemen nicht verwendet werden. Das IOC weist eine integrale Geräteidentifikation auf, eine Besetzt/Fertig-Unterbrechungslogik, und die Fähigkeit zum Unterbrechungsmaskieren für jedes Gerät Für blockorientierte Steuereinrichtungen weist es Dalenka-

nal-(DMA)-Sammelleitungs-Übertragung mit Rückantwort und volle 15-Bit-Adressen- und Blocklängenregister auf.

Eine Logik zum Sicherstellen der gewünschten Betriebsart beim Einschalten der Stromversorgung, eine Schaltungsanordnung zum normalen Abschalten der Stromversorgung und eine vom Benutzer auswählbare Signalpolarität der Datensammelleitung sind ebenfalls vorgesehen.

Der Sendeempfänger der Zentraleinheit und der Geräte-Sendeempfänger puffern die Eingabe/Ausgabe-Sammelleitung. Sie stellen Differentialschaltungen für Treiber und Empfänger bereit für eine Unempfindlichkeit gegen Rauschen und bis zu einer Länge von 30 m. Sie takten auch die Sammelleitungssignale beim Sendebetrieb und bringen sie beim Empfangsbetrieb wieder in Übereinstimmung mit dem Takt, wobei sie ein Erkennungsschema mit einer hohen Unempfindlichkeit gegen Rauschen verwenden.

Zunächst wird eine Beschreibung der gegenseitigen Verbindung der vorliegenden Erfindung und des Datenverarbeitungssystems gegeben. Die Tätigkeit der vorliegenden Erfindung und des Systems, in dem sie verwendet wird, wird später erläutert.

In Fig. 1 ist ein funktionales Blockdiagramm des Systems gezeigt, in dem die vorliegende Erfindung enthalten ist Eine Zentraleinheit 100 (CPU) schließt ein Mikrogrogramm 118 (μ) ein, ein Eingabe/Ausgabe-Schieberegister (IOSR) oder eine Schnittstelleneinrichtung oder Verbindungseinrichtung 101, und eine andere Teile (nicht dargestellt). Die Zentraleinheit 100 ist mit einem Zentraleinheit-Sendeempfänger 103 (CPU-Sendeempfänger) über eine erste Gruppe von Leitern 102 verbunden. Der CPU-Sendeempfänger 103 empfängt ein Eingangssignal von einem 10-MHz-Quarztaktoszillator 104, wie gezeigt, und liefert eine Darstellung dieses Taktsignals zu einem Takttreiber 119, der wiederum Taktsignale zur Zentraleinheit 100 und Ableitungen dieser Taktsignale zum IOSR 101 liefert.

Der CPU-Sündeempfänger 103 ist durch eine Eingabe/Ausgabe-Sammelleitung (I/O-Bus) 105 mit einem Geräte-Sendeempfänger 106 und einem Geräte-Sendeempfänger 111 verbunden. Die Darstellung der Eingabe/Ausgabe-Sammelleitung 105 mit gestrichelten Linien in Kombination mit den dargestellten Punkten zwischen den Sendeempfängern usw. sollen dazu dienen, anzuzeigen, daß die Sammelleitung ausreichend lang sein kann, um mehr Sendeempfänger zu versorgen, als diejenigen, die in F i g. 1 gezeigt sind. Es ist nicht beabsichtigt, daß sich die vorliegende Erfindung auf lediglich zwei Geräte-Sendeempfänger und Steuereinrichtungen bezieht Andere Sammelleitungskomponenten (Umgehungssammelleitung) sind bezeichnet mit 122, 123 und 126; diese Komponenten sollen dazu dienen, den Sendeempfänger 106,111 bzw. 103 zu umgehen.

Der Geräte-Sendeempfänger 106 ist mit einer Steuereinrichtung 108 für ein Peripheriegerät durch eine zweite Gruppe von Leitern 107 verbunden, welche Leitungen mit einem IOSR 120 (Schnittstelleneinrichtung 120) verbunden sind, die innerhalb der Steuereinrichtung 108 enthalten ist Weiterhin besteht eine Taktimpulsverbindung zwischen dem Geräte-Sendeempfänger 106 und der Steuereinrichtung 108 fiber einen Takttreiber 124. Wie erwähnt verbindet die Umgehungssammelleitung 122 die Steuereinrichtung 108 direkt mit der Eingabe/Ausgabe-Sammelleitung 105.

Der Geräte-Sendeempfänger 111 (dieses allgemeine Verbindungsschema findet Anwendung auf jeden anderen Sendeempfänger, der mit der Sammelleitung 105 verbunden werden kann, wie die Punkte in F i g. 1 zeigen) ist mit einer Steuereinrichtung 113 für ein Peripheriegerät durch eine weitere zweite Gruppe von Leitern 112 verbunden. Die Leiter sind verbunden mit einem IOSR 121 (Schnittstelleneinrichtung 121), die innerhalb der Steuereinrichtung 113 angeordnet ist Weiterhin besteht eine Taktverbindung durch den

ίο Takttreiber 125 zwischen dem Geräte-Sendeempfänger 111 und der Steuereinrichtung 113.

Die Steuereinrichtung 108 ist mit ihrem zugeordneten Peripheriegerät HO durch eine Peripheriegerätsammelleitung 109 verbunden. Die Steuereinrichtung 113 ist mit ihrem zugeordneten Peripheriegerät 115 durch eine Peripheriegerätsammelleitung 114 verbunden.

Schließlich ist der Hauptspeicher 116 mit der CPU 100 über eine Speicher-Sammelleitung 117 verbunden, wie dargestellt

Als nächstes ist mit Bezug auf F i g. 2 und 3a die Schaltung gezeigt die innerhalb der IOSR 101,120 oder 121 enthalten ist die alle in F i g. 1 dargestellt sind. Es sind vier Ein/Ausgabe-Puffer gezeigt: I/O-Puffer 206, I/O-Puffer 215, I/O-Takt-Puffer 305 und I/O-Eingabepuffer 307.

Diese vier Puffer entsprechen jeweils den vier Leitern jeder Gruppe von Leitern 102,107 oder 112. Der nur in einer Richtung wirksame dargestellte Leiter ist dem Puffer 307 zugeordnet Wie weiter unten beschrieben wird, werden die Daten durch die Puffer 206 und 215 seriell empfangen und zu diesen übertragen, die Taktimpulse werden von dem Taktpuffer 305 erzeugt und empfangen, und der Puffer 307 liefert ein Steuersignal an den ihm zugeordneten Sendeempfänger, wenn eine zugeordnete Schnittstelleneinrichtung gerade sendet

F i g. 2 zeigt eine erste Schieberegisteranordnung im oberen Teil und eine zweite Schieberegisteranordnung im unteren Teil der Zeichnung. Der I/O-Puffer 206 ist zwischen den Eingang einer Pegelschiebeeinrichtung 200 (eine Verbindungseinrichtung zwischen TTL oder bipolar mit MOS) und den Ausgang eines Multiplexers und Treibers 205 eingeschaltet außerdem ist er mit einem Sendeempfänger wie oben erwähnt verbunden.

Die Pegelschiebeeinrichtung 200 empfängt ein anderes Signal Bi von einem Taktgenerator 301, was unten besprochen wird.

Es gibt zwei Ausgänge der Pegelschiebeeinrichtung 200. Einer der Ausgänge geht zu einem (4-Bit/linkes

so Byte, ungerades Bit)-Schieberegister 201 und der andere geht zu einem (4-Bit/linkes Byte/gerades Bit)-Schieberegister 202. Die Schieberegister 201 und 202 empfangen auch Schiebebefehlssignale Ai und A₂, auch vom Taktgenerator 301.

S₁, Sa, äs und aj bezeichnen parallele Verbindungen für ungerade Bits zwischen dem Schieberegister 201 und der »aw-Sammelleitung, die innerhalb der sie enthaltenden Komponente sich befindet (z. B. die Komponente CPU 100, wobei die »aw-Sammelleitung in ihr aus Gründen der Klarheit der Darstellung nicht gezeigt ist). In gleicher Weise sollen äo, äi, au, und % parallele Datenverbindungen für gerade Bits zwischen dem Schieberegister 202 und der »a«r-Sammelleitung bezeichnen. In ähnlicher Weise sind b\,b3,bs,bi und fib, bi, tu, bf, parallele Verbindungen zwischen dem Schieberegister 201 und der »far-Sammelleitung bzw. dem Schieberegister 202 und der »iwr-Sammelleitung.
Es gibt drei weitere Befehlssignaleingänge für die

Schieberegister 201 und 202 und es sind dies l-> lOSR, b-* lOSR, IOSR-* I, Diese bezeichnen das Setzen von sämtlichen EINSEN im Schieberegister bzw. die Übertragung der Inhalte der ^Sammelleitung zum Schieberegister bzw. die Übertragung der Inhalte der Schieberegister zur ä-Sammelleitung. (Dies ist ein paralleler Transport von Daten in das Schieberegister und aus dem Schieberegister von einer anderen Schaltung in der Zentraleinheit.)

Der Ausgang des Schieberegisters 2Oi ist verbunden mit der Pegelschiebeeinrichtung 203, die auch A₂ und B\ vom Taktgenerator 301 empfängt. Der Ausgang des Schieberegisters 202 ist zur Pegelschiebeeinrichtung 204 verbunden, die auch Eingangssignale A\ und B₂ vom Taktgenerator 301 empfängt. Die Pegelschiebeeinrichtung 203 empfängt auch ein PRESET-Signa.1 von einem Befehlsdecodierer 208. Der Befehlsdecodierer 208 wiederum empfängt Signale ol₂,«4, weiterhin abgeleitete Taktimpulse von der Zentraleinheit 100, und Befehlssignale ^n, Rn, Rn vom Mikroprogramm 118 der Zentraleinheit 100.

Der Ausgang der Pegelschiebeeinrichtung 203 ist zum Eingang des Multiplexers und Treibers 205 verbunden; der Ausgang der Pegelschiebeeinrichtung 204 ist zum Eingang des Multiplexers und Treibers 205 verbunden. Der Ausgang des Multiplexers und Treibers 205 ist mit dem I/O-Datenpuffer 206 verbunden, wie früher erwähnt. Schließlich wird ein anderer Ausgang der Pegelschiebeeinrichtung 203, ¹P₂CUTOFF, auf der Leitung 207 als ein Signal bereitgestellt, das zu einer Schaltung 306 (in Fig.3a) geleitet wird, die unten besprochen wird.

Eine detaillierte Beschreibung der Verbindungen der zweiten Schieberegistereinrichtung, die in der unteren Hälfte der F i g. 2 enthalten ist, ist nicht nötig, weil die Schaltung fast genau identisch der ersten Schieberegisterschaltung im oberen Teil der Darstellung ist. Es sollte beachtet werden, daß das <£₂Cf./rOFF-Signal jedoch nicht vorhanden ist, und daß ein unterschiedliches 8-Bit-Byte (rechtes Byte) verarbeitet wird.

Wie oben erwähnt, ist die F i g. 3a auch innerhalb des IOSR 101 oder 120 oder 121 enthalten. Ein Befehlsdecodierer 300 ist in funktionsmäßiger Verbindung mit dem Taktgenerator 301, und beide Blöcke werden zusammen diskutiert. Der Befehlsdecodierer 300 erhält abgeleitete Taktsignale «1,«2,«3 und λ 4 von anderen Teilen der ihn aufnehmenden Komponente oder des Blocks, so beispielsweise von anderen Teilen des CPU 100, oder der Steuereinrichtung 108, oder 113, je nachdem wie der Fall liegt (Dies wird später in Verbindung mit F i g. 4 weiter diskutiert werden, weil in F i g. 4 eine Schaltungsanordnung gezeigt ist und in F i g. 1 als Takttreiber 119, 124 oder 125 gezeigt ist, die Taktimpulse entweder zum CPU 100 oder zu den Steuereinrichtungen 108 bzw. 113 liefert Diese Taktimpulse sind Impulse, aus denen weiterhin Taktimpulse «1, «2, α3, «4 abgeleitet werden. Es genügt an dieser Stelle zu sagen, daß die «-Pulse Impulse sind, die sich nicht überlappen.)

Der Befehlsdecodierer 300 empfängt Eingangssignale Ru und Rn1 vom Mikroprogramm 118 in der CPU 100 (oder von einer gleichen Schaltung in der Steuereinrichtung 108 oder 113 je nach dem vorliegenden Fall). Es gibt fünf Impulssignale, die von dem Befehlsdecodierer 300 abgeleitet werden, die bezeichnet sind als SETOUToii, SETOUT» 1', 5£T«4, RESET OUT» 3, und RESETOUTkX Die Bezeichnung dieser Signale als solche ist von keiner speziellen Bedeutung, da die Signale direkt in den Taktgenerator 301 geleitet werden.

Der Taktgenerator 301 empfängt weiterhin Taktimpulse ix 13 und Taktimpulse λ 2,4, die zur gleichen Zeit auftreten wie die früher beschriebenen Taktimpulse mit der Ausnahme, daß a 1 und <x 3 auf einer Leitung erscheinen, und daß α 2 und λ 4 auf einer anderen Leitung erscheinen. Φ 1 und Φ 2 sind weitere Eingangssignale des Taktgenerators 301 und werden von einem Phasenteiler/Taktgenerator 306 abgeleitet. Diese Taktimpulse existieren nicht, wenn die Schnittstelleneinrichtung, die gerade beschrieben wird, sich im »Sende-Zustand« (»output-mode«) befindet (was unten weiter beschrieben wird), und sie existieren, wenn die Schnittstelleneinrichtung sich im »Empfangs-Zustand« (»input-mode«) befindet (was wiederum weiter unten beschrieben wird).

Es genügt an dieser Stelle zu sagen, daß Φ 1 und Φ 2 Taktimpulse sind, die von einer Schaltung innerhalb der Schaltungsanordnung 306 in Abhängigkeit von einem Eingangstaktsignal abgeleitet werden, das beim Taktpuffer 305 empfangen wird und daß sie eine Zeitgabeinformation für den Taktgenerator 301 liefern, von der der letztere die Taktimpulse Ai, Al, Bi, Bl und B₂ ableitet.

Mit Bezug auf das Diagramm von Wellenformen in F i g. 3b sieht man, daß beim Sende-Zustand A 1 und B1 dieselbe Wellenform haben; Al, BI und B₂ haben dieselbe Wellenform und sind außer Phase mit A 1. Man sieht auch, daß beim Sende-Zustand die Impulse Φ 1 und Φ 2 Null sind.

Im Gegensatz dazu sind beim Empfangs-Zustand A 1 und Φ 1 Impulse desselben Typs und sie treten zur selben Zeit auf und sie sind außer Phase mit den Impulsen A 2 und Φ 2, die gleichermaßen vom selben Typ sind und zur gleichen Zeit auftreten. Es wird weiterhin festgestellt, daß Bi, Bl und B₂ beim Empfangs-Zustand Null sind. Alle diese Impulse, ihre Darstellungen und ihre Zweckbestimmung werden im Detail im Abschnitt dieser Beschreibung, der sich mit der Operationsbeschreibung befaßt, weiter unten erläutert werden.

Ein Block 302 »Befehlsdecodierer-Schieberegister-Datenausgabe« empfängt «-Taktimpulse λ Ι, λ 2, «3, λ_4, und im Mikroprogramm-Befehle Ru, Rn, R\3, Ru, Rn und /?u. Die «-Taktimpulse werden erhalten, wie früher erwähnt wurde, und die Ä-Impulse werden vom Mikroprogramm 118 oder einer ähnlichen Schaltung in einer zugeordneten Steuereinrichtung, wie in F i g. 1 gezeigt erhalten. Der Decodierblock 302 liefert zwei Befehlssignale: »b-+ IOSR«, welches bedeutet, daß die Inhalte der Daten auf der »Zxr-Sammelleitung je nach dem vorliegenden Fall in dem IOSR 101, 120 oder 121 angeordnet werden; und ein anderes Signal »1-» IOSR«. bedeutet, daß die Schieberegistereinrichtung vollständig mit EINSEN geladen wird für Zwecke, die später erläutert werden. Diese zwei Signale werden zu den Schieberegistern 201,202,210 und 211 geleitet

In ähnlicher Weise spricht eine Befehlsdecodierung 303 auf a-Taktsignale und > >/?«r-Signale an, die von zugeordneten Mikroprogrammen erhalten werden, und auf «/«-Signale von dem Befehlsregister der Zentraleinheit (oder der Steuereinrichtung), um ein Ausgangssignal »IOSR-* ϊ« zu liefern. Dieses Ausgangssignal wird zu den Schieberegistern 201, 202, 210 und 211 von zugeordneten IOSRs geleitet und bedeutet, daß die Dateninhalte der Schieberegistereinrichtungen parallel zur !-Sammelleitung innerhalb der sie aufnehmenden Schaltung (entweder CPU 100, Steuereinrichtung 108

und 113, je nachdem) übertragen wird.

Im folgenden wird Bezug genommen auf den Puffertreiber 304, Eingabe/Ausgabe-(I/O)-Taktpuffer 305, Phasenteiler 306 und Eingabe/Ausgabe-Puffer 307; der Treiber 304 weist eine Schaltung auf um in geeigneter Weise die Taktimpulse (Impulsbündel) zum Taktpuffer 305 zu leiten, wenn das IOSR im Sende-Zustand ist.

Wie erwähnt, werden B 1 und B2 vom Taktgenerator 301 abgeleitet und diese Taktimpulse sind im Wellenformdiagramm Fig.3b bezeichnet. Beim Sende-Zustand liefert der I/O-Taktpuffer 305 dieses Taktimpulssignal zu dem ihm zugeordneten Sende-Empfänger.

Der Phasenteiler 306 empfängt einen Eingangstakt von seinem Sendeempfänger über den Puffer 305, wenn das IOSR sich im Empfangs-Zustand befindet (aber ignoriert Signale beim Puffer 305 beim Sende-Zustand). Der Phasenteiler 306 empfängt auch Signale »SETOUTa. 4« und »RESETOUTa. 3« von dem Befehlsdecodierer 300 und Φ 2 CUTOFF von der Pegelschiebeeinrichtung 203, und liefert interne Taktsignale Φ 1 und Φ 2. (Beim Empfangs-Zustand werden Φ 1 und Φ 2 erzeugt in Abhängigkeit von verschiedenen Bedingungen einschließlich der, daß »SET OUTx 4« geltend gemacht wird und daß »RESET OUTm 3« nicht geltend gemacht wird; das Gegenteil trifft zu beim Sende-Zustand, wobei Φ 1 und Φ 2 beim Sende-Zustand nicht erzeugt werden, was in der Operationsbeschreihung unten erläutert wird.) Der Phasenteiler 306 ist auch mit dem Eingabepuffer 307 verbunden.

Was schließlich die Schaltungen innerhalb aller Schaltungsanordnungen, die in den Fig.2 und 3a gezeigt sind, betrifft, sind sie aus üblichen logischen Verbindungen hergestellt, wobei die MOS-Technologie verwendet ist. Der Fachmann kann derartige Logiken in bekannter Technik entwerfen. Daher und im Interesse der Klarheit der Darstellung sind derartige Einzelheiten nicht gezeigt.

Von einer Diskussion der gegenseitigen Verbindungen der Fig.4 betrachte man die Eingabe/Ausgabe-SammeUeitung 105 (!/Q-BUS). Die Eingabe/Ausgabe-Sammelleitung 105 und die Umgehungs-Sammelleitungen 122,123 und 126 enthalten jeweils eine Vielzahl von Leitern. Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung enthält die Sammelleitung sechzehn getrennte Leiter oder leitende Pfade zum Leiten von elektrischen Signalen oder Impulsen zu und von den verschiedenen Komponenten. Die Wege können wie folgt bezeichnet werden: MCLOCK und MCLOCK, die zwei Gegentaktwege für interne Taktsignale bezeichnen; BIO 1 und BIOi, die zwei erste Gegentaktdatenwege bezeichnen; BIO2 und BIO2, die zwei zweite Gegentaktdatenwege bezeichnen; BIO CLOCKund BIO CLOCK(BuS input output Clock) (Verbindungsleitung-Eingang-Ausgang-Takt), die zwei

weitere Gegentakt-Taktsignalwege bezeichnen;

BEXTINT, Sammelleitung externe Unterbrechung (BUS external interrupt); BE>CINT, Sammelleitung Datenkanalunterbrechung (BUS data channel interrupt); INTP, Unterbrechungspriorität (interrupt priori- ty); DCHP, Datenkanalpriorität (data channel priority); CLEAR, ein Löschimpuls oder Freigabeimpuls; und drei getrennte Masseleitungen. Mindestens BEXTINT und BDClNT sind Signale, die in Umgehungssammelleitungen geleitet werden. Die Operation in Abhängigkeit von und verantwortlich für diese unterschiedlichen Taktsignale und Datenwegsignale wird später in der Operationsbeschreibung erläutert, wobei die Bezeichnungen der Leitungen an dieser Stelle gegeben werden, um die Beschreibung der Fig.4, des Sendeempfängers, zu erleichtern.

Die Schaltung von Fig.4 ist enthalten entweder innerhalb des CPU-Sendeempfängers 103, des Geräte-Sendeempfängers 106, oder des Geräte-Sendeempfängers 111. Die Schaltungsanordnung in jedem von diesen Sendeempfänger-Blöcken ist im wesentlichen dieselbe. Die vier Leiter, die ein IOSR mit einem zugeordneten

ίο Sendeempfänger verbinden, sind am unteren Ende der F i g. 4 gezeigt als I/O CLOC/C-Anschluß, D 1-Anschluß, D2-Anschluß und INPUT-Anschluß. Der INPUT-Anschluß entspricht dem nur in einer Richtung leitenden Leiter der vier Leiter, die in jeder Gruppe in F i g. 1 gezeigt sind. Die anderen Anschlüsse am oberen Abschnitt der F i g. 4 wie CLEAR; BIOCLOCK; BIO 1, BIOX; BIO2, BIO2, MCLOCK, MCLOCK sind alle innerhalb der I/O Sammelleitung 105 enthalten, wie früher erwähnt. T_x\j und 7^2,4 bezeichnen Anschlüsse, von denen hohe oder Treiber-Taktsignale geliefert werden, und sie sind in F i g. 1 jene Leitungen, die die Verbindung von einem zugeordneten Takttreiber herstellen; (beispielsweise die Leitungen, die CPU 100 und den Takttreiber 119 verbinden). In Fig.4 ist der Anschluß, der mit 10 MHz bezeichnet ist, derjenige Anschluß, mit dem der Taktoszillator 104 von F i g. 1 verbunden ist. Der mit MCLOCK XENAB bezeichnete Anschluß ist nicht ein Anschluß für andere Geräte, sondern er ist intern innerhalb eines Sende-Empfänger-Plättchens verbunden entweder zu einer hohen oder zu einer niedrigen Spannung in Abhängigkeit von seiner Verwendung entweder als CPU-Sende-Empfänger oder als Geräte-Steuereinrichtung-Sende-Empfänger.

In Fig.4 sind Gegentaktsender 410, 412, 414, 416 gezeigt wie auch Gegentaktempfanger 411,413,415 und 417. Das Paar 410,411 ist verbunden mit einem Flipflop 400 und einem UND/ODER-Güed 404; das Paar 412, 413 ist verbunden mit einem Flipflop 401 und einem UND/ODER-Glied 405; das Paar 414,415 ist verbunden mit einem Füpflop 402 und einem UND/ODER Glied 406; und das Paar 416, 417 ist verbunden mit einem Flipflop 403 und einem UND/ODER-Glied 407. Ein Ausgang des Flipflops 409 ist verbunden mit einem Eingang der UND/ODER-Glieder 404-407; Eingangssignale des Flipflops 409 werden erhalten von Ausgängen eines NAND-Glieds 418 und auch vom Ausgang des Gegentaktempfängers 417. Andere UND-, NAND-, Inverter-Schaltungen und andere logische Schaltungen, die in der Darstellung gezeigt sind, sind in einer einfachen Weise miteinander verbunden, wie gezeigt Die Art der einzelnen logischen Schaltungen und ihre Verbindung geht aus F i g. 4 hervor. Wie man sieht, haben die Gegentaktsender einen normalen und einen invertierten Ausgang, und die Gegentaktempfänger haben einen normalen und einen invertierten Eingang.

Mit Bezug auf die in F i g. 5 gezeigten Verbindungen ist als nächstes ein Blockdiagramm einer Steuereinrichtung 108 oder 113 von Fig. t gezeigt Ein IOSR 504 ist äquivalent zu dem IOSR 120 oder 121, und somit zu dem, das in F i g. 2 und 3 gezeigt ist Serielle Eingangssignale des IOSR 504 sind gezeigt als I/O CLOCK, I/O DATA 1 und I/O DATA 2, die äquivalent sind zu den Signalen I/O CLOCK DX bzw. D2 in Fig.4. Der Anschluß »OUT« in F i g. 5, der mit dem IOSR 504 verbunden ist, ist äquivalent zu dem Anschluß »INPUT«, in F i g. 4.
Das IOSR 504 ist durch die »a«-Sammelleitung mit

dem Eingang eines Befehlsregisters 503, Adreßregisters 505, Wortzählregisters 506, einer verdrahteten Maskierung mit Treiber 509 und einem Datenausgangsinvertertreiber 510 parallel verbunden. Der Ausgang des Datenausganginvertertreibers 510 ist über einen AusgangsanschluB parallel verbunden mit dem zugeordneten Peripheriegerät, beispielsweise dem Gerät 110 von F i g. 1 in Verbindung mit der Steuereinrichtung 108.

Es besteht eine zurückführende Sammelleitung, die als »ötf-Sammelleitung bezeichnet ist, und die von dem Peripheriegerät über einen Dateneingangsinverter und Τ· eiber 511 zurückführt. Die »Zw-Sammelleitung verbindet parallel Ausgänge des Treibers 509, einer Gerätecodeanfrage 508, eines T-Registers 507 (und seinen Eingang), des Wortzählregisters 506, und des Adreßregisters 505 mit den Eingängen des IOSR 504 und einer Unterbrechungsabschaltlogik 513.

Im oberen linken Teil des Diagramms von F i g. 5 liefert das Befehlsregister 503 ein Eingangssignal an eine Statusänderungslogik 500. Andere Eingangssignale der Statusänderungslogik 500 sind die Eingangssignale MCLOCK und MCLOCK. Dieses Takteingangssignal wird durch Anschlüsse 7^u und 7^ von Fig.4 erhalten. Das Ausgangssignal der Statusänderungslogik 500 speist einen Statuszähler 501, der wiedeium eine programmierbare Logi (PLA) 502 (programmable logic array) speist. Die PLA 502 ist ein Festspeicher und liefert Steuersignale an Komponenten der Steuereinrichtung (IOC) wie in F i g. 5 gezeigt Die Verbindung der Steuersignale ist aus Zwecken der Klarheit der Darstellung nicht gezeigt (In gleicher Weise besteht eine Verbindung zwischen der Gerätecodeanfrage 508 und der Statusänderungslogik 500, die im Diagramm aus Zwecken der Klarheit der Darstellung nicht gezeigt ist).

Anschlüsse, die bezeichnet sind mit INTP, DCHP, F(0-3), F STROBE, D(O-15), BUSY, DONE, INT. DCHSYN, sind alle mit der zugeordneten Steuereinrichtung für Zwecke, die unten erläutert werden, verbunden. Eine BUSY/DONE-Logik 512 (Besetzt-Erledigt-Logik) liefert ein Eingangssignal an die Unterbrechungsanfordcrungslogik 514, die auch ein Eingangssignal von der Unterbrechungsabschaltlogik 513 empfängt. Das Ausgangssignal von der Unterbrechungsanforderungslogik 514 speist einen Anschluß, der mit INTR bezeichnet ist, der über die Umgehungssammelleitung (beispielsweise die Sammelleitung 122 in F i g. 1) mit der Zentraleinheit 100 verbunden ist Schließlich liefert eine Datenkanalanforderungslogik 515, die ein Eingangssignal direkt von dem Peripheriegerät über den Anschluß DCHSYN empfängt, ein Ausgangssignal an einen Anschluß DCHR, wiederum über eine Umgehungssammelleitung, direkt an die Zentraleinheit

Das Vorstehende beendet die Verbindung von Komponenten, die sich auf die bevorzugte Ausführungsform der vorliegenden Erfindung beziehen.

Beim Betrieb sollte man die F i g. 1 bis 7 gemeinsam betrachten.

Der Quarzoszillator 104 liefert ein Taktsignal mit 10 MHz (andere Frequenzen können verwendet werden) an den Zentraleinheit-Sendeempfänger 103. Der Takttreiber 119 (Flipflop 403) in Kombination mit der Schaltung der Zentraleinheit 100 wandelt dieses Taktsignal in ein 5 MHz-Signal um (oder ein anderes Signal mit halber Frequenz). Der Sendeempfänger 103 empfängt das 10 MHz-Signal am Anschluß 10 MHz (F i g. 4) und liefert dieses Signal an den Gegentaktsender 416. Die Signale MCLOCK und MCLOCK (F i g. 4) werden über die Eingabe/Ausgabe-Sammelleitung 105 zu dem Geräte-Sendeempfänger 106 und 111 gesendet, in denen zugeordnete interne Taktsignale erzeugt werden. Jedes dieser Taktsignale hat dieselbe Fretquenz von 10 MHz wie das des Oszillators 104, jedoch sind sie in der Phase verschoben infolge von Ausbreitungsverzögerungen, die aus der Länge der Eingabe/Ausgabe-Sammelleitung 105 resultieren. Bei den Sendeempfängern 106 oder 111 empfangen beide Anschlüsse MCLOCK und MCLOCK diese außerphaisigen 10 MHz-Signale, wie in F i g. 4 durch den Empfangspfeil angezeigt ist

In Fig.4 ist der Anschluß MCLOCK XENAB entweder auf einen hohen Wert oder auf einen niedrigen Wert gesetzt, wobei der eine Wert es dem CPU-Sendeempfänger 103 ermöglicht, immer die Signale MCLOCK und MCLOCK zu senden, und der andere Wert es immer den Geräte-Sendeempfängern 106 und 111 ermöglicht immer die Signale MCLOCK und MCLOCK zu empfangen. Diese Einstellung auf einen bestimmten Wert findet innerhalb eines jeden zugeordneten Sendeempfänger-Plättchens statt und bezieht sich nicht auf die noch zu beschreibende Operation der Sende- und Empfangs-Zustände der Sendeempfänger. Das Obige beschreibt eine Operation, durch die ein internes Taktsignal in jedem Sendeempfänger abgeleitet wird.

In ähnlicher Weise wie der Takttreiber 119 die Taktimpulse λ 1,3 und «2,4 an die Zentraleinheit 100 liefert, führen die Takttreiber 124 und 125 eine ähnliche Funktion für die Steuereinrichtungen 108 bzw. 113 aus. Demzufolge betätigen interne Signale MCLOCK, MCLOCK von den Geräte-Sendeempfängern 106 und 111 das Flipflop 403 um Impulse α 13 und « 2,4 an die Steuereinrichtungen 108 bzw. 113 zu liefern.

Das Vorgehende bezieht sich auf die Übertragung des Muttertaktsignals, die im allgemeinen in einer Richtung erfolgt vom Quarzoszillator 104 zum CPU-Sendeempfänger 103, zum Geräte-Sendeempfänger 106 und 111, und zu den Steuereinrichtungen 108 und 113. Jedoch sind die Daten mit ihren zugeordneten Synchronisieriaktsignalen oder dem Sammelleitungstakt (BIO- CLOCK) in zwei Richtungen wirkend; der Zweirichtungscharakter des Systems sollte beachtet werden, wobei ein Sendeempfänger entweder als ein Sender oder als ein Empfänger wirkt.

Das Signal BlOCLOCK wird somit mit den Daten vom CPU-Sendeempfänger zum Geräte-Sendeempfänger gesendet, wenn der CPU-Sendeempfänger in einem Sende-Zustand ist, und das Signal BIOCLOCK wird mit anderen Daten von dem Geräte-Sendeempfänger zum CPU-Sendeempfänger zurückgesendet, wenn der Gerätesendeempfänger in einem Sende-Zustand ist

Man nehme an, daß die Zentraleinheit 100 gerade ein Signal zur Eingabe/Ausgabe-Sammelleitung 105 sendet und daß einer der Geräte-Sendeempfänger dieses Signal empfängt Bei einem Sende-Zustand ist die in einer Richtung wirkende Leitung der Leitergruppe 102 (Eingabepuffer 307) auf einem niedrigen Wert und die Zentraleinheit 100 erzeugt Taktimpulse, die in Fig.3b an dem Taktpuffer 305 als »CLÖCK pad« bezeichnet sind Diese Impulse können sein ein Impulsbündel von neun Zustandswechseln, die vom Taktpuffer 307 zu dem CPU-Sendeempfänger 103 über eine der Zweirichtungsleitungen 102 weiterlaufen. Die Taktimpulse liefern eine Zeitgabe für die Daten, die aus den Puffern 206 und 215 heraus übertragen werden (gleichzeitig aber seriell), und für das Anfangsbefehlsbit pro Byte (also neun Zustandswechsel).

Geräte-Sendeempfänger gerade die gesendeten Zentraleinheitsignale empfängt.

Das Signal INPUT'für Csa empfangenden Sendeempfänger hat einen hohen Wert, und das Flipflop 409 spricht auf dieses hohe Signal an, um die Verknüpfungsglieder 404 bis 407 in der richtigen Weise für diesen Empi'angs-Zustand zu aktivieren.

Die Taktimpulse (BIOCLOCK und BIOCLOCK) werden im Gegentaktempfänger 411 empfangen und Datenimpulse werden empfangen in den Gegentaktempfängern 413 bzw. 415. Wiederum tasten die Taktimpulse bei Betätigung des UND/ODER-Glieds 407 mit dem Flipflop 400 die Datenimpulse bei Betätigung der Gegentaktempfänger 413 und 41S ab.

Es wird noch immer auf F i g. 4 Bezug genommen. Das Signal BIOCLOCK das über den Gegentaktempfänger 411 empfangen wird, wird durch das UND/ODER-Glied 407 zu den Eingängen CK der Flipflops 400,401 und 402 geleitet; synchron damit werden die Signale BIO 1 und BIOX die über die Gegentaktempfänger 413 und 415 empfangen werden, über die UND/ODER-Glieder 405 bzw. 406 zu den Eingängen D der Flipflops 401 und 402 geleitet Die Datenströme BIO 1 und BIO 2 mit 5 MHz werden somit wiederum durch die Flipflcps 401 und 402 abgetastet in Abhängigkeit von vorbestimmten Flanken des 10 MHz-Signals BIOCLOCK, und wiederum sind diese Flanken so gewählt, daß sie in die Mitte der Datenimpulse mit 5 MHz fallen. Das Flipflop 400 kippt in Abhängigkeit von dem 10 MHz-Signal BIOCLOCK an seinem Eingang CK, und somit rekonstruiert es einen 5 MHz-J/O-CLOCK-Impulszug; der I/O CLOCK-Impulszug und die Ausgangssignale Q von den Flipflops 401 und 402 werden synchron zu den Anschlüssen I/O CLOCK, D1 bzw. D 2 geleitet, und danach zu den Steuereinrichtungen dieses Ausführungsbeispiels.

Die in den Flipflops 401 und 402 eines Geräte-Sendeempfängers gespeicherten Daten werden beim Empfangs-Zustand mit einer Geschwindigkeit von 5 MHz gespeichert. Wegen der Laufzeit und anderer Faktoren, die eingangs erwähnt wurden, können diese Datenimpulse abgeschrägt sein oder verzerrt usw. Der bessere Platz zum Abtasten dieser Art von Datenimpulsen ist in einem Abstand von der Vorderflanke oder Rückflanke des Datenimpulses. Auf diese Weise gestattet der Abtasttakt mit 10 MHz, der ein Datenabtasten zum Zeitpunkt des Auftretens der Flanke gestattet, die bei oder nahe der Mitte des ein größeres Intervall von 5 MHz aufweisenden Datenimpulses auftritt, immer ein Abtasten im Abstand von der Flanke des Datenimpulses. Dieses Abtasten wird erhalten mindestens durch die Flipflops 401 und 402 in Abhängigkeit von dem Signal BIOCLOCK über das UND/ODER-Glied 407.

Danach werden die abgetasteten Daten seriell aus dem Sendeempfänger 106 in das IOSR 120 geschoben, wenn dieses die empfangende Sendeempfänger-Steuereinrichtungs-Kombiration ist, deren Gerätecode vorliegt

Das Taktsignal wird über den mit I/O CLOCK (Fig.4) bezeichneten Anschluß in das IOSR 504 gesendet und die Datenwege laufen von DX, D 2 (F i g. 4) nach I/O DA TA 1 bzw. I/O DA TA 2 (F i g. 5). Die Richtungen des Empfangs-Zustands und Sende-Zustands in Fig. 4 sind klar gezeigt. Wenn der CPU-Sendeempfänger gerade sendet, muß der andere Sendeempfänger, der im Nachrichtenaustausch steht, empfangen.

Die Zentraleinheit und ihr SendeemDfäneer. die

Synchron mit dem ersten der neun Zustandswechsel werden von den Puffern 206 und 215 Befehlsbits oder Präfixbits oder Präsetbits von den Schieberegistern 201/202 bzw. 210/211 übertragen. Wie später beschrieben wird, geben diese Bits die Natur des Worts an; zum Beispiel: ein Befehlswort Diese neun Bits entsprechen auf diese Weise einem Befehlsimpuls, der von acht Datenbits auf jeder Leitung gefolgt ist Ein Wort mit sechzehn Bit wird auf diese Weise geteilt in zwei Bytes

to mit acht Bit, wobei jedem Byte ein Befehls- oder Steuerbit vorausgeht

Das Bündel von Taktimpulsen zuzüglich die zwei seriellen Datenströme werden zum CPU-Sendeempfänger 103 wie folgt gesendet Der Taktpuffer 305 ist verbunden mit I/O CLOCK (F i g. 4) und die Datenströme von den Puffern 206 und 215 werden zu D1 bzw. D 2 (F ig. 4) geführt

Wie erwähnt, liegt der Anschluß INPUT bei einem Sende-Zustand auf einer niedrigen Spannung, und ein

Flipflop 409 spricht auf diesen Zustand an, indem es die Verknüpfungsglieder 404, 405, 406 und 407 derart

aktiviert, daß sie Signale an den Anschlüssen

I/O CLOCK, Di, D 2 b.w. 10 MHz durchlassen. Die 5-MHz-TakumpuIse und die Davenströme wer-

den in den Sendeempfänger, gesteuert durch das Flipflop 400 und jedes Bit der Daten, die momentan entweder in einem Flipflop 401 (von Dl) oder 402 (von D 2) gespeichert werden, geschoben. Durch die Tätigkeit der Flipflops 400, 'Wl und 402 werden die Gegentaktsender 410, 412, und 414 aktiviert und ein 10-MHz-Taktimpuls und seiine zwei zugeordneten Datenpulse werden gleichzeitig und im Gegentakt über die Sammelleitung zu einem empfangenden Sendeempfänger gesendet

Es wird weiterhin auf F i g. 4 Bezug genommen. Das Flipflop 400 wird gesetzt und verriegelt; es wird durch das gemeinsame Auftreten des Signals INPUT, des ersten Impulses der 5 MHz-I/O-CLOCK-lmpuke (die durch das Verknüpfungsglied 404 laufen) am Anschluß D des Flipflop 400 und eines internen 10 MHz-Taktimpulses (der durch das Gatter 407 geht) am Eingang CK des Flipflops 400 gesetzt; es_wird verriegelt durch die Verbindung vom Ausgang Q des Flipflops 400 zum Eingang des Verknüpfungsglieds 404. Wie oben festgestellt, wird dann, wenn das Flipflop 400 gesetzt wird, der Gegentaktsender 410 aktiviert und gestattet somit, daß die internen 10 MHz-Taktimpulse, die am anderen Eingang des Gegentaktsenders 410 erscheinen als ß/OCLOCK-Impulse gesendet werden (und natür lieh als komplementäre ß/OCLOCAMmpulse, wenn diese benötigt werden). Da jedoch die interner 10 MHz-Taktimpulse auch an den Eingängen CK dei Flipflops 401 und 402 erscheinen, gestatten diese Taktimpulse das Setzen dieser zwei Flipflops beim Auftreten von bestimmten 10 MHz-Taktimpulsflanken und diese Flanken sind so gewählt, daß sie in die Mitte der Datenimpulse mit 5 MHz fallen, die an der Eingängen D der Flipflops 401 und 402 erscheinen (übei die Verknüpfungsglieder 405 und 406). Somit werden die Datenimpulse durch die Flipflops 401 und 402 ir Abhängigkeit von dem internen 10 MHz-Takt abgeta stet und die Ausgangssignale Q, die diese Abtastwert« repräsentieren, werden durch die Gegentaktsender 41 ί und 414 als Signale BIO 1 und BIO 2 gesendet, und dies« Datenabtastwerte werden über die Sammelleitung gleichzeitig und synchron mit dem 10 MHz-Abtastim puls BIOCLOCK gesendet Als nächstes soll angenommen werden, daß eii

Steuereinrichtungen für Peripheriegeräte und ihre zugeordneten Sendeempfänger sind normalerweise im Empfangs-Zustand. Mit anderen Worten ist jede Komponente, wenn keine Daten übertragen werden, derart tätig, daß sie ein Signal von einem anderen Gerät empfangen kann. Das JOSR der Zentraleinheit kann auf ein Signal vom Mikroprogramm 118 veranlaßt werden, den Sende-Zustand anzunehmen, was begleitet ist von der Erzeugung eines Signals auf der Ein-Richtungsleitung der Gruppe 102, wie früher erwähnt Es muß jedoch kein anderes Signal in irgendeiner der empfangenden Endkomponenten erzeugt werden, um zu veranlassen, daß diese vom CPU-Sendeempfänger kommende Daten empfangen, weil die anderen Komponenten bereits normalerweise im Empfangszustand sind.

Mit Bezug auf F i g. 2 soll beachtet werden, daß dort 4-Bit-Schieberegister gezeigt sind, von denen jedes in der Lage ist, entweder die ungeraden oder die geraden Bits von entweder dem linken oder dem rechten Byte eines Datenworts zu speichern. Die Daten werden von den Schieberegistern zu anderen Komponenten in der sie aufnehmenden Komponente, beispielsweise der Zentraleinheit, parallel übertragen. Beispielsweise werden die Inhalte der fr-Sammelleitung in die Schieberegi- ster geladen, wenn der Befehl »b-* IOSR« aktiviert ist; also werden fei, fr 3, fr 5 und fr 7 parallel in das Schieberegister 201 geladen; in ähnlicher Weise werden die anderen »fr<<-Daten in die drei anderen Schieberegister geladen.

Der andere Befehl »IOSR->- ä« überträgt, wenn er aktiviert ist, in den Schieberegistern gespeicherte Daten parallel auf die 3-Sammelleitung. So werden 3 1,33, ä5, 3 7 in die 3-Sammelleitung vom Schieberegister 201 geladen, und in ähnlicher Weise werden die anderen »a«-Daten gleichzeitig parallel übertragen. Jedoch wird das Hineinschieben der Daten in und das Herausschieben der Daten aus den Schieberegistern von den Puffern 206 und 215 seriell vorgenommen.

Die serielle Natur der Eingabe- und Ausgabe-Übertragung der Daten ist in F i g. 6 vermerkt. Ausgangsdaten oder Eingangsdaten mit Bezug auf den Puffer 206 können in der Form von DATA 1 bezeichnet werden; Ausgangsdaten oder Eingangsdaten mit Bezug auf den Puffer 215 können in der Form von DATA 2 bezeichnet werden; und die Takt-Eingangs- oder Ausgangs-Impulse beim Puffer 305 sind dargestellt durch I/O CLOCK. Aus dieser Darstellung der Datenbits sieht man, daß der Multiplexer und Treiber 205 (MUX DRIVER) den seriellen Bitstrom von den Schieberegistern 201 und 202 wechselweise schaltet; in gleicher Weise schaltet der Multiplexer und Treiber 214 wechselweise den seriellen Bitstrom von den Schieberegistern 210 und 211.

F i g. 7 zeigt die Wirkung der Tätigkeit der Schieberegistereinrichtung von F i g. 2. Beispielsweise kann der I/O-Puffer in F i g. 7 der Puffer 206 sein. Der I/O-Puffer sendet, wenn der Funktionsschalter 52 geschlossen ist, und der I/O-Puffer empfängt Information zum Schieberegister, wenn der Schalter 51 geschlossen ist. Einer der Funktionsschalter 51 und 52 ist jeweils geschlossen, einer jeweils offen.

Es wird nun auf F i g. 6 Bezug genommen. Das erste Bit in jedem der Datenworte sind die Befehlsbits oder Präfixbits oder Präsetbits. In der Figur sind sie gezeigt als Null-Bits. Dieser Zustand wird durch eine empfangende Komponente (z. B. Steuereinrichtung 108) als ein Eingabe/Ausgabe-Befehl decodiert, oder als ein Befehlswort. Diese Befehlsbits werden festgelegt durch den Befehlsdecudierer 208, in Abhängigkeit von den Taktimpulsen α 2 und α 4 und in Abhängigkeit von den Befehlsimpulsen von dem CPU-Mikroprogramm 118. Andere Kombinationen von Werten für die Befehlsbits bezeichnen andere Arten von Wörtern, die unten weiter diskutiert werden.

Es wird nun auf F i g. 2 Bezug genommen. Wenn der Befehl 1-» IOSR in allen vier Schieberegistern aktiviert wird, gibt dies überall in alle vier Schieberegister Einsen ein. So ist, wenn DATA 1 und DATA 2 von F i g. 6 durch die Puffer 206 und 215 des IOSR 101 empfangen werden und somit an den Eingängen der Schieberegister 201, 202, 210 und 211, beispielsweise wenn eine Null in der Pegelschiebeeinrichtung 203 detektiert wird, diese Null das Null-Befehlsbits von DATAX (weil die Einsen vorher gesetzt wurden). Zu diesem Zeitpunkt wird Φ2CUTOFF erzeugt und dem Phasenteiler 306 zugeführt, der die weitere Erzeugung von Taktimpulsen Φ 1 und Φ 2 bei diesem Empfangs-Zustand verhindert Vor diesem CUTOFF-Zeitpunkt wurden Taktimpulse Φ 1 und Φ 2 erzeugt, weil die Schaltungsanordnung in F i g. 2 sich im Empfangs-Zustand befand, und die Daten wurden eingetaktet synchron mit dem Takt, der beim Taktpuffer 305 vom BIOCLOCK empfangen wurde, was die Erzeugung der Signale Φ 1 und Φ 2 gestattete, was wiederum die Erzeugung der Signale A 1 und A 2 gestattete zum Schieben der Daten in die Schieberegister.

Es wird nun F i g. 5 betrachtet. Das Eingabe/Ausgabe-Schieberegister 504 empfängt seriell Daten an seinen Eingängen I/O DATA 1 und 2 und synchron mit dem Signal I/O CLOCK (Eingabe/Ausgabe-Takt). Die ersten beiden Datenbits sind, wie erwähnt, Befehlsbits. Wenn sie beide Null sind, wird dies so interpretiert, daß es ein Eingabe/Ausgabe-Befehlswort ist und die restlichen sechzehn Bits weiden parallel vom IOSR in das Befehlsregister 503 übertragen. Das Wort wird dann in die Statusänderungslogik 500 übertragen, in der ein Vergleich mit dem Gerätecode 508 gemacht wird, der auch mit der Statusänderungslogik 500 verbunden ist (nicht dargestellt).

Wenn die Steuereinrichtung 108 einen Gerätecode trägt, der übereinstimmt mit dem in den letzten sechs Bits des Eingabe/Ausgabe-Befehlsworts angegebenen Gerätecode, dann findet die folgende Prozedur innerhalb dieser speziellen Steuereinrichtung statt. In Abhängigkeit von der Natur des Befehls wird mit einem der Register in der Registeranordnung 505, 506, 509 gearbeitet und die »a«-Sammelleitung liefert dieses Wort an das zugeordnete Peripheriegerät, wenn dies erforderlich ist.

In ähnlicher Weise kann ein Peripheriegerät, das mit dieser Steuereinrichtung verbunden ist, Signale zurück durch die Steuereinrichtung liefern, mindestens durch die fr-Sammelleitung in das IOSR 504. Von dort werden die Signale rückwärts ausgesendet durch seinen zugeordneten Sendeempfänger und zurück zu der Zentraleinheit. Natürlich wird bei diesem Sende-Zustand für diese Steuereinrichtung der Anschluß OUT derart betrieben, daß ein normalerweise vorliegender Empfangs-Zustand für diesen Satz von Sendeempfänger-Steuereinrichtung-Komponenten in einen Sende-Zustand umgewandelt wird. Der Anschluß OUT in F i g. 5 ist der Pfeil mit einer Richtung der Gruppe 107 in Fig. 1.

Die anderen Signale, die von dem Gerät gesendet werden, sind auf der rechten Seite der Darstellung in F i g. 5 angezeigt. Wie früher erwähnt, werden einige

der Signale durch die Umgehungs-Sammelleitung 122 gesendet, beispielsweise INTR, (entspricht INTP) und ZX7//Ä(entspricht DCHP).

Es wird nun auf Fig.5 Bezug genommen. Die Statusänderungslogik 500 spricht an auf mindestens die Tätigkeit der PLA 502 (programmierbare Logik) und den Befehl von dem Befehlsregister 503. Die Statusänderungslogik 500 wählt einen logischen Status als den nach der Beendigung des gegenwärtigen Status als nächster folgenden Status aus. Sämtliche Status oder Zustände, die von der Steuereinrichtung erzeugt werden, werden im PLA 502 gespeichert, das die Information in einem Lesespeicher (ROM) gespeichert enthält zum Steuern der Tätigkeit von mindestens der Registereinrichtung der Steuereinrichtung.

Es wird nun mit der Tätigkeit der Anordnung, die in F i g. 5 gezeigt ist, fortgefahren. Die Steuerlogik des IOC oder die Steuereinrichtung für Peripheriegeräte schließt das PLA 502 ein, die Statusänderungslogik 500, und den Statuszähler 501. Die Steuerlogik bestimmt Operationen, die während den Datenkanalsequenzen und während der Ausführung von Eingabe/Ausgabebefehlen durchgeführt werden. Das PLA enthält Information, die Maschinenzustände oder Logikzustände des IOC definiert. Die Statusänderungslogik 500 bestimmt die Reihenfolge, in der das IOC oder die Steuereinrichtung verschiedene Logikzustände einnimmt, die in der programmierbaren Logik 502 definiert sind. Die Reihenfolge, in der es die Zustände auswählt, hängt ab von der Information, die vom PLA 502 empfangen wird, und von der Statusinformation, die von anderen Komponenten des IOC empfangen wird.

Der Statuszähler 501 ist ein Register, das die Adresse der im PLA 502 gespeicherten Information enthält, die den laufenden Zustand der Gerätesteuereinrichtung definiert. Das Adreßregister 505 ist ein Register mit fünfzehn Bit, dessen Inhalt während der Datenkanalsequenzen inkrementiert wird und zu seinem zugeordneten Sendeempfänger gesendet wird, wenn externe Register nicht aktiviert sind. Das Wortzählregister 506 ist ein Register mit sechszehn Bit, dessen Inhalt während der Datenkanalsequenzen inkrementiert wird. Das T-Register 507 ist ein Register mit sechzehn Bit, das den Richtungsanzeiger und die Datenkanaladresse während der Datenkanalsequenzen enthält. Das Gerätecoderegister 508, das Polaritätsbit und die Bitstrukturen für externe Registeraktivierung (external register enable, EXT REG ENAB) werden mit Information geladen, die von dem Peripheriegerät über die ö-Sammelleitung während der Ausführung eines IORST-Befehls (Eingabe/Ausgabe zurücksetzen) empfangen wurde. Das Gerätecoderegister 508 ist ein Register mit sechs Bit, welches wie erwähnt in Verbindung mit der Statusänderungslogik 500 arbeitet, um es dem IOC nur dann zu erlauben, einen Eingabe/Ausgabe-Befehl durchzuführen, wenn die Bits 10—15 des Befehls den Inhalten von 0 bis 5 des Gerätecoderegisters 508 gleich sind. In anderen Worten, wenn ein Wort mit 18 Bit wie in F i g. 6 gezeigt, zum IOSR 504 der Steuereinrichtung als ein Eingabe/Ausgabe-Befehlswort geleitet wird (bestimmt durch das erste Bit von jedem Byte mit neun Bit), dann wird es in das Befehlsregister 503 geschrieben. Dann wird in der Statusänderungslogik 500 ein Vergleich gemacht zwischen den sechs am weitesten rechts stehenden Bits des Worts mit dem Gerätecoderegister 508. Wenn eine Übereinstimmung besteht, dann weiß die Steuereinrichtung, daß dieser Befehl für sie bestimmt war.

Die Polaritätsbitanzeige ist eine Unteranordnung der Anordnung 508 und sie ist ein Register mit einem Bit, das den Sinn von gesendeten und von dem Peripheriegerät empfangenen Datenbits bestimmL Wenn dieses Bit eine 1 enthält, wird ein niedriger Pegel an den Datenleitungen, die mit dem Gerät verbunden sind, als eine 0 interpretiert, und eine 0 wird zu jenen Leitungen mit einem niedrigen Pegel übertragen. Wenn das Polaritätsbit eine 0 enthält, haben zu den Datenleitungen des Geräts übertragene Daten den entgegengesetzten Effekt

Das Bit für externe Registeraktivierung ist wiederum ein Register mit einem BiL Wenn dieses Bit eine Null enthält, ist der Inhalt der Datenkanaladresse, die während der Datenkanalsequenz gesendet wird, der Inhalt des Speicheradreßregisters 505. Andernfalls ist die Datenkanaladresse eine Information, die von dem Peripheriegerät empfangen wurde.

Der Maskierungstreiber 509 (MASK OUT DRIVER) und die Unterbrechungsabschaltlogik 513 zusammen bestimmen den Inhalt des Registers mit einem Bit, das Unterbrechungsabschaltbit genannt wird. Der Inhalt dieses Bits wird nur während der Ausführung eines MSKO-Befehls (mask out) geänderL Die Steuereinrichtung macht nur dann Anforderungen nach einer Programmunterbrechung, wenn der Inhalt des Unterbrechungsabschaltbits gleich Null ist.

Die Besetzt/Erledigt-Logik 512 (busy/done logic) enthält zwei Register mit einem Bit, genannt Besetzt-Bit und Erledigt-Bit. Der Inhalt dieser Bits wird gespeichert durch Operationen, die während der Ausführung von Eingabe/Ausgabe-Befehlen durchgeführt werden und durch Operationen, die im Gerät durch das Peripheriegerät durchgeführt werden. Die Inhalte dieser Bits werden über die Umgehungssammelleitung während der Ausführung eines Eingabe/Ausgabe-Skip-Befehls übertragen. Die Unterbrechungsabschaltlogik 514 bestimmt, wann die Steuereinrichtung eine Anforderung nach einer Programmunterbrechung macht. Sie enthält ein Register mit einem Bit, das Unterbrechungsanforderungsbit genannt wird. Die Steuereinrichtung macht eine Anforderung nach einer Unterbrechung, wenn dieses Bit eine 1 enthält. Die Datenkanalanforderungslogik 515 bestimmt, wann die Steuereinrichtung eine Anforderung nach einem Datenkanal macht. Sie enthält ein Register mit einem Bit, das Datenkanalanforderungsbit genannt wird. Die Steuereinrichtung macht eine Datenkanalanforderung, wenn dieses Bit eine 1 enthält.

so Zum Zusammenfassen von vier Typen der Übertragung auf der Eingabe/Ausgabe-Sammelleitungsanordnung wird wieder auf F i g. 6 Bezug genommen. Jede der vier Typen besteht aus einem Steuerbit und acht Datenbits, die auf zwei Datenleitungen übertragen werden (vier Datenleitungen zur Berücksichtigung einer Gegentaktübertragung). Die vier Typen werden durch Codieren der Steuerbits identifiziert. Eine logische »1« auf der Sammelleitung kann durch ein Signal mit hohem Pegel repräsentiert sein.

Das erste Bit von jedem Byte mit neun Bit wird als eine Null dargestellt und die beiden Werte Null werden decodiert in der Bedeutung einer Eingabe/Ausgabe-Instruktion oder eines Eingabe/Ausgabe- Befehls.

Wenn aber das Befehlsbit von DATA 1 niedrig ist und das Befehlsbit von DATA 2 hoch ist, wird dies benutzt um eine Datenübertragung vom CPU (Zentraleinheit) zu einem ausgewählten Peripheriegerät während programmierter Eingabe/Ausgabe- und Datenkanal-

Jnterbrechungen (Breaks) anzuzeigen. Es gibt drei )atenformate, die bei dieser Datenart der Übertragung erwendet werden:

(1) Normale Daten, wo die Bits 0—15 verwendet werden als ein Datenwort mit 16 Bits; dies wird benutzt bei bestimmten Befehlen end für Übertragungen von Daten während Dater.kanalzyklen;

(2) I/O Skip (Eingabe/Ausgabe-Skip). wobei die B?ts 2—15 ignoriert werden; das Bit 0 wird verwendet, um DONE (Erledigt) darzustellen und das Bit 1 wird verwendet, um BUSY (Besetzt) darzustellen; dieses Format wird verwendet, wenn ein Gerät auf einen I/O Ski-Befehl antwortet;

10

15

(3) die Datenkanaladresse ist das dritte Datenübertragungsformat, wobei die Bits 1 bis 15 als eine Speicheradresse verwendet werden; das Bit 0 wird verwendet um eine Eingabe oder Ausgabe anzuzeigen, »1« repräsentiert dabei eii.e Eingabe und »0« repräsentiert eine Ausgabe; dieses Format wird verwendet, wenn ein Peripheriegerät auf eine Datenkanaladreßanfor derung an twortet

Die nächste Kombination für die Befehlsbits würde sein DATA 1 hoch und DATA 2 niedrig; dies bezieht sich auf eine Datenkanaladreßanforderung (DCADRQ) von der Zentraleinheit an die Eingabe/Ausgabe-Sammelleitung. Diese Art von Anforderung zeigt an, daß dasjenige Peripheriegerät, das mit der höchsten Priorität einen Datenkanalzyklus anfordert, die Speicheradresse, die es zu verwenden wünscht, an die Zentraleinheit senden sollte über die Umgehungssammelleitung 122 oder 123 und die Sammelleitung 105.

Wenn schließlich die Befehlsbits 1,1 sind, so soll dies eine Anforderungsfreigabe (RQENB) von der Zentraleinheit 100 zu der Eingabe/Ausgabe-Schaltung darstellen. Dieses Wort synchronisiert externe Unterbrechungsanforderungen und Datenkanalanforderungen, die von den Peripheriegeräten 108,113 usw. empfangen wurden, die andernfalls Schwierigkeiten durch miteinander konkurrierende Anforderungen erzeugen könnten.

Hierzu 6 Blatt Zeichnungen

Claims (9)

Patentansprüche:

1. Datenverarbeitungsanlage mit einer Zentraleinheit und einem zur Zentraleinheit gehörenden mit einer Eingabe/Ausgabe-Anordnung der Anlage verbundenen eine Schieberegistervorrichtung zum seriellen Empfangen eines digitalen Wortes von der Eingabe/Ausgabe-Anordnung aufweisenden Parallel/Serien-Umsetzer, mit einer ersten Vorrichtung zum parallelen Obertragen des digitalen Wortes der Eingabe/Ausgabe-Anordnung von der Schieberegistervorrichtung zu anderen Teilen der Zentraleinheit, dadurch gekennzeichnet,

daß eine zweite Vorrichtung zum parallelen Übertragen eines anderen digitalen Wortes von den anderen Teilen der Zentraleinheit (100) zu der Schieberegistervorrichtung (201, 202, 210, 211) vorgesehen ist,

daß die Schieberegistervorrichtung eine Ausgabevorrichtung (205,206,214,215) zum seriellen Senden des anderen digitalen Wortes zu der Eingabe/Ausgabe-Anordnung aufweist, und
daß die erste und die zweite Vorrichtung zum parallelen Übertragen auf Befehle einer Mikroprogramm-Einrichtung (118) ansprechen, derart, daß mindestens das erste Bit eines digitalen Wortes in der Schieberegistervorrichtung unter Steuerung durch die Mikroprogramm-Einrichtung gesetzt wird.

2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß der Parallel/Serien-Umsetzer aufweist:

eine Empfangseinrichtung (1/O-Taktpuffer 305) zum Empfangen von mit dem digitalen Wort synchronen Sammelleitungs-Taktsignalen (BIOCLOCK)von der Eingabe/Ausgabe-Anordnung-,
Takt-Einrichtungen zum Umwandeln der Sammelleitungs-Takt-Signale (BlOCLOCK) in abgeleitete Takt-Signale (a. 1, <x 2, χ 3, λ 4); und
eine Steuereinrichtung (Befehlsdecodierer 302), die auf die abgeleiteten Takt-Signale (χ Ι, α 2, λ 3, α 4) anspricht, um das digitale Wort in die Schieberegistervorrichtung einzuschieben.

3. Datenverarbeitungsanlage nach Anspruch 2, dadurch gekennzeichnet, daß der Parallel/Serien-Umsetzer weiterhin aufweist: eine Sendeeinrichtung (Puffertreiber 304, I/O-Takt-Puffer 305, Gegentaktsender 410) zum Erzeugen von weiteren Sammeüeitungs-Takt-Signalen (BlOCLOCK) für die Eingabe/ Ausgabe-Einrichtung synchron mit dem anderen digitalen Wort.

4. Datenverarbeitungsanlage nach einem der vorhergehenden Ansprüche, mit einer Eingabe/Ausgabe-Einrichtung zur Verbindung zwischen der Zentraleinheit und Peripheriegeräten, und mit einer Taktquelle, dadurch gekennzeichnet, daß eine den Parallel/Serien-Umsetzer enthaltende Verbindungseinrichtung zum Verbinden mit der Eingabe/Ausgabe-Einrichtung aufweist:

Empfangs- und Takt-Einrichtungen zum Empfangen von von der Taktquelle (104) abgeleiteten Impulsen und zum Erzeugen weiterer abgeleiteter Impulse;
einen ersten (206) und einen zweiten (215) mit der Eingabe/Ausgabe-Einrichtung verbundenen Eingabe/Ausgabe-Puffer;

innerhalb der Schieberegistervorrichtung eine erste (201,202) und eine zweite (210,211) Schieberegisteranordnung, die in Abhängigkeit von den weiteren

abgeleiteten Impulsen ein erstes bzw. zweites Byte des zwei Bytes aufweisenden digitalen Wortes seriell vom ersten bzw. zweiten Eingabe/Ausgabe-Puffer (206 bzw. 215) empfangen und bei diesen Eingabe/ Ausgabe-Puffern das erste bzw. zweite tiyte des anderen zwei Bytes aufweisenden digitalen Wortes seriell erzeugen: und

daß die erste und die zweite Vorrichtung zum parallelen Übertragen des Datenwortes von der

ίο ersten und der zweiten Schieberegisteranordnung bzw. des anderen digitalen Wortes zu der ersten und zweiten Schieberegisteranordnung ausgebildet sind.

5. Datenverarbeitungsanlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Parallel/Serien-Umsetzer eine Einrichtung zum Senden einer Folge von Taktimpulsen (I/O CLOCK) aufweist, wobei jede Marke und jeder Zwischenraum der Taktimpulse mindestens einem zugeordneten Bit des anderen digitalen Worts, das gleichzeitig mit den Taktimpulsen gesendet wird, entspricht und es synchronisiert

6. Datenverarbeitungsanlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Parallel/Serien-Umsetzer eine erste Setz-Einrichtung (203, 204, 212, 213, 208) zum vorherigen Setzen mindestens des ersten Bits des anderen digitalen Worts aufweist, um die Bedeutung des anderen digitalen Worts für die Eingabe/Ausgabe-Anordnung festzusetzen.

7. Datenverarbeitungsanlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Parallel/Serien-Umsetzer eine zweite Setz-Einrichtung (302) aufweist, die alle Stellen der Schieberegistervorrichtungen auf 1 setzt, und einen Detektor zum Bestimmen des Abschlusses eines seriellen Empfangs des digitalen Worts durch die Erkennung einer aus der Schieberegistervorrichtung herausgeschobenen 0.

8. Datenverarbeitungsanlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schieberegistervorrichtung vier 4-Bit-Schieberegister (201, 202, 210, 211) aufweist, wobei ein erstes Paar der Register (201, 202) derart ausgebildet ist, daß es das linke Byte eines Digitalworts mit 16 Bits empfängt und sendet, und wobei das zweite Paar (210,211) der Register derart ausgebildet ist, daß es das rechte Byte des Worts mit 16 Bit empfängt.

9. Datenverarbeitungsanlage nach Anspruch 8, dadurch gekennzeichnet, daß mindestens eines der Paare (201, 202: 210, 211) der Register eine Multiplexeinrichtung (205 bzw. 214) aufweist, um gerade Bits dem einen Register (202 bzw. 211) und ungerade Bits dem anderen Register (201 bzw. 210) des Paars zuzuordnen.