DE2840246A1 - Fernmeldevermittlungssystem - Google Patents

Description

DR.-ING. DIPL.-ING. M. SC. DIPI PHYS OR DIPI ΡΗΥΞ.

HÖGER - STELLRECHT - GRIESSBACH - HAECKER

PATENTANWÄLTE IN STUTTGART

A 43 015 b Anmelder: Wescom Switching, Inc.

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11 . September 1978 Oak Brook", 111., 60521

USA

Beschreibung : Fernmeldevermittlungssystem

Die Erfindung betrifft ein Fernmeldevermittlungssystem zum selektiven Herstellen von Verbindungen zwischen jeweils mindestens zwei von mehreren Zugriffsanschlüssen, mit einer mit einem gespeicherten Programm arbeitenden Steuerung und mit einem Schaltnetzwerk, welches zur Herstellung der Verbindungen durch die Steuerung steuerbar ist, wobei die an den Zugriffsanschlüssen eintreffenden Daten zyklisch abgetastet und die Proben in digitale Datenworte umgesetzt und über Eingangs-.Sammelleitungen dem Schaltnetzwerk zugeführt werden, aus dem die digitalen Datenworte über Ausgangssammelleitungen zur Verteilung der in ihnen enthaltenen Information auf die Zugriffsanschlüsse abgegeben werden, und wobei das Schaltnetzwerk mehrere Primärblöcke aufweist, von denen jeder der Herstellung von Verbindungen zu jeweils einer zugeordneten Gruppe von Zugriff sanschlüssen dient.

Bei Fernmeldevermittlungssystemen der betrachteten Art besteht der Endzweck darin, dass ein Schaltnetzwerk vorhanden ist, über welches zwei oder mehr Zugriffsanschlüsse miteinander verbunden werden können. Kreuzschienenschalter, Reedkontaktsystemeund dergleichen, welche tatsächlich eine durchgehende, metallisch leitende Verbindung schaffen, sind bekannt,

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Diese bekannten Vermittlungssysteme sind gut zu verstehen und besitzen Kreuzungspunkte, die hinsichtlich der Fehlersuche keine übermässigen Schwierigkeiten bieten. Im Gegensatz dazu befasst sich die Erfindung mit einem sogenannten "Allzeit"-Schaltnetzwerk, d.h. mit einem Schaltnetzwerk, in dem Proben der (Sprach)information empfangen, gespeichert, zeitlich verzögert und dann übertragen werden, derart, dass die Proben von einem Zeitfenster zu einem anderen Zeitfenster durchgeschaltet v/erden, um eine Verbindung zwischen Zugriffsanschlüssen zu schaffen, denen diese Zeitfenster zugeordnet sind. Derartige Schaltnetzwerke arbeiten nicht mit metallischen Kontakten, sondern verwenden stattdessen Halbleiterspeicher zum Speichern der Proben, welche sequentiell empfangen werden, und zum Ausspeichern der gespeicherten Daten unter Steuerung zusätzlicher Halbleiterspeicher (üblicherweise als Verbindungsspeicher bezeichnet), so dass letztlich die Signalproben für die Ein- und Ausgabe zwischen Zeitfenstern verschoben werden können, um auf diese Weise eine Verbindung zwischen den Anschlüssen zu schaffen, die den Zeitfenstern zugeordnet sind. Bei derartigen Vermittlungssystemen werden Signalproben aus einem ganzen Feld von Zugriffsanschlüssen auf der Eingangsseite des Systems in dem Schaltnetzwerk auf einer sehr kleinen Anzahl von Sammelleitungen konzentriert, während nach dem Durchschalten der Verbindungen ein Demultiplexvorgang erforderlich ist, um die einzelnen Daten v/ieder auf die einzelnen Zugriffsanschlüsse zu verteilen. Wegen der hohen Informationsdichte im Schaltnetzwerk besteht bei Systemen der betrachteten Art die Gefahr, dass ein Fehler im Schaltnetzwerk die gesamte Vermittlung mehr oder weniger vollständig blockiert.

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Um die Gefahr eines Zusammenbrechens des Vermittlungssystems aus den oben angegebenen Gründen auf ein Minimum zu reduzieren, sind bei vielen grossen zentralen Vermittlungssystemen Reserveschaltungen vorgesehen, derart, dass ein ausfallender Primärkreis sofort durch einen Reservekreis ersetzt wird. In diesen bekannten Systemen ist entweder das gesamte Schaltnetzwerk doppelt vorgesehen oder in einzelne Blöcke unterteilt, derart, dass jedem Block ein Reserveblock zugeordnet ist. Bei dieser zweiten Variante besitzt jeder Reserveblock die gleiche Identität wie sein zugehöriger Prinärblock. Dabei besteht insbesondere die Möglichkeit, dass der Reserveblock parallel zu dem Primärblock betrieben wird, derart, dass die Verbindungen in beiden Blöcken eingeschrieben werden. Es wurde auch bereits in Erwägung gezogen, zwischen einem Primärblock und einem zugeordneten Reserveblock einen zugeordneten DMA-Kanal vorzusehen, so dass beim Sperren des Primärblocks dessen Speicherinhalte in einem DMA-Schritt in den Reserveblock übertragen werden können.

Da eine vollständige Verdoppelung eines Schaltnetzwerks zu einem beträchtlichen zusätzlichen Aufwand an Schaltkreisen und damit zu beträchtlichen Zusatzkosten führt, hat es sich gezeigt, dass es bei vielen kleineren Vermittlungssystemen nicht möglich ist, Reserveschalteinrichtungen vorzusehen.

Ausgehend vom Stande der Technik und der vorstehend dargelegten Problematik liegt der Erfindung die Aufgabe zugrunde, ein Fernmeldevermittlungssystem, insbesondere ein Schaltnetzwerk für ein derartiges Fernmeldevermittlungssystem anzugeben,

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welches eine erhöhte Zuverlässigkeit besitzt, ohne dass eine vollständige Verdoppelung des Schaltnetzwerks erforderlich wäre.

Diese Aufgabe wird erfindungsgeraäss durch ein Fernmeldevermittlungssystem gelöst, welches dadurch gekennzeichnet ist, dass jeder Primärblock Einrichtungen aufweist, die ihm einen vorgegebenen Identitätscode zuordnen, dass Adressiereinrichtungen vorgesehen sind, welche in Abhängigkeit von Steuersignalen der Steuerung den Identitätscode für einen bestimmten Block des Schaltnetzwerks erzeugen, so dass dieser Block für das Einschreiben von Verbindungen zugänglich ist, dass das Schaltnetzwerk einen einzigen Reserveblock aufweist, dem ein programmierbarer Identitätscode zugeordnet ist, der wahlweise derart vorgebbar ist, dass er dem Identitätscode irgendeines der Primärblöcke entspricht, dass programmierbare Einrichtungen vorgesehen sind,mit deren Hilfe ein solcher Identitätscode für den Reserveblock erzeugbar ist, dass dieser Identitätscode dem Identitätscode eines fehlerhaften Netzwerkblockes entspricht, dass weitere programmierbare Einrichtungen vorgesehen sind, mit deren Hilfe der fehlerhafte Primärblock sperrbar und der Reserveblock freigebbar ist, derart, dass letzterer auf die an den fehlerhaften Primärblock gerichteten Signale anspricht, um die dem fehlerhaften Primärblock zugeordneten Zugriffsanschlüsse zu bedienen.

Der entscheidende Vorteil des erfindungsgemässen Systems besteht darin, dass trotz des Vorhandenseins mehrerer Primärblöcke nur ein einziger Reserveblock vorgesehen werden muss,

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dem jedoch durch Programmierung die Identität jedes der Primärblöcke übertragen werden kann, so dass er dessen Funktionen übernehmen kann.

In Ausgestaltung der Erfindung hat es sich als besonders vorteilhaft erwiesen, wenn die Primärblöcke und der Reserveblock so ausgebildet sind, dass der Austausch einer defekten Baugruppe dort bewirkt wird, wo bei der Multiplexer/Demultiplexer-Verarbeitung der Daten eine Reserveschaltung den grössten Einfluss auf die insgesamt erreichbare Zuverlässigkeit des Systems hat. Insbesondere wird in Ausgestaltung der Erfindung die Multiplexer/Demultiplexer-Verarbeitung der Daten in zwei Stufen ausgeführt, so dass das Schaltnetzwerk eine Stufe höheren Niveaus bzw. höherer Ordnung darstellt, in der durch den Reserveblock eine erhöhte Betriebssicherheit gewährleistet ist.

Weitere Einzelheiten und Vorteile der Erfindung werden nachstehend noch anhand von Zeichnungen näher erläutert und/oder sind Gegenstand von Unteransprüchen. Es zeigen:

Fig. 1 ein schematisiertes Blockdiagramm eines Fernmeldevermittlungssystems mit einem Schaltnetzwerk gemäss der Erfindung;

Fig. 2 ein Blockdiagramm der wesentlichen Elemente des Schaltnetzwerks des Systems gemäss Fig. 1;

Fig. 3 ein Blockdiagramm zur Verdeutlichung der Verbindungen zwischen dem Schaltnetzwerk, seiner Steuerung und zugeordneter Teile des Systems;

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Fig. 4a

bis 4c ein erweitertes Blockdiagramm der Serien/Parallel/ Serien-Umsetzer des Schaltnetzwerks eines erfindungsgemässen Systems;

Fig. 5 ein Blockdiagramm einer Schnittstellenschaltung hohen Niveaus für ein erfindungsgemässes System;

Fig. 6a

und 6b ein erweitertes Blockdiagramm einer Schnittstellenschaltungseinheit CPU A;

Fig. 7a

bis 7d ein erweitertes Blockschaltbild einer Schnittstellenschaltung CPU B und

.Fig. 7e eine tabellenartige Darstellung zur Verdeutlichung wesentlicher logischer Verknüpfungen.

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Ehe die Erfindung nachstehend anhand bevorzugter Ausführungsbeispiele näher erläutert wird, sei vorausgeschickt, dass die Erfindung keineswegs auf diese Ausführungsbeispiele beschränkt ist; vielmehr stehen dem Fachmann, ausgehend von den Ausführungsbeispielen, zahlreiche Möglichkeiten für Änderungen, äquivalente Lösungen und/oder Ergänzungen zu Gebote, ohne dass er dabei den Grundgedanken der Erfindung verlassen müsste.

Im einzelnen zeigt Fig. 1 der Zeichnung ein Blockdiagramm eines Telefon-Vermittlungssystems - nachstehend kurz "Vermittlung" genannt -, welches gemäss der Erfindung aufgebaut ist. Die Vermittlung ist geeignet, Verbindungen zwischen mehreren Teilnehmerleitungen 30,31 herzustellen, die durch Telefonapparate angedeutet sind sowie Verbindungen mit mehreren Fernleitungen 32. Die generelle Bezeichnung "Zugriffsanschluss" wird in der vorliegenden Anmeldung benutzt, um diejenigen Eingänge der Vermittlung zu bezeichnen, die für die genannten und andere Eingabeeinrichtungen zugänglich sind. Es sind Schaltungen vorgesehen, welche als Schnittstellenschaltungen für die Zugriffsanschlüsse der Vermittlung dienen und die als Anschlussleitungsschaltungen 33,34, als analoge Fernleitungsschaltungen 35 und als digitale Fernleitungsschaltungen 36 dargestellt sind. Da die Vermittlung als Vierdraht-Vermittlung aufgebaut ist, sind die Anschlussleitungsschaltungen 33 und 34 sowie die analogen Fernleitungsschaltungen 35, welche mit Zweidraht-Fernleitungen verbunden sind, mit Gabelschaltungen ausgerüstet, die es ermöglichen, die Signale auf den Zweidraht-Leitungen auf Vierdraht-Leitungen umzusetzen, damit sie von der Vermittlung verarbeitet werden können.

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Zusätzlich zu den Teilnehmerleitungs- und Pernleitungs-Ausrüstungen, die mit den Zugriffsanschlüssen verbunden sind, kann die Vermittlung auch mit anderen Einrichtungen zusammenwirken, die speziellen Zwecken dienen und von denen eine Schaltung 38 für externe Vorgänge dargestellt ist, der Signale von einer Quelle 39 zugeführt werden können, wobei diese Quelle beispielsweise Daten für die Ermöglichung eines Personenrufes, eines Coderufes, einer Konferenzschaltung oder dergleichen umfassen kann.

Beim Ausführungsbeispiel sind ferner Wählsignalempfänger und -register ¹IO vorgesehen sowie digitale Tongeneratoren 4l, welche der Erzeugung der in der Vermittlung erforderlichen, den Fortschritt eines Wählvorgangs anzeigenden Tonsignale dienen, wobei diese Einrichtungen 4O,4l ebenfalls als mit den Zugriffsanschlüssen der Vermittlung verbundene Einrichtungen dargestellt sind.

Wie oben angedeutet, ist die erfindungsgemässe Vermittlung als Vierdraht-Digitalzeitvermittlung ausgebildet, so dass eine Umsetzung der Analoginformation an den Zugriffsanschlüssen in eine digitale Form erforderlich ist. Zu diesem Zweck sind mehrere Codewandler vorgesehen, die insgesamt mit dem Bezugszeichen 45 bezeichnet sind. Beim bevorzugten Ausführungsbeispiel wird der Standard D2/D3-PCM-Code verwendet, wobei mit Wortlängen von 8 bit gearbeitet wird. Ausserdem wird mit einer Übertragungsgeschwindigkeit von 1,544 Mbit und mit einem Kompressionsverhältnis /U = 255 gearbeitet. Der Codewandlerblock 45 kann daher aus mehreren ziemlich konventionellen Tl-PCM-Codewandlern aufgebaut sein, von" denen jeder für die Signal-

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verarbeitung von 24 Kanälen geeignet ist. Vorteilhaft ist es ferner, die Vermittlung so zu modifizieren, dass pro Wort zwei zusätzliche bit vorgesehen sind, wobei das neunte bit der Signalgabe und das zehnte bit der Paritätsprüfung bzw. dem Parity-Check dient. Bei einer praktisch ausgeführten Vermittlung gemäss der Erfindung war eine maximale Kapazität von 3088 Kanälen vorgesehen, von denen 3072 aktive Kanäle und "verlorene" Kanäle für Steuerfunktionen waren. Fig. 1 zeigt eine derartige Vermittlung mit einer Sammelleitungs- bzw. Bus-Struktur 46, !welche 128 Sammelleitungen aufweist, über die jeweils 24 Kanäle digitaler Information zu einem Multiplexer 48 erster Ordnung bzw. einem Multiplexer einer unteren Ebene übertragbar sind. Dieser Multiplexer 48 spaltet die an den Zugriffsanschlüssen zugeführte Information weiter auf und fasst jeweils vier der 24-Kanalsammelleitungen 46 in einer 9.6-Kanal - Seriensammelleitungsstruktur 47 zusammen. Bei einer Vermittlung der betrachteten Kapazität sind 32 der 96-Kanalsammelleitungen vorgesehen, die zu einem Schaltnetzwerk 50 führen, wo die Verbindungen zwischen den einzelnen Zugriffsanschlüssen hergestellt werden.

Bei der praktischen Verwirklichung der Vermittlung sind die Eingangskreise, die Codewandler und die Multiplexer erster Ordnung nicht in getrennte Blöcke unterteilt, wie dies die Fig. 1 nahelegen könnte, sondern längs Funktionslinien miteinander gemischt, um die Verdrahtung zwischen den einzelnen Karten bei der Herstellung der 96-Kanal-Sammelleitungen auf ein Minimum zu reduzieren. Beispielsweise sind in dem Ausrüstungsrahmen, welcher die Anschlussleitungsschaltungen bedient,

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mehrere Register vorgesehen, von denen jedes vier Codewandler und die erforderlichen Anschlussleitungsschaltungen enthält, um die vier Codewandler zusammen mit einem Multiplexer erster Ordnung aufzunehmen, derart, dass jedes Register des Rahmens in der Lage ist, eine der 96-Kanal-Sammelleitungen zu "tragen". Die Sammelleitungen sind als Kabel ausgebildet, welche von den einzelnen Registern jeweils zu dem Ausrüstungsrahmen geführt werden, der die Schaltkreise des Schaltnetzwerks 52 aufnimmt. In einigen Fällen, beispielsweise bei den Fernleitungsschaltungen, kann der Fall eintreten, dass zwei Register benötigt werden, um 96 Informationskanäle zu schaffen. Auch in diesen Fällen wird jedoch die elektrische Ausrüstung so unterteilt, dass jede Einheit eine der Sammelleitungen "bedient", die als Eingangsleitungen für das Schaltnetzwerk 52 dienen. Bei einer derartigen Aufteilung der elektrischen Einrichtungen beeinflusst das Versagen einer Anschlussleitungsschaltung oder einer Fernleitungsschaltung jeweils nur die betreffende Teilnehmeranschlussleitung oder Sammelleitung. Weiterhin beeinflusst das Versagen eines Codeconverters lediglich 24 Kanäle und das Versagen eines Multiplexers erster Ordnung eine bestimmte Gruppe von 96 Kanälen und damit nur J>% der Gesamtkapazität der Vermittlung. Obwohl also das Versagen eines der vorstehend aufgeführten Schaltkreise bzw. -elemente durchaus störend ist, ist es andererseits doch wieder nicht so extrem schwerwiegend, dass die Funktion der Vermittlung insgesamt beeinträchtigt würde. Wenn jedoch ein Schaltelement hinter den seriellen 96-Kanal-Sammelleitungen versagt, dann hat dies aufgrund der ständig zunehmenden Dichte der auf das Schaltnetzwerk zufliessenden

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Daten eine zunehmend höhere Beeinträchtigung der Gesamtfunktion der Vermittlung zur Folge. Aus diesem Grund sind jenseits des 96-Kanal-Sammelleitungsniveaus Reserveeinrichtungen vorgesehen, die nachstehend näher erläutert werden.

Bevor auf die Reserveeinrichtungen näher eingegangen wird, soll zunächst noch einmal auf die zentrale Steuerung der Vermittlung eingegangen werden, die beim dargestellten Ausführungsbeispiel als Mikroprozessorsteuerung 51 aus mehreren verteilten Mikroprozessoren ausgebildet und detailliert in der DE-OS 27 ^7 4^2 beschrieben ist, die auf einer früheren Anmeldung der Anmelderin basiert. Wie Fig. 1 zeigt, ist die Mikroprozessorsteuerung 51 mit sämtlich vorstehend angesprochenen Schaltkreisen verbunden, um den Datenaustausch zwischen diesen Schaltkreisen zu steuern. Allgemein kann man sagen, dass die Mikroprozessorsteuerung hinsichtlich des jeweiligen Zustande sämtlicher Zugriffsanschlüsse der Vermittlung stets auf dem laufenden gehalten wird, Vermittlungswünsche feststellt und Zustandsänderungen bewirkt, wie z.B. die Steuerung der Herstellung von Verbindungen in dem Schaltnetzwerk 50.

Der Vollständigkeit halber sind in Fig. 1 zusätzlich noch Bedienungspulte 52 für Aufsichtspersonen dargestellt, welche mit der Mikroprozessorsteuerung 51 verbunden sind und dazu dienen, der Aufsicht eine Überwachung der über die Vermittlung laufenden Verbindungen die Herstellung neuer Verbindungen und dergleichen ermöglichen. Weiterhin ist ein Überwachungs- und Wartungsfeld 53 vorgesehen, welches die.Fehlersuche erleichtern soll und die Möglichkeit bietet, den Zustand bestimmter Ein-

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richtungen der Vermittlung anzuzeigen und von Hand eine Reorganisation des Vermittlungssystems vorzunehmen. Weiterhin ist ein Datenterminal 54 vorgesehen, welches der Eingabe von Informationen in die Steuerung 51 und dem Abruf von Informationen aus der Steuerung 51 dient. Eine Fernanschluss-Schnittstellenschaltung 55 bietet dieselbe Möglichkeit an einem von der Vermittlung entfernten Terminal. Schliesslich ist noch ein Speicher 56, insbesondere ein Plattenspeicher aus flexiblen Platten, vorgesehen, der das gesamte Programm für das Vermittlungssystem speichert und der im Störungsfall bei Verlust von Programminformationen dazu dienen kann, die erforderlichen Programme erneut in die Vermittlung einzuspeichern.

Fig. 2 der Zeichnung zeigt den prinzipiellen Aufbau des Schaltnetzwerks 50, welches aus vier Primärblöcken 60 bis 63 und einem Reserveblock 64 aufgebaut ist. Die Eingänge des Schaltnetzwerks 50 sowie dessen Ausgänge werden dabei im vorliegenden Fall als serielle 96-Kanal-Sammelleitungsstrukturen 47 angesehen, welche die Informationen von und zu den Teilnehmeranschlussleitungen, den Sammelleitungen und den übrigen Eingabeeinrichtungen übertragen. Bei dem betrachteten Ausführungsbeispiel dienen Serien/Parallel/Serien-Umsetzer Einrichtungen 66 als Ein- und Ausgänge des Schaltnetzwerks 50, an denen die Sammelleitungsstruktur 47 angeschlossen ist. Die Umsetzereinrichtungen 66 speisen Multiplexer 67 höherer bzw. zweiter Ordnung, welche die digitalen Informationen weiter in Richtung auf die Schaltelemente bündeln, während Informationsspeicher 68 unter Steuerung durch Verbindungsspeicher in diesen "Jederzeit"- Schaltern (all time switches) arbeiten.

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Bei dem betrachteten Ausführungsbeispiel ist jeder Block des Schaltnetzwerks in der Lage, 768 Informationskanäle zu verarbeiten. Damit diese Kapazität erreicht wird, sind die Serien/Parallel/Serien-Umsetzer jedes Blockes aus vier Karten aufgebaut, von denen jede Daten auf zweien der 96-Kanal-Sammelleitungen bearbeiten kann. Jedem Block sind somit acht der 96-Kanal-Sammelleitungen zugeordnet, so dass mit dem Informationsspeicher jeweils eine Sammelleitung verbunden ist, welche die Information von 768 Kanälen überträgt.

Was die Details anbelangt, so wird aus Fig. 2 deutlich, dass die ümsetzerkarte 66a des Blockes 0 in vier Abschnitte 0,1,2,3 auf der dem niedrigeren Niveau zugewandten Seite unterteilt ist, wobei dem Block 0 die 96-Kanal-Sammelleitungen Bl, B2 zugeordnet sind, während auf der dem höheren Niveau zugewandten Seite der Karte zwei Ausgangssammelleitungen 70 zum Multiplexer 67 zweiter Ordnung vorgesehen sind. Alle übrigen Karten sind für Block 0 in der gleichen Weise geschaltet, um die 96-Kanal-Sammelleitungen B3 bis ES zu bedienen. Im Block 1 wird der Abschnitt 1 der Umsetzerkarte verwendet, während im Block 2 der Abschnitt 2 und im Block 3 der Abschnitt 3 der Umsetzerkarte verwendet wird. Die Umsetzerkarten des Reserveblockes sind in allen vier Abschnitten mit ankommenden Sammelleitungen beschaltet; beispielsweise ist die Karte 66b so geschaltet, dass sie die Sammelleitungen Bl, B2, B9, BIO, BI7, BI8, B25 und B26 bedient. Durch diese Beschaltung der Umsetzerkarten ist es möglich, dass ein einziger Kartentyp in jedem der Primärblöcke arbeiten kann, wenn er an geeigneter Stelle in das Karten-

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register eingeschoben wird oder als Reserveblockumsetzer, wenn er in das Reserveblockregister eingesetzt wird.

Die Serien/Parallel/Serien-Umsetzer empfangen auf ihren zugeordneten Sammelleitungen serielle Informationen und wandeln sie in parallele Informationen um, wobei sie die umgesetzten Daten auf ihren Ausgangssammelleitungen, beispielsweise der AusgangsSammelleitung 70, halten, damit die Daten von dem Multiplexer 67 zu einem geeigneten Zeitpunkt bei der Abtastung der Umsetzer übernommen werden können. Bei entgegengesetzter Betriebsrichtung empfangen die Umsetzer 66 die Informationen in Form paralleler Daten von dem nunmehr als Demultiplexer arbeitenden Multiplexer zweiter Ordnung und wandeln die Daten in serielle Daten um, die über die Sammelleitungen Bl bis B32 über den nun ebenfalls als Demultiplexer arbeitenden Multiplexer erster Ordnung zu den Zugriffsanschlüssen aufgefächert werden. Dabei ist zu beachten, dass jede der Sammelleitungen Bl bis B32 in der Parxis durch ein Paar von Sammelleitungen gebildet wird, von denen jede nur dem Datentransport in einer Richtung dient. Zur Erhöhung der Übersichtlichkeit sind die Sammelleitungen in der Zeichnung jedoch jeweils durch eine einzige bidirektionale Sammelleitung gebildet. Der Multiplexer 67 zweiter Ordnung empfängt zyklisch parallele Informationen von den Umsetzern, um diese parallele Information den über die 768-Kanal-Sammelleitungen 72 angeschlossenen Informationsspeichern 68 zuzuführen. Die Information wird dabei in die Informationsspeicher während zugeordneter Zeitfenster eingeschrieben. Unter der Steuerung durch die Verbindungsspeicher werden die Informationsspeicher ausgelesen, um die gespeicherte

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Information über die 768-Kanal-Sammelleitungen zu dem Multiplexer 67 zweiter Ordnung zurückzuleiten, der nunmehr als Demultiplexer arbeitet und die ihm zugegangenen Informationen zu den Umsetzerkarten 66 überträgt, wo die Daten erneut in serieller Form umgesetzt werden, um nunmehr über den Multiplexer 48 erster Ordnung den D/A-Abschnitten der Codeumsetzer zugeführt zu werden, von wo sie auf die Teilnehmeranschlussleitungen, die Fernleitungen oder nach Bedarf auf die Speicherschaltungen aufgeteilt werden.

Fig. 3 zeigt ein Blockdiagramm, welches der weiteren Erläuterung der Verbindungen zwischen den einzelnen Elementen der Schaltung gemäss Fig. 2 dient und auch die Steuerung dieser Elemente erläutert. Im einzelnen zeigt Fig. 3 nur einen einzigen Serien/ Parallel/Serien-Umsetzer 66 sowie die zwei Multiplexer 48 erster Ordnung, die er bedient. Der Multiplexer 67 zweiter Ordnung, von dem nur eine Verbindung zu diesem einzigen Serien/Parallel/ Serien-Umsetzer 66 dargestellt ist, besitzt noch weitere Verbindungen (nicht dargestellt) zu den übrigen drei Umsetzerkarten dieses Blocks. Fig. 3 zeigt, dass der Multiplexer 67 zweiter Ordnung dem Informationsspeicher 68 Signale zur Speicherung zuführt, ebenso wie dies in Fig. 2 dargestellt ist. Im betrachteten Fall wird jedoch die Demultiplexerfunktion in einer Komparator- und Komparatorschnittstellenschaltung 74 durchgeführt. Von diesem Element macht man Gebrauch, wenn das Schaltnetzwerk für Konferenzen zwischen drei Teilnehmern ausgelegt ist und Datenproben aus zwei Speicherzellen des Informationsspeichers empfängt, die Informationen während des jeweiligen Zeitfensters vergleicht und die grössere der zwei Daten-

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proben überträgt. Abtastimpulse zu dem Serien/Parallel/Serien-Umsetzer 66 veranlassen die darin vorgesehenen Parallelregister während des richtigen Zeitfensters zum Empfang der Vergleichsergebnisse. Im Endeffekt bewirkt die Komparator- und Komparator-Schnittstellenschaltung Jk den Demultiplexvorgang, der komplementär zu dem Multiplexvorgang ist, der von dem Multiplexer 67 zweiter Ordnung durchgeführt wird.

Fig. 3 zeigt ausserdem die Steuerkreise eines Blockes des Schaltnetzwerkes j welche zwei Schnittstellenschaltungen 75>75' umfassen, die die Daten von der Mikroprozessorsteuerung 51 (Fig. 1) zur Verteilung an ausgewählte Blöcke des Schaltnetzwerkes empfangen. Die Mikroprozessorsteuerung sowie die Schnittstellenschaltungen höherer bzw. zweiter Ordnung sind in der bereits erwähnten DE-OS 27 ^7 4*12 ebenfalls ausführlich beschrieben. Gemäss dieser Offenlegungsschrift erfolgt die Steuerung des Schaltnetzwerkes durch den Zustandsmikroprozessor der Steuerung aus verteilten Mikroprozessoren. Weiterhin ist gemäss den Lehren dieser Druckschrift jeweils nur eine der Schnittstellenschaltungen zweiter Ordnung aktiviert, während die zweite Schnittstellenschaltung vollständig als Reserveschaltung dient j so dass ein Versagen der aktiven Schnittstellenschaltung automatisch eine Aktivierung der Reserveschnittstellenschaltung bewirkt. Zu diesem Zweck sind die eingangsseitigen und ausgangsseitigen Sammelleitungsstrukturen der Schnittstellenschaltungen parallelgeschaltet. Der Zustandsmikroprozessor steht über eine der Schnittstellenschaltungen 75 oder 75' mit den Schnittstellenkarten des Schaltnetzwerks

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in Verbindung, die als CPU A-Schnittstellenschaltung 76 und als CPU B-Schnittstellenschaltung 77 bezeichnet sind. Die CPU A-Schnittstellenschaltung 76 dient der Wartung und der Rufverarbeitung und bewirkt eine teilweise Decodierung der über die Schnittstellenschaltungen.75^75' zweiter Ordnung zugeführten Adressendaten. Die CPU B-Schnittstellenschaltung empfängt Datenworte von der Mikroprozessorsteuerung, um Verbindungen in die Schaltnetzwerkspeicher "einzuschreiben". Im einzelnen werden Daten empfangen^ welche die Adresse eines vorgegebenen Speicherplatzes angeben, an dem Daten eingeschrieben werden sollen. Ausserdem werden Daten empfangen, welche die Daten darstellen, die tatsächlich an dem aufgerufenen Speicherplatz eingeschrieben werden sollen. Die CPU B-Schnittstellenschaltung 77 verfügt folglich über Schaltkreisverbindungen zu dem Verbindungsspeicher 79, über welchen sowohl Adressendaten als auch zu speichernde Daten übertragen werden können. Es können also Verbindungen in den Verbindungsspeicher eingeschrieben werden, welche mit Hilfe des Informationsspeichers 68 eine Verschiebung der empfangenen Information zwischen den den angeschlossenen Kanälen zugeordneten Zeitfenstern ermöglichen.

Die Schnittstellenschaltungen zweiter Ordnung können als Bestandteil der Mikroprozessorsteuerung angesehen werden und bilden in der Praxis den Teil der Sammelleitungsstruktur, der an der Schnittstelle zwischen der Steuerung und dem Schaltnetzwerk liegt. Die jeweils aktivierte Schnittstellenschaltung 75 bzw. 75' bedient also sämtliche Blöcke des Schaltnetzwerks.

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Im Gegensatz dazu sind die CPU-Schnittstellenschaltungen 76 und 77 ein Bestandteil des Schaltnetzwerkblockes. Dementsprechend sind bei voll ausgebauter Vermittlung fünf Paare von CPU-Schnittstellenschaltungen 76,77 vorgesehen, nämlich jeweils ein Paar für jeden Primärblock und ein Paar für den Reserveblock. Die Schnittstellenschaltungen 75,75' zweiter Ordnung sind mit allen fünf Paaren von CPU-Schnittstellenschaltungen 76,77 verbunden. Wie weiter unten noch beschrieben wird, besitzt jedoch jedes Paar von CPU-Schnittstellenschaltungen 76, 77 eine bestimmte Adresse, welche decodiert werden kann, so dass jeweils nur einer der Blöcke des Schaltnetzwerks auf einen Befehl von der Mikroprozessorsteuerung reagieren kann, so dass letztere jeden einzelnen Block adressenmässig selektiv aufrufen kann. Bei der Verwirklichung einer erfindungsgemässen Vermittlung mit einem Reserveblock spricht dieser, wenn er aktiviert ist, auf eine der Primärblockadressen an, so dass die Steuerung zumindest bei der Betriebsart "Rufverarbeitung" lediglich die Primärblöcke adressenmässig ansteuern muss. Wenn also der Reserveblock aktiviert ist, dann spricht er anstelle desjenigen Primärblocks an, den er ersetzt, ohne dass hinsichtlich des RufVerarbeitungsprogramms berücksichtigt wird, dass dies der Fall ist. Das Programm für die Rufverarbeitung wird hierdurch vereinfacht, da der Ersatz eines ausgefallenen Primärblocks durch den Reserveblock keine Programmänderung erzwingt und da insbesondere auch kein spezielles Programm für den Fall vorgesehen werden muss, dass ein Primärblock durch den Reserveblock ersetzt wird. Wenn der Reserveblock aktiviert ist und wenn der ausgefallene Primärblock abgeschaltet ist,

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dann geht die Rufverarbeitung genauso weiter, wie wenn der Primärblock noch eingeschaltet wäre, obwohl nunmehr der Reserveblock die Funktionen erfüllt, die an sich dem ausgefallenen Primärblock übertragen waren.

Unter Berücksichtigung der vorstehend beschriebenen Funktion soll nunmehr die spezielle Ausgestaltung der Schaltungen des Schaltnetzwerks näher betrachtet werden, und zwar anhand eines bevorzugten Ausführungsbeispiels eines solchen Schaltnetzwerkes gemäss der Erfindung. Im Verlauf der Beschreibung dieses Schaltnetzwerkes wird deutlich werden, dass jede Schaltkreiskarte bzw. jeder Schaltkreis universell einsetzbar ist, derart, dass jede bzw. jeder als Primärkreis oder Reservekreis dienen kann. Ausserdem wird deutlich werden, wie die universell einsetzbaren Karten in einem bestimmten System selektiv ganz speziellen Funktionen zugeordnet werden.

Im einzelnen zeigen die Fig. 4a bis 4c die Umsetzereinrichtungen, die gemäss Fig. 3 zwischen den Multiplexern erster und zweiter Ordnung angeordnet sind. Wie erwähnt, dienen die Umsetzer dazu, eine Serien/Parallel-Umsetzung der ihnen von dem Multiplexer erster Ordnung zugeführten Daten durchzuführen und diese Information auf Ausgangsleitungen zur Übernahme durch den Multiplexer zweiter Ordnung bereit zu halten. In entgegengesetzter Richtung führen die Umsetzer eine Parallel/Serien-Umsetzung durch und wandeln parallel vom Komparator empfangene Daten in serielle Daten um, die von dem Multiplexer erster Ordnung übernommen werden können. Da jedes Datenwort in dem seriellen bit-Strom acht bit enthält und da acht Umsetzer einen einzigen

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Multiplexer zweiter Ordnung speisen, sind die bit-Geschwindigkeiten für die Multiplexer erster und zweiter Ordnung gleich, obwohl der Multiplexer zweiter Ordnung die achtfache Datenmenge bearbeitet. Speziell liegt die bit-Geschwindigkeit für die Multiplexer erster und zweiter Ordnung bei etwa 6,176 MHz, so dass in einem Zeitintervall von 162 ns jeweils ein Datenbit und in einem Zeitintervall von etwa 1300 ns ein Wort mit acht bit übertragen werden kann.

Fig. 4a zeigt den Serien/Parallel-Teil des Umsetzers, v/elcher einen Satz von vier 3-Zustandstreibern 100 bis 103 aufweist, die Bestandteil des den Multiplexer erster Ordnung zugewandten Teils der Schaltung sind, welcher gemäss Fig. 2 in die Abschnitte O bis 3 unterteilt ist. Die EingangsSammelleitungen,

(Gestellen)

d.h. die Kabel, welche von den Rahmen' für die Teilnehmerleitungen, die Fernleitungen und die übrigen Eingabeeinrichtungen ausgehen, sind mit den Treibereingängen verbunden, und zwar speziell mit derjenigen der vier Gruppen, welche mit dem im Einzelfall interessierenden Block des Netzwerkes verbunden ist. Die Verbindungen werden an einer Verbindungseinheit in der rückwärtigen Ebene des Rahmens hergestellt, derart, dass beim Einsetzen einer Karte in die Verbindungseinheit der jeweils ausgewählte Treiber die Signale erhält. Die Kabel, welche die seriellen 96-Kanal-Sammelleitungen bilden, würden also so mit den Verbindungseinheiten verdrahtet, dass die Signale im Block O den Treibern 100, im Block 1 den Treibern 101, im Block 2 den Treibern 102 und im Block 3 den Treibern 103 zugeführt würden. Wie im Zusammenhang mit der Beschreibung der Fig. 2 erwähnt, sind die Verbindungseinheiten der Karten des Reserve-

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blockes des Schaltnetzvzerks so verdrahtet, dass ihnen Eingangssignale von sämtlichen Treibern 100 bis 103 zugeführt werden können.

Um sicher zu stellen, dass von den Blöcken von Treibern in jedem Moment jeweils nur einer aktiviert ist, sind Einrichtungen vorgesehen, mit deren Hilfe die Blöcke selektiv aktivierbar sind. Diese Einrichtungen sind in der Zeichnung als Aktivierungseinrichtungen 105 bezeichnet. Die Aktivierungseinrichtungen sind beim Ausführungsbeispiel als ein 1-aus-4-Decoder ausgebildet, welcher vier Ausgänge aufweist, von denen jeweils einer in Abhängigkeit vom Zustand der Eingangssignale auf einen "niedrigen" Pegel gesteuert wird. Die Eingangssignale sind als NBIDOFF⁺ und NBIDiFF⁺ bezeichnet. Dabei bezeichnet diese Kennung den Netzwerkblock (0 oder 1 Flip-Flop), während .der Stern anzeigt, dass der "niedrige" Pegel bzw. logische Zustand "wahr" sein soll. Diese Eingangs signale v/erden hinsichtlich der Primärblöcke fest verdrahtet und sind bezüglich des Reserveblockes programmierbar, damit einer der vier Blöcke von Treibern ausgewählt und aktiviert werden kann, wodurch dem betreffenden Umsetzer teilweise eine Identität zugeordnet wird. Wenn beispielsweise die beiden ID-bits "hoch" sind, dann wird der Ausgang 106 "niedrig" gesteuert, und dieses Signal wird dem Inverter 107 zugeführt, dessen Ausgangssignal daraufhin nach "hoch" geht, um die vier 3-Zustands-Treiber 110 bis zu setzen, die Code (nicht invertiert) für die Primärkanäle lauten wie folgt:

Block	ID1	IDO
0	0	0
1	0	1
2	1	0
3	1	1

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Erinnert man sich, dass jede Karte für die Bedienung von zwei 96-Kanal-Sammelleitungen befähigt ist, dann wird deutlich, dass die Leitungen 115 und 116 des Blockes 100 Eingangsöffnungen für diese Sammelleitungen bilden. Bei einer praktischen Ausführungsform der Vermittlung sind zusätzlich zu den acht Datenbits pro Kanal jeweils noch ein Signalisierbit und ein Paritybit vorgesehen. Die beiden letztgenannten bits werden auf einer getrennten Sammelleitung übertragen, und zwar beim Ausführungsbeispiel auf der Sammelleitung 117, welche die Signa .lisier- und Paritybits für die Daten auf der Sammelleitung 115 überträgt, während die Sammelleitung 118 die Signalisier- und Paritybits für die Daten auf der Sammelleitung überträgt. Jeder der Treiberblöcke ist ähnlich ausgebildet. Die Sammelleitung 115 empfängt beispielsweise von dem Multiplexer erster Ordnung PCM-Daten für die Gruppe X LMlC M⁺G(X). •Die Sammelleitung 116 überträgt entsprechende Daten für die Gruppe X+1, während die Sammelleitungen 117 und 118 die Signale LMSIG⁺G(X) und (X+1) empfangen.

Die von den Treibern 110,111 und die von den entsprechenden Treibern der anderen Treiberblöcke durchgelassenen PCM-Daten werden an den Eingang eines zugeordneten 8-bit-Schieberegisters 120 bzw. 121 angelegt, in die sie unter Steuerung durch einen 16.2 ns-Takt L 162 I der einlaufenden Daten, der über einen Inverter 122 an die Schieberegister 120,121 angelegt wird, eingeschoben werden. Wenn ein vollständiges 8-bit-Wort in die Schieberegister 120,121 eingeschoben ist, dann steht dieses Wort parallel an den Ausgangsleitungen des betreffenden Registers an, und die nun in paralleler Form vorliegenden Daten

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werden unter Steuerung durch einen über einen Inverter 123 zugeführten 1300 ns-Takt L 1300 I⁺ der einlaufenden Daten in Speicherschaltungen 124 und 125 eingegeben. Die Speicherschaltungen 124 und 125 empfangen die parallelen Daten unter Steuerung durch die genannte Taktfolge und halten sie an ihren Ausgangsleitungen 126 und 127 bereit, damit sie von dem Multiplexer zweiter Ordnung übernommen v/erden können.

Was nun die Signalisier- und Paritybits anbelangt, so wird jedes dieser bits während jedes 1300 ns-Intervalls zweimal übertragen, derart, dass die Übertragung dieser Daten mit einem 324 ns-Takt erfolgt. Die Ausgangssignale der Treiber 112 und 113 werden Schieberegistern 130 bzw. 131 zugeführt, und in diesen Registern mit einem 3 24 ns-Takt L324I⁺ vorangeschoben, welcher den Registern über einen der Pufferung dienenden Inverter 132 zugeführt wird. Die genannten Daten stehen dementsprechend an den Ausgangsleitungen der Register zur Verfügung und werden zur gleichen Zeit und mit dem gleichen Takt in eine Pufferspeicherschaltung 134 übernommen, wie die Daten der Speicherschaltungen 124 und 125. Während jedes 1300 ns-Intervalls wird also ein Datenwort von jeder der seriell betriebenen Sammelleitungen in die Schieberegister 120,121 eingetaktet, während die Signalisier- und Paritybits in die Schieberegister 130 und 131 eingetaktet werden. Am Ende eines solchen 1300 ns-Intervalls v/erden die Speicherschaltungen 124, 125 und 134 taktmässig angesteuert, um die Daten in paralleler Form zu übernehmen und sie zur Übernahme durch den Multiplexer zweiter Ordnung in einem vorgegebenen Zeitpunkt bereit zu halten.

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Der Multiplexer zweiter Ordnung empfängt seinerseits die Daten von den Speicherschaltungen 124, 125 und 134 sowie von den entsprechenden Speicherschaltungen der drei übrigen Karten in zeitlich gestaffelter Reihenfolge, so dass sich ein kontinuierlicher Strom von bit-parallelen 10-bit-Worten von jedem der Kanäle ergibt, wobei für jedes Wort ein Zeitfenster von 162 ns zur Verfügung steht. Während des Ablaufs dieser Vorgänge übernehmen die Schieberegister 120,121, 130 und 131 bereits das nächste Wort, so dass die beschriebenen Vorgänge sich zyklisch wiederholen, während die Information von der niedrigeren Ebene bzw. dem Multiplexer erster Ordnung in Richtung auf die Schaltkreise des Schaltnetzwerks übertragen wird.

Ehe nachstehend auf den Parallel/Serien-Teil der Schaltung eingegangen wird, sollen zunächst die Schaltungseinrichtungen beschrieben werden, an denen die Kabelenden, die beim Ausführungsbeispiel die seriell arbeitenden 96-Kanal-Sammelleitungen bilden. In diesem Zusammenhang wird daran erinnert, dass über jedes dieser Kabel ein serieller bit-Strom läuft, der aus Impulsen mit einer Dauer von nur etwa 162 ns besteht, wobei zu beachten ist, dass die typische Länge der Kabel bei etwa 10 Meter liegt. Aus diesen Daten wird deutlich, dass es wichtig ist, für einen brauchbaren Abschluss der Kabel zu sorgen. Weiterhin ist es im Hinblick auf die Tatsache, dass für alle Einrichtungen, die jenseits der 9 6-Kanal-Sammelleitungen liegen, auf diesem höheren Niveau Ersatzeinrichtungen vorhanden sind, so dass jedes Kabel an zwei Stellen enden muss, was die Abschluss- bzw. Anschlussprobleme noch komplizierter macht.

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Erfindungsgemäss werden verschiedene Schritte unternommen, um zu gewährleisten, dass die von den Ursprungsrahmen ausgehenden Daten zuverlässig von dem Schaltnetzwerk empfangen werden. Zunächst werden die Abschlussimpedanzen für die ankommenden Kabel zwischen den Primärblöcken und dem Reserveblock derart aufgeteilt, dass sich für das Kabel eine geeignete Abschlussimpedanz ergibt, wenn die Schaltkreise beider Blöcke angeschlossen sind, während sich beim Abschalten eines Blockes eine noch tolerierbare Fehlanpassung hinsichtlich der Abschlussimpedanz ergibt. Zur Erreichung dieses Ziels besitzt jede der Eingangsleitungen 115 bis 118 ebenso wie die entsprechenden Eingangsleitungen der Treiberblöcke 101 bis jeweils eine mit Bezugspotential verbundene Abschlussimpedanz, deren Wert doppelt so hoch ist wie die typische Impedanz des Kabels. Wenn beispielsweise ein 100 Ohm-Kabel als serielle Eingangssammelleitung eingesetzt wird, dann wird für die Abschlussimpedanzen 140 bis 143 der Widerstandsgruppe 144 jeweils ein Wert von 200 Ohm gevrählt. Wenn nun sowohl der Primärblock als auch der Reserveblock angeschlossen ist, dann sind jeweils zwei dieser Abschlusswiderstände parallelgeschaltet, so dass sich insgesamt ein Abschlusswiderstand von 100 Ohm ergibt, welcher an die charakteristische Impedanz des Kabels angepasst ist. Wenn jedoch einer der Blöcke abgetrennt wird, beispielsweise zum Zwecke der Wartung, dann ergibt sich ein Abschlusswiderstand von 200 Ohm, wobei trotz der Fehlanpassung von 2:1 zumindest für ein kurzes Zeitintervall immer noch ein tolerierbarer Abschluss des Kabels erreicht wird.

Ein zweiter Aspekt bezüglich der richtigen Impedanzanpassung

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ergibt sich aus Fig. 2, wo schematisch dargestellt ist, dass die ankommenden Kabel sowohl mit den Primärblöcken als auch mit dem Reserveblock verbunden sind. Greift man beispielsweise das Kabel 145 der Sammelleitung B1 heraus, so erkennt man, dass dieses Kabel in dem Ausrüstungsrahmen in der Nähe des Primärblockes 0 endet, v/o eine Verzweigung 146 vorgesehen ist, von der ein erstes Kabel 147 zu dem Primärblock läuft, während ein zweites Kabel 148 zu dem Reserveblock läuft. Das Kabel 147 wird nun, wie dies durch die Unterbrechungslinien 147a angedeutet ist, so zu einer Schleife geschlungen, dass die Länge zwischen der Verzv/eigung 146 und den Verbindungseinrichtungen in der rückwärtigen Ebene gleich der entsprechenden Länge des Kabels 148 ist. Auf diese Weise werden Reflexionen, welche sich andernfalls aufgrund unterschiedlicher Kabellängen ergeben würden, auf ein Minimum reduziert.

Selbst wenn man die vorstehend erläuterten Vorkehrungen trifft, zeigt es sich, dass die empfangsseitig an den Treibern eintreffenden Daten jeweils nur für etwa 50% jedes Datenübertragungsintervalls "gültig" sind, d.h. für etwa 80 ns jedes der 162 ns-Intervalle. Während der Anfangsphase jedes Impulses treten nämlich Klirrgeräusche, Reflexionen und dergleichen auf, die schliesslich ausklingen, bis etwa gegen Ende des Intervalls, wenn erneut ein Schaltvorgang auftritt, zusätzliche Geräusche verursacht werden. Zusätzliche Probleme ergeben sich aufgrund der ungleichen Ausbreitungsverzögerungen in den einzelnen Schaltkreiselementen, welche dazu führen können, dass die Daten am Anfang und am Ende jedes Impulses unzuverlässig sind. Es hat sich jedoch gezeigt, dass die Daten unter allen Bedingungen etwa zwischen dem 3 5%-Punkt und dem

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85%-Punkt des Impulses stabil sind. Um diese Tatsache mit Vorteil zu nutzen, sind die Taktimpulsfolgen L162I+ und L324I in ihrer Phasenlage verzögert, so dass sie etwa am 50%-Punkt, d.h. in der Mitte jedes 162 ns-Intervalls auftreten. Selbst wenn also ein beträchtliches Rauschen auftritt, werden die von den Schaltungen der niedrigeren Ebene erzeugten Daten von dem Schaltnetzwerk zuverlässig empfangen.

In Fig. 4b der Zeichnung ist der Parallel/Serien-Teil der Umsetzerschaltung dargestellt, wo die bit-parallel durch das Schaltnetzwerk hindurchgeschalteten Daten in serielle Daten umgesetzt werden, damit sie zu dem Multiplexer erster Ordnung und schliesslich zur Verteilung an die Anschlussleitungsschaltungen, die Fernleitungsschaltungen und die Schaltungen der weiteren Eingabeeinrichtungen übertragen v/erden können. Wie oben bereits angedeutet, werden die parallelen 8-bit-Daten BO bis B7 sowie die Signalisier- und Paritybits B8 und B9 aus dem Informationsspeicher ausgelesen und durch den Komparator übertragen, so dass sie in Form der Daten CMPBO⁺ bis CMPB9⁺ am Eingang des Parallel/Serien-Umsetzers erscheinen. Widerstandsgruppen 150 bis 152 sorgen wieder für die Impedanzanpassung. Die Datenbits CMPBO⁺ bis CMPB7⁺ werden einem Paar von 8-bit-Speicherschaltungen 153,154 zugeführt, wobei eine der Speicherschaltungen sämtlichen 9 6-Kanal-Sammelleitungen zugeordnet ist, die von dem betreffenden Umsetzer bedient werden. Wenn auf den Leitungen Daten für die zugeordnete Sammelleitung erscheinen, die beispielsweise von der Speicherschaltung 153 bedient wird, dann werden diese Daten in die genannte Speicherschaltung mit Hilfe einer Taktfolge LPSSTR⁺(

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die der Speicherschaltung 153 über einen Inverter 156 zugeführt wird welche auf der niedrigeren Ebene der Parallel/ Serien-Umsetzung dient, in die Speicherschaltung eingelesen. Gleichzeitig werden die Daten CiiPB8⁺ und CMPB9⁺ in die Speicherschaltung 159 eingetaktet. In der gleichen Weise werden mit Hilfe einer Taktimpulsfolge LPSSTR⁺(X+1), die über einen Inverter 157 den Takteingängen eines Paares von Speicherschaltungen 154,160 zugeführt wird, zu einem geeigneten Zeitpunkt des Programmablaufs die Daten in diese Speicherschaltungen 154,160 eingespeichert. Insgesamt werden etwa 1300 ns benötigt, um die zwei vorstehend angesprochenen Paare von Speicherschaltungen zu "laden". Sechs entsprechende Paare von Speicherschaltungen sind für die übrigen sechs Sammelleitungen vorgesehen, die von jeweils einem Block des Schaltnetzwerks bedient werden. Die anderen Blöcke des Netzwerks führen zur -gleichen Zeit die gleichen Operationen aus. Am Ende der 1300 ns kann der beschriebene Zyklus neu beginnen.

Ehe dies geschieht, werden die Daten aus den Speicherschaltungen in einen Satz von Registern für die Serienumsetzung übertragen. Die der Speicherschaltung 153 zugeordneten Register sind dabei zwei 4-bit-Register 161,162, wobei der Q-Ausgang des Registers 161 mit den J- und K Eingängen des Registers 162 verbunden ist. Die der Speicherschaltung 154 zugeordneten Register 163 und 164 sind in ähnlicher Weise verschaltet. Ein Register 165 ist der Speicherschaltung 159 zur Übernahme der Signalisier- und Paritybits für den ersten Kanal zugeordnet, während das Register 166 für den zweiten Kanal dem gleichen Zweck dient. Da aus den Registern 165 und 166 jeweils nur zwei bits ausge-

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geben werden und jedes bit zweimal gesendet wird, sind die Eingänge A und B ebenso wie die Eingänge C und D parallelgeschaltet. Die Daten von den einzelnen Speicherschaltungen werden also in zugeordnete Register übertragen. Das gleiche geschieht mit den Daten auf den anderen Umsetzerkarten des Blockes, und zwar unter Steuerung durch Impulse LLDO, welche von einem Inverter 168 geformt werden und der Datenausgabe zu dem niedrigeren Niveau zugeordnet sind. Die Daten werden dann in getakteter Weise aus den Registern ausgespeichert, und zwar, was die bits O bis 7 anbelangt, in einem 162 ns-Takt unter Steuerung durch eine Impulsfolge L162O⁺, welche von dem Inverter 169 geformt wird. In entsprechender Weise werden die Signalisier- und Paritybits getaktet ausgegeben, und zwar unter Steuerung durch eine Impulsfolge L324O⁺, welche von einem Inverter 170 gepuffert wird und deren Impulse in einem Abstand von jeweils 324 ns auftreten. Was die Register 161, 162 anbelangt, so erscheinen die seriellen Ausgangsdaten auf der Ausgangsleitung 172, welche parallel mit vier 3-Zustandstreibern in den entsprechenden Treiberblöcken 10Oa bis 103a (Fig. 4c) verbunden ist. Diese Blöcke sind den Eingangsblöcken 100 bis 103 zugeordnet, die in Verbindung mit der Serien/ Parallel-Umsetzung erläutert wurden und bilden den Ausgangsteil des Serien/Parallel/Serien-Umsetzers in Richtung auf das niedrigere Niveau. Die seriellen Daten des ersten 8-bit-Wortes werden einem Treiber 174 in dem Block 100a und den entsprechenden Treibern in den drei anderen Blöcken zugeführt. Die seriellen Daten von den Registern 163,164 werden einem Treiber 175 zugeführt und den entsprechenden Treibern in den anderen Blöcken. Die Treiber 176 und 177 und die entsprechenden Treiber in den drei übrigen Blöcken empfangen das 324 ns-

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Taktsignal und die Parityinformation von den Registern 165 bzw. 166. Die Kennungen in der Zeichnung deuten die Identität der Daten, an welche die einzelnen Treiber passieren. Beispielsweise werden über den Treiber 174 die aus der Parallelel-Form in die serielle Form umgesetzten PCM-Daten für die Gruppe X PSPCM⁺G(X) übertragen. Über den entsprechenden Treiber der Gruppe 102a, d.h. über den Treiber für den Block 2, werden die Daten PSPCM⁺G(X+16) übertragen, d.h. die entsprechende Datengruppe jedoch für den Block 2 des Schaltnetzwerks.

Welche der Treiber aktiviert sind, um Signale passieren zu lassen, wird in Abhängigkeit von der Identität des jeweiligen Blockes des Netzwerks sowie in Abhängigkeit vom Zustand des NBDIS-Signals gesteuert. Lässt man das zuletzt genannte Signal zunächst ausser acht, dann ist die Identität, wie im Fall des Decoders 105, entweder fest vorgegeben oder programmierbar, und zwar in Abhängigkeit davon, ob die jeweilige Karte als Primärkarte oder als Reservekarte dient. Dementsprechend ist ein Decoder 180 vorgesehen, welcher die Identitätscode NBIDOFF⁺ und NBID1FF als Eingangssignale empfängt und ein 1-aus-4-Ausgangssignal liefert, mit dem einer der vier Blöcke 100a bis 103a adressiert wird. Wie in Verbindung mit dem Decoder 105 beschrieben, wird dann, wenn die Schaltung als Block 0 arbeiten soll, die invertierte 0-0 an die Eingänge angelegt - beide ID-bits sind also "hoch", was zur Folge hat, dass das Signal am Ausgang 181 "niedrig" wird, welches, wenn es über die Puffer 182,183 übertragen wird, die 3-Zustandstreiber 174, 177 setzt bzw. freigibt. Alle anderen 3-Zustandstreiber dieser Schaltungskarte werden jedoch gesperrt. Dementsprechend v/erden

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die vom Komparator in paralleler Form empfangenen Daten in die serielle Form umgesetzt und über die entsprechenden Treiber 174 bis 177 den Kabeln zugeführt, die von dem Block 0 bedient werden. Nachstehend soll nunmehr die Reaktion der Schaltung auf andere Identifikationscode erläutert werden.

Wenn die Schaltung so ausgebildet ist, dass jederzeit ein Reserveblock des Schaltnetzwerks eingeschaltet ist, dann sind Einrichtungen vorgesehen, mit deren Hilfe ständig einer der Blöcke des Netzwerks im gesperrten Zustand gehalten werden kann, so dass nur ein vollständiger Satz zu jedem Zeitpunkt aktiv sein kann. Zu diesem Zweck ist die Sperrfunktion MBDIS für einen Netzwerkblock vorgesehen, die einem Sperreingang 185 des Decoders 180 zugeführt wird. Wenn dieses Eingangssignal "hoch" ist, wird der Decoder 180 gesperrt, wobei seine sämtlichen Ausgänge "hoch" werden, wodurch verhindert wird, dass irgendeiner der Treiber in den Blöcken 100a bis 103a irgendwelche Signale durchlässt. Dabei ist zu beachten, dass eine entsprechende Funktion für den Decoder 105 nicht vorgesehen ist. Dementsprechend werden selbst dann, wenn ein Block gesperrt ist, die Signale von den Teilnehmeranschlussleitungen, den Fernleitungen und dergleichen über die seriellen Eingangstreiber 100 bis 103 durchgelassen, durch das Schaltnetzwerk durchgeschaltet und als bit-parallele Daten zurückgeliefert und durch die Register 161 usw. bearbeitet. Dabei können der Parity-Check und andere Funktionsprüfungen wie bei Normalbetrieb durchgeführt v/erden. Wenn der Block jedoch gesperrt ist, dann dient der Decoder 180 der Sperrung aller Ausgangstreiber, wodurch verhindert wird, dass der Block

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die Kabel beeinflusst, über welche Daten an die Schaltkreise niedrigeren Niveaus zur Verteilung auf die Teilnehmeranschlussleitungen, Fernleitungen usw. zugeführt werden. Das Schaltnetzwerk bleibt also zum Zwecke der Prüfung mit Prüfprogrammen aktiviert, während gleichzeitig jede Möglichkeit unterbunden wird, dass der zu prüfende Block des Netzwerks Signale über die Leitungen aussendet, mit denen er verbunden ist.

Wie Fig. 3 zeigt, werden die Steuersignale für das Schaltnetzwerk durch den Zustandsmikroprozessor erzeugt und von der jeweils aktiven der beiden Schnittstellenschaltungen 75,75' der höheren Ebene den Schnittstellenschaltungen des Schaltnetzwerks zugeführt. Da die Schnittstellenschaltungen 75,75' in der erwähnten früheren Anmeldung ins einzelne gehend beschrieben sind, soll hier nur eine kurze Beschreibung dieser 'Schaltungsteile erfolgen, während im übrigen auf die Offenbarung der genannten Offenlegungsschrift verwiesen wird.

Wie in der DE-OS 27 47 417 angegeben, ist die Steuerung vollkommen doppelt ausgebildet und enthält Reservemikroprozessoren und Reservesammelleitungen. Dies führt dazu, dass die Schnittstellenschaltung, wie dies das Blockdiagramm gemäss Fig. 5 zeigt, eine Anzahl von 2-aus-1-Multiplexern aufweist, die den Datenfluss von und zu dem jeweils aktiven der doppelt vorgesehenen Mikroprozessoren steuern. Ein erster 2-aus-1-Multiplexer 201 dient als Adressenselektor, dem als Eingangssignale die Adressenbits AO bis A15 sowie das Parityadressenbit AP des Originalmikroprozessors 0 sowie die entsprechenden bits des zugeordneten Reservemikroprozessors 1 zugeführt werden.

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Ein Datenauswahlmultiplexer 203 empfängt als Eingangssignale die Datenbits DO bis D7 sowie das Datenparitybit GP von Original- und Reservemikroprozessor O bzw. 1. Ein Steuerselektor 205 erhält von den Mikroprozessoren O und 1 Schreibund Lese-Steuersignale und empfängt ausserdem ein Rahmenfreigabesignal FE an einem Eingang 206, welches in der Schnittstellenschaltung in Abhängigkeit vom Empfang der charakteristischen Adresse derselben erzeugt wird. Signale, welche anzeigen, ob die Einheit 0 oder die Einheit 1 aktiv ist, werden einer Wählschaltung 207 zugeführt, welche daraufhin ein Steuersignal für die 2-aus-1-Multiplexer und für die übrigen in dem Blockdiagramm dargestellten Schaltkreise erzeugt. Das Steuersignal dient dazu, eine der zwei Gruppen von Eingangssignalen in Abhängigkeit davon auszuwählen, welche Mikroprozessoreinheit zum jeweiligen Zeitpunkt aktiviert ist.

Eine Prüfschaltung 213 für die Adressenparität und eine Prüfschaltung 215 für die Datenparität sind vorgesehen, um in jedem empfangenen Wort eine Prüfung auf das Vorliegen von Parityfehlern durchzuführen. Für den Fall, dass ein Parityfehler festgestellt wird, wird ein Adressenparityfehlersignal APE oder ein Datenparityfehlersignal DPE erzeugt, welches eine Speicherschaltung der Zustandswortspeicherschaltungen 230 setzt und ausserdem alle "Scheint in Ordnung"-Codierer 211 veranlasst, einen Impuls auf einer "Alles scheint in Ordnung"-Leitung ASW für die aktive Mikroprozessoreinheit zu erzeugen.

Die von dem aktivierten Mikroprozessor empfangenen Adressenbits

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werden in der Schnittstellenschaltung für das höhere Niveau teilweise decodiert und teilweise zu den Schaltungen niedrigeren Niveaus durchgelassen, um dort decodiert zu werden- Die bits höherer Wertigkeit A8 bis A15 werden dem Adressendecoder 225 der Schnittstellenschaltung zugeführt und dort decodiert, um das Rahmenfreigabesignal FE auf der Leitung 206 zu erzeugen. Die bits höherer Wertigkeit, d.h„ die Adressenbits A12 bis A15 müssen ein fest vorgegebenes bit-Muster aufweisen, welches für die Adressierung der Schnittstellenschaltungen höherer Ordnung reserviert ist, während die Adressenbits A8 bis A11 den in der rückwärtigen Ebene verdrahteten bits für eine bestimmte Schnittstellenkarte höherer Ordnung entsprechen müssen. Die Verdrahtung ist dabei in der Zeichnung mit dem Bezugszeichen ST8 bis ST11 angegeben. Wenn alle Bedingungen erfüllt sind, wird auf der Leitung das Rahmenfreigabesignal FE erzeugt und zu dem Steuerselektor 205 zurückgeleitet, xvelcher daraufhin die Steuersignale von der aktivierten Steuerung (CPU) passieren lässt. Die Adressenbits mittlerer Wertigkeit A5 bis A7 werden einem 1-aus-8-Decoder 227 für die Freigabe der Schnittstellenschaltungen niedrigerer Ordnung zugeführt, welcher seinerseits Registerfreigabesignale FLEO bis FLE7 erzeugt, durch welche die entsprechenden Blöcke der Einrichtungen auf niedrigerem Niveau betätigt werden. Ein 1-aus-8-Fehlerdetektor 229 ist vorgesehen, um zu gewährleisten, dass zu jedem Zeitpunkt jeweils nur ein Registerfreigabesignal vorhanden ist. Wenn mehr als ein Registerfreigabesignal vorhanden ist, wird ein 1-aus-8-Fehler_signal erzeugt und den Zustandswortspeicherschaltungen 230 zugeführt um dort die entsprechende Speicherschaltung zu setzen» Die bits AO bis

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A4 niedriger Wertigkeit v/erden den Schaltungen niedrigeren Niveaus zur Decodierung über zwei Inverter 226,228 zugeführt. Ausserdem sendet ein Paritygenerator 235 für die Adressen für die Schnittstellenschaltungen des niedrigeren Niveaus zusammen mit jedem Adressenwort für das niedrigere Niveau ein entsprechendes Paritybit. Die von dem Inverter 226 invertierten Adressenbits LAO bis 4 v/erden weiterhin einer Wartungszugriff-Decodierschaltung 231 zugeführt, wo sie decodiert werden, um ein Wartungszugriffsignal MAC zu erzeugen. Die genannten Adressenbits werden ausserdem einer Zustandswortschreibschaltung 232 zugeführt, welche das Einspeichern von Daten in die Zustandswortspeicherschaltungen während der Betriebsart "Wartungⁿ steuert. Zusammengefasst kann festgestellt werden, dass beim Auftreten einer geeigneten Adresse an der Schnittstellenschaltung höherer Ordnung hierdurch diese Schaltung aktiviert wird und dafür sorgt, dass 1-aus-8-Freigabesignale erzeugt werden, während sie fünf bit der Adressendaten und die Registerfreigabesignale zum Zwecke der Adressierung ausgewählter Schaltkreise zu den Schaltungen des niedrigeren Niveaus weiterleitet.

Nach der Betrachtung der Adressiervorgänge in der Schnittstellenschaltung höherer Ordnung sollen nunmehr die Schaltkreise näher betrachtet werden, die der Verarbeitung der Datenworte zugeordnet sind. Die Datenbits DO bis D7 von der jeweils aktivierten Einheit, welche von dem Datenauswahlmultiplexer 2Ο3 durchgelassen werden, werden einer Lese/Sehreib-Datentorschaltung 218 der Schnittstellenschaltung des niedrigeren Niveaus zugeführt. Die Steuersignale für diese Torschaltung

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erlauben eine Durchgabe dieser Datenbits, wenn hinsichtlich der Schnittstellenschaltung höheren Niveaus keine Wartung
vorliegt (Signal I-IAC) , wenn die Störungs-Speicherschaltung
nicht gesetzt ist (Signal TRBL) und wenn der Leseimpuls vorhanden ist. zu diesem Zeitpunkt passieren die Datenbits DO bis D7 und DP die Torschaltung 218 und erscheinen als Daten LDO bis LD7 und LDP an den Schaltungen niedrigerer Ordnung, und zwar in diesem Fall an der CPU B-Schnittstellenschaltung
(Fig. 3). Weiterhin ist für die Schnittstellenschaltung
niedrigen Niveaus eine Steuertorschaltung 219 vorgesehen,
über die das Lesesignal R, das Schreibsignal WR und das Signal HLA laufen, welches anzeigt, dass die Einrichtungen höheren Niveaus aktiviert sind, wobei die genannten Signale den Schaltungen niedrigen Niveaus von den Schnittstellenschaltungen
höheren Niveaus zugeführt v/erden. Wie weiter unten noch ins einzelne gehend beschrieben werden wird, werden diese Daten empfangen und in Abhängigkeit von dem Registerfreigabesignal

verarbeitet, wobei zusätzlich Adressen- und Steuerbits
niedrigen Niveaus ausgewertet werden.

Ein weiterer Datenfluss ergibt sich von den Schaltkreisen
niedrigen Niveaus, nämlich von den CPU A und B-Schnittstellenschaltungen zu der Steuerung 51 über die Schnittstellenschaltungen höheren Niveaus. Zu diesem Zweck werden von den Schaltkreisen niedrigen Niveaus empfangene Datenbits LDO bis LD7 einer 3-Zustandsdatensammelleitung 240 zur Rückführung
zu der jeweils aktivierten Mikroprozessoreinheit zugeführt. Die 3-Zustandsdatensammelleitung 240 wird durch eine Daten/ Zustandswort-Wählschaltung 243 freigegeben, und zwar dann,

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wenn ein Leseimpuls R vorliegt und die Vermittlung nicht in der Betriebsart "Wartung" MAC betrieben wird. Zu diesem Zeitpunkt passieren die Datenbits die 3-Zustandsdatensammelleitung 240 und bilden nunmehr Eingangsdaten DINO bis DIN7, welche einem Datentreiber 221 zugeführt werden. Der Datentreiber 221 wird eingangsseitig ausserdem mit einem Signal von einer DatentreiberSteuerschaltung 217 beaufschlagt, der die Signale zugeführt werden, welche anzeigen, ob die Mikroprozessoreinheit 0 oder die zugehörige Reserveeinheit 1 aktiviert ist. Dementsprechend werden geeignete Torschaltungen in dem Datentreiber 221 gesetzt, so dass die Datenbits den DO bis D7-Leitungen der aktivierten Mikroprozessoreinheit zugeführt werden können. Auf diese Weise stehen die Schaltkreise niedrigen Niveaus mit der Mikroprozessorsteuerung in Verbindung.

-Weitere Datenübertragungskanäle führen von den Schnittstellenschaltungen höheren Niveaus zu der Mikroprozessorsteuerung. In diesem Fall werden die Daten aus den Zustandswortspeicherschaltungen 230 der Mikroprozessorsteuerung zugeführt. Um dies zu erreichen, schaltet die Daten/Zustandswort-Wählschaltung 243 ihre Ausgangsleitung in den aktiven Zustand, wenn das Wartungsbetriebssignal MAC auftritt. Die 3-Zustandsdatensammelleitung 240 wird gesperrt und die Zustandsvrartwahlschaltung 222 freigegeben. Die Zustandswortwählschaltung wählt nunmehr in Abhängigkeit von dem Binärzustand des Adressenbits A2 eines von zwei Worten für die Rückübertragung zu der Mikroprozessorsteuerung 51 aus. Wenn der Schreibimpuls der aktivierten Mikroprozessoreinheit vorliegt, dann wird das in Abhängigkeit von dem Adressenbit A2 ausgewählte Wort aus den Zustandswort-

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Speicherschaltungen 230 ausgelesen und über die Zustandswortwählschaltung 222 den Datentreibern 221 für die Übertragung zu der aktivierten Mikroprozessoreinheit zugeführt.

Schliesslich kann auch die Mikroprozessorsteuerung Daten zu den Schnittstellenschaltungen höheren Niveaus übertragen. Dies geschieht, indem die Datenbits DO bis D7 den Zustandswortdatenspeicherschaltungen 230 unmittelbar zusammen mit einem über die Steuerwählschaltung 205 zugeführten Schreibimpuls zugeführt werden.

Zusammenfassend lässt sich feststellen, dass der aktivierte Mikroprozessor der Steuerung nicht nur über "die Schnittstellenschaltungen höheren Niveaus, sondern auch über die damit verbundenen Schnittstellenschaltungen niedrigen Niveaus eine vollständige Lese/Schreib-Steuerung ausübt. Die Rufverarbeitung betrifft dabei hauptsächlich die Fähigkeit der Vermittlung, Daten aus der Mikroprozessorsteuerung in die Schaltkreise niedriger Ordnung einzuschreiben. Alle vier Arten von Datenflüssen sind jedoch beim Wartungsbetrieb nützlich, bei dem die Steuerung spezielle Funktionen ausführen kann, die es ermöglichen, dieBetriebsbereitschaft zu überprüfen.

Unter Berücksichtigung der vorstehend beschriebenen Zusammenhänge sollen nunmehr die Fig. 6a und b näher betrachtet werden, welche ein Schaltbild der CPU A-Schnittstellenschaltung 76 zeigen. Die Adressenbits, die, wie oben beschrieben, von den Schnittstellenschaltungen höheren Niveaus erzeugt werden, treten in die CPU A-Schnittstellenschaltung 76 an den in Fig.6a

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links befindlichen Eingängen ein. In diesem Zusammenhang ist daran zu erinnern, dass das Schaltnetzwerk redundante Schnittstellenschaltungen höheren Niveaus aufweist, d.h. also Reserveschnittstellenschaltungen, so dass Adressenbits von Haupt- und Reserveeinheiten zur Verfügung stehen, einschliesslich der Adressenbits LAO bis LA4 niedrigen Niveaus und des Paritybits LAP von der Haupteinheit (../0) und von der Reserveeinheit (.../1). Alle diese Signale dienen als Eingangssignale für eine 2-aus-1-Multiplexer-Adressenwählschaltung 301. Von dem Schaltnetzwerk werden nur zwei der Registerfreigabesignale benötigt, welche von der Schnittstellenschaltung höheren Niveaus erzeugt werden, nämlich die Signale FLE4⁺ und FLE5⁺ für die Haupt- und die Reserveeinheit, und diese Signale werden einem 2-aus-1-Multiplexer 302 als Eingangssignale zuge-.führt. Die Steuereingänge für Haupt- und Reserveeinheit werden ebenfalls von dem Multiplexer 302 ausgewählt, dem der Schreibimpuls LIiR⁺ und der Leseimpuls LRPL⁺ für Haupt- und Reserveeinheit als Eingangssignale zugeführt werden. Welches dieser Signale zum Ausgang durchgelassen wird, wird durch den Zustand des Signals HLA⁺/1 bestimmt, welches durch den Inverter 303 invertiert wird, dessen Ausgangssignal den Wähleingängen der Multiplexer 301 und 302 zugeführt wird. Das Signal HLA⁺/O {Haupteinheit 0 des höheren Niveaus aktiviert) wird ebenfalls invertiert, und zwar durch den Inverter 304 und zusammen mit dem Ausgangssignal des Inverters 303 den Eingängen eines Exklusiv-ODER-Gatters 305 zugeführt, dessen Ausgangssignal anzeigt (für den Normalzustand), dass nur eine der Schnittstellenschaltungen höheren Niveaus aktiviert ist. Für den Fall, dass beide Schnittstellenschaltungen höherer Ordnung

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als aktiviert erscheinen, wird das Ausgangssignal des Exklusiv-ODER-Gatters 305 auf "niedrig" geschaltet, um eine Reaktion der CPU Α-SchnittStellenschaltung zu verhindern.

Nunmehr soll zunächst das Schema der Parityprüfung betrachtet werden, welches dazu dient, Fehler in den betreffenden Blöcken des Schaltnetzwerks festzustellen. Die Adressenbits niedriger Wertigkeit LAO bis LA4 und das Paritybit LAP werden einer Parityprüfschaltung 308 als Eingangssignale zugeführt, deren Ausgangssignal dem D-Eingang einer Adressenparityfehlerspeicherschaltung 309 zugeführt wird. Der Takteingang der Speicherschaltung 309 wird durch ein NOR-Gatter 310 gesteuert, dessen Ausgangssignal über ein weiteres UND-Gatter 311 geleitet wird, derart, dass ein Taktsignal erzeugt wird, wenn die als Flip-Flop ausgebildete Speicherschaltung 309 sich im zurückgesetzten Zustand befindet, wenn ein Lesesignal NBMNTRD bei Wartungsbetrieb für den betreffenden Block des Schaltnetzwerkes oder ein Schreibsignal NBMNTWR für diese Betriebsart oder ein Schreibsignal NBCPWR vorliegen, welches bei Rufverarbeitungssteuerfunktionen für den betreffenden Block des Schaltnetzwerks ansteht. Bei Auftreten entsprechender Bedingungen wird das Flip-Flop 309 dagegen gesetzt, so dass es ein Adressenparityfehlersignal APEFF erzeugt.

Weiterhin ist ein Datenparityfehlerflip-Flop 314 vorgesehen, welches ein Signal DPEFF erzeugen kann, das anzeigt, dass in den Daten von der Schnittstellenschaltung höheren Niveaus ein Parityfehler festgestellt wurde. Die Daten werden, wie nachstehend noch beschrieben wird, der CPU B-Schnittstellenschaltung 77 zugeführt, welche ein CPU B-Datenparityfehlersignal

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CPU BDPE erzeugt, das dem D-Eingang des riip-Flops 314 zugeführt wird. Dieses Flip-Flop v;ird in ähnlicher Heise getaktet, wie das Flip-Flop 309 mit der x\usnahme, dass es nicht auf das Signal NEMNTRD anspricht. Ein weiteres Paar von Speicherschaltungen 316,319 ist vorgesehen, um Parityfehler bezüglich der Daten von den Verbindungspeichern 1 und 2 anzuzeigen, und zwar in Form von Ausgangssignalen CMOPEFF und CM1PEFF. Die Parityprüfung wird für jedes Wort durchgeführt, welches aus dem Verbindungsspeicher ausgelesen wird, wobei diese Worte zum Adressieren des Informationsspeichers und damit zum Auslesen der dort gespeicherten PCM-Daten verwendet wird. Die Speicherschaltungen 316 und 319 sind als zweistufige Flip-Flop-Schaltungen ausgebildet. Beispielsweise besitzt die Speicherschaltung 316 ein erstes Flip-Flop 317, welches mit dem Parityfehlersignal CMOPE des VerbindungsSpeichers 0 beaufschlagt wird und .durch das Verbindungsspeicherparityfehlersignal CMPECLK als Taktsignal gesteuert wird. Weiterhin weist die Speicherschaltung 316 ein Flip-Flop 318 auf, dem die Ausgangssignale (vom Q-Ausgang) des Flip-Flops 317 zugeführt werden und welches an seinem Takteingang CLK mit einem Netzwerkblockwartungszugriffssignal NBMNTACC angesteuert wird. Die Speicherschaltung 319 ist entsprechend aufgebaut.

Betrachtet man nunmehr v/ieder die eingehenden Adressensignale, so erkennt man, dass die drei Adressenbits LAO bis LA2 mit der niedrigsten Wertigkeit zur Auswertung in der CPU A-Schnittstellenschaltung in einer Schaltung 320 decodiert werden, und ausserdem durch Inverter 321 gepuffert werden, um CPU A-Schnittstellenschaltungadressensignale CPU AAO⁺ bis CPU AA2⁺ zur Ver-

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Wendung in der CPU B-Schnittstellenschaltung zu erzeugen. Die beiden Adressenbits LA3 und LA4 der höchsten Wertigkeit unter den Adressenbits niedrigen Niveaus werden als Eingangssignale einem Paar von Komparatoren 323,324 zugeführt, um eine selektive Adressierung (adressenmässige Ansteuerung) der betreffenden Blöcke des Schaltnetzwerks zu bewirken, während das dem Komparator gleichzeitig zugeführte Signal FLE5 für weitere Adressiermöglichkeiten ausgewertet wird und ausserdem dazu dient, zwischen Wartungs- und Rufbearbeitungsfunktionen zu unterscheiden.

Betrachtet man die Komparatoren mehr ins einzelne gehend, so kann man, allgemein gesagt, feststellen, dass der Komparator

323 auf Wartungsbefehle anspricht, während der Komparator 324 auf Rufbearbeitungsbefehle anspricht, obwohl unter gewissen .Umständen auch beim Wartungsbetrieb Zugriff zum Komparator

324 besteht. Die Setz- oder Freigabeeingänge beider Komparatoren werden vom Ausgang eines Exklusiv-ODER-Gatters 325 angesteuert, an dessen Eingang die Signale FLE4 und FLE5 liegen. Folglich darf jeweils nur eines dieser beiden Signale "hoch" sein, wenn ein Zugriff der Steuerung zum Schaltnetzwerk möglich sein soll. Was eine zweite allgemein zu beachtende Forderung anbelangt, so wird das Ausgangssignal des ODER-Gatters 305 .in beiden Komparatoren mit 1 verglichen. Die Gattereingangssignale sind die Signale HLAO und HLA1. Dementsprechend darf nur eine der Schnittstellenschaltungen höheren Niveaus aktiviert sein, wenn die Steuerung Zugriff zum Schaltnetzwerk haben soll.

Wendet man sich nunmehr speziell dem Wartungskomparator 323 zu,

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so erkennt man, dass diesem zum Vergleich mit den Signalen LA3, LA4 und FLE5 drei Eingangssignale KBIDO bis NBID2 zugeführt werden. Diese Signale sind in der rückwärtigen Ebene jedes Blockes des Netzwerks fest verdrahtet, um diesem eine Wartungsadresse zuzuordnen. Was die Hauptblecke anbelangt, so enthalten die Signale NBIDO und NBID1 die in obiger Tabelle angegebenen ID-Code, während das Signal NBID2 in allen Fällen "0" ist. Für den Fall des Reserveblockes ist für das Signal NBID2 eine "1" fest verdrahtet, während die Signale NBID1 und NBIDO beide "niedrig" sind. Diese drei Adressenpegel v/erden mit den Signalen LA3, LA4 und FLE5 verglichen. Mit anderen Worten enthalten also für den Wartungszugriff die zwei bits höchster Wertigkeit des Adressensignals niederen Niveaus den Identifiziercode des betreffenden Blockes oder die Information 0,0 für den Reserveblock, während das Signal FLE5 "niedrig" -sein muss, um Primärblöcke anzusteuern oder "hoch" zur Ansteuerung des Reserveblockes. Wenn also eine der Schnittstellenschaltungen höheren Niveaus diese drei bits an die CPU-Schnittstellenschaltung liefert und wenn bezüglich der Signale FLE4 und FLE5 entgegengesetzte logische Zustände vorliegen, dann ist die Vergleichsbedingung des Komparators erfüllt, so dass dieser ein Ausgangssignal erzeugt, welches im Wartungsbetrieb an den Wartungseingängen des Blockes Leseoder Schreiboperationen ermöglicht.

Wie der Komparator 323, empfängt auch der Komparator 324 die Signale LA3, LA4 und FLE5 von den Schnittstellenschaltungen höheren Niveaus. Er vergleicht diese Signale mit den Signalen PNBIDO und PNBID1. Diese Signale sind hinsichtlich der Kennung

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des zugeordneten Priniärblockes fest verdrahtet und hinsichtlich des Reserveblockes programmierbar, so dass dieser die Identität bzw. Funktion jedes Primärblockes übernehmen kann. Das Signal FLE5 wird mit dera Signal PNBID2 verglichen, welches von der CPU A-Schnittstellenschaltung selbst erzeugt wird. Das Signal PNBID2 wird für die Betriebsart "Wartung" mit "0" für jeden Block programmiert, der, was die Kontrolle anbelangt, als eingeschaltet betrachtet wird oder als "1" für den nicht eingeschalteten (Reserve-)Block. Die zentrale Steuerung bildet nunmehr alle normalen Rufverarbeitungsbefehle, so dass das Signal FLE5 "niedrig" (und das Signal FLE4 "Hoch") ist, so dass die Durchschaltbedingung des Komparators 324 erfüllt ist. Dies ist die normale Situation, in der die Steuerung Zugriff zu einem Block des Netzwerks hat, um in diesen eine Verbindung einzuschreiben. Wie weiter unten noch deutlich werden wird, -ist es aber auch wünschenswert, bei der Betriebsart "Wartung" Verbindungen einzuschreiben. Diese Möglichkeit ist jedoch über die Wartungseingänge nicht gegeben. Infolgedessen wird für die Betriebsart "Wartung" die Möglichkeit geschaffen, das Signal PNBID2 (1 bit) an der CPU A-Schnittstellenschaltungskarte auf "1" zu setzen und dann einen Rufverarbeitungsbefehl zu erzeugen, bei dem das Signal FLE5 "hoch" ist, so dass die Durchschaltbedingung des Komparators 324 wieder erfüllt ist. Die Bedeutung dieser Möglichkeit wird bei der näheren Betrachtung der CPU B-Schnittstellenschaltung noch deutlich werden.

Wenn die Steuerung während der Betriebsart "Wartung" den Zugriff zu einem bestimmten Block des Schaltnetzwerks wünscht, liefert sie an ihrem Ausgang die entsprechende Adresse, welche

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die Durchschaltbedingung des Koinparators 323 für diesen Block erfüllt, welcher daraufhin ein Ausgangssignal erzeugt, das in der Decodierschaltung 326 ausgewertet wird, um die gewünschte Wartungsfunktion herbeizuführen. Beispielsweise dient ein NAND-Gatter 327 der Durchschaltung des Wartungszugriffscodes mit dem Leseimpuls LRPL niedrigen Niveaus zur Erzeugung eines Netzwerkblock-Wartungslesesignals NBMNTRD. Ein weiteres NAND-Gatter 328 dient der Durchschaltung des Wartungszugriffssignals mit dem Signal CPUAA2 und dem Schreibimpuls LWR niedrigen Niveaus zur Erzeugung eines Netzwerkblock-Wartungsschreibsignals NBMNTWR.

Das Ausgangssignal des Rufverarbeitungskomparators 324 wird zusammen mit dem Schreibsignal in Torschaltungskreisen decodiert, um die gewünschten RufVerarbeitungssteuersignale zu erzeugen. Im einzelnen dient ein UND-Gatter 333 der Durchschaltung der vom Komparator 324 erzeugten Rufverarbeitungszugriffssignale in Abhängigkeit von dem CPU AA2 -Signal am Ausgang eines Inverters 331 und in Abhängigkeit von dem Schreibsignal LWR niedrigen Niveaus, um ein Netzwerkblock-Ruf Verarbeitungsschreibsignal NBCPWR zu erzeugen. Es werden noch weitere Signale erzeugt, welche alle Blöcke des Netzwerks gleichzeitig beeinflussen und welche nicht in Abhängigkeit von speziellen Adressensignalen, welche von dem Komparator 324 decodiert werden, über Torschaltungen geleitet werden. Zu diesen Signalen gehört das Schreibtaktsignal LLCWR⁺ niedrigen Niveaus am Ausgang des Inverters 333 und das Lesetaktsignal LLCRPL⁺ niedrigen Niveaus am Ausgang des Inverters 334, wobei die Inverter 333 und 334 durch Schreib- bzw. Leseimpulse

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aktiviert v/erden, die die Schnittstellenschaltung höheren Niveaus passieren.

Betrachtet man erneut die Torschaltungsanordnung 320, welche der Decodierung der Signale CPU AAO bis CPU AA2 dient, so erkennt man, dass ein UND-Gatter 340 vorgesehen ist, welches das Signal CPU AAO⁺ am Ausgang des Inverters 341, das Signal CPU AAI⁺ am Ausgang des Inverters 342 und das von dem UND-Gatter 328 decodierte Netzwerkblock-Wartungsschreibsignal NBMNTtJR decodiert, welches ihm über den Inverter 343 zugeführt wird. Der Ausgang des UND-Gatters 340 ist also aktiv, wenn die Steuerung die Schnittstellenschaltung höheren Niveaus adressiert bzw., genauer gesagt, wenn die Steuerung einen bestimmten Block der Schnittstellenschaltung bei der Betriebsart "Wartung" adressiert und wenn die Adressenbits LAO und LA1 niedriger Wertigkeit eine entsprechende Codekombination bilden= Durch das Ausgangssignal des UND-Gatters 340 wird ein NAND-Gatter 345 (Fig. 6b) teilweise gesetzt, um das von dem Gatter 346 gepufferte dritte Datenbit CPU D3 der Steuerung durchzulassen und so ein Komparatorschnittstellenschaltungparityfehlerlöschsignal CIPECLR⁺ zu erzeugen.

Das Ausgangssignal des UND-Gatters 340 setzt ausserdem teilweise ein Paar von UND-Gattern 348 und 349, denen als jeweils zweites Eingangssignal die Signale CPU DBO bzw. CPU DB1 zugeführt werden. Die Ausgangssignale dieser UND-Gatter steuern ein Fehlerflip-Flop 351„ Dementsprechend dient das CPU-Datenbit 0 als Setzsignal für das Fehlerflip-Flop 351, während das CPU-Datenbit 1 als Rücksetzsignal für das Flip-Flop 351 dient,

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wenn die UND-Bedingung für das UND-Gatter 340 erfüllt ist. Wenn das Flip-Flop 351 gesetzt ist, liefert sein Q-Ausgang eine ⁿ1", welche dazu dient, mit Hilfe eines Paares von Invertern 352, 353 ein Signal NBTBLFF zu erzeugen, welches anzeigt, ob ein Fehler in einem aktivierten Netzwerkblock vorliegt. Ausserdem wird das "hohe" Q-Signal über das NOR-Gatter 355 und den Inverter 356 geleitet, um ein "hohes" Netzwerkblocksperrsignal NBDIS zu erzeugen. Dieses ist, wie erinnerlich, das Signal, welches der Serien/Parallel/Serien-Umsetzerkarte der Schnittstellenschaltung zugeführt wird, um die 3-Zustandstreiber zu sperren, welche Daten an die zu dem Multiplexer niedrigen Niveaus zurücklaufenden Sammelleitungen liefern. Das Setzen des Fehlerflip-Flops 351 dient also dazu, den fraglichen Block des Netzwerks insofern zu sperren, als die Rückübertragung von Daten zum Multiplexer erster Ordnung betroffen "ist. Das Rücksetzen des Flip-Flops gibt den betreffenden Block erneut frei. Wenn das Signal am 0-Ausgang des Flip-Flops eine "0" ist, dann wird es über einen Inverter 357 geleitet, um ein Informationsspeichermultiplexauswahlsignal IMMUXSL mit dem logischen Zustand "1" zu erzeugen, welches in der Informationsspeicherschaltung des Schaltnetzwerks der Steuerung des Datenflusses dient.

Betrachtet man erneut die der Decodierung dienende Gatterschaltung 320, so erkennt man, dass dort ein weiteres UND-Gatter 360 vorgesehen ist, welches an seinem Ausgang eine "1" erzeugt, wenn die beiden Signale CPU AAO und CPU AA1 beide "1 sind und wenn ausserdem ein Netzwerkblock-Wartungssehreibsignal NBMNTWR, das dem UND-Gatter 360 über den Inverter

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zugeführt wird, eine "1" ist. Die "1" am Ausgang des UND-Gatters 360 setzt mehrere UND-Gatter 362 bis 3 67 teilweise, so dass die Steuerung nunmehr Daten in die Speicherschaltungen 370 bis 372 einschreiben kann, wenn sie diese entsprechend adressiert. Im einzelnen können die Daten in den Primärblöcken nur in die Speicherschaltung 370 eingeschrieben v/erden, während beim Reserveblock Daten in alle Speicherschaltungen eingeschrieben werden können. Die Schaltkreiselemente sind dabei ziemlich ähnlich aufgebaut, wie dies im Zusammenhang mit der Speicherschaltung bzw. dem Flip-Flopr 351 beschrieben wurde, so dass hier auf den Schaltungsaufbau im einzelnen nicht eingegangen werden soll. Das CPU-Datenbit 0 dient zum Einschreiben in die Speicherschaltung 372. Im einzelnen dient der Zustand "0" dieses Signals zum Setzen und der Zustand "1" zum Rücksetzen der Speicherschaltung. Wenn die Speicherschaltung gesetzt ist, dann ergibt sich an ihrem Q-Ausgang eine "1" für ein Netzwerkblock-IDO-Flip-Flop-Signal NBIDOFF, welches in invertierter Form als Signal NBIDOFF⁺ zur Verfügung steht. Beim Rücksetzen der Speicherschaltung 372 ergeben sich für die genannten Signale die umgekehrten Binärzustände. In entsprechender Weise wird die Speicherschaltung 371 durch das Signal CPU BDI⁺ gesteuert und liefert, wenn sie gesetzt ist, ein Ausgangssignal NBID1FF in Form einer "1". Schliesslich steuert das zweite CPU-Datenbit CPU DB2 die Speicherschaltung 370, die an ihrem Ausgang, wenn sie gesetzt ist, ein Signal PNBID2 in Form einer "1" erzeugt. Aus der vorstehenden Darstellung wird deutlich, dass die zentrale Mikroprozessorsteuerung die Speicherschaltungen 370 bis 37 2 mit dem Zweck steuert, Adressensignale zu erzeugen, welche dem Reserveblock eine bestimmte

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Identität bzw. Funktion zuordnen und welche gleichzeitig den Zustand des Signals PNBID2 für sämtliche Blöcke steuern.

Die Zuordnung der Blockidentität erfolgt auf folgende Weise. Bei den Primärblöcken sind die Signale PNBIDO und 1, welche die Eingangssignale für die Serien/Parallel/Serien-Umsetzer (Fig. 4) und die CPU A-Schnittstellenschaltung (Fig. 6) bilden, in der rückv/ärtigen Ebene fest verdrahtet. Für den Reserveblock sind die Binärzustände an diesen Eingängen durch die Speicherschaltungen 372,371 gesteuert und somit programmierbar. Ausserdem ist für alle Blöcke, also sowohl für die Primärblöcke als auch für den Reserveblock, das Signal PNBID2 mit Hilfe der Speicherschaltung 370 programmierbar. Die Steuerung kann das ID2-bit für jeden Block programmieren, um dessen Reaktion auf RufVerarbeitungsschreibbefehle zu steuern. Im einzelnen kann das genannte bit so programmiert werden, dass ein Block auf Wartungs-RufVerarbeitungsschreibbefehle anspricht, während er gewöhnliche Rufverarbeitungsschreibbefehle ignoriert oder umgekehrt. Ausserdem kann die Störungsspeicherschaltung 351 für alle Blöcke so programmiert v/erden, dass sie die Reaktion des Schaltnetzwerks insofern steuert, als der Informationsfluss durch dieses betroffen ist. Wenn die genannte Speicherschaltung für einen bestimmten Block gesetzt ist, dann steuert ein NBDIS-Signal der Speicherschaltung 351 in Form einer "1" den Serien/ Parallel/Serien-Umsetzer (Fig. 4) so, dass dieser einfach die Ausgänge des Blocks sperrt, so dass der Block insofern als der PCM-Informationsfluss betroffen ist, abgeschaltet ist.

Ein derartiger Aufbau führt zu einer beträchtlichen Flexibilität

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der Vermittlung. Bezüglich des PCIl-Informationsflusses durch das Schaltnetzwerk wird letzteres durch die jeweiligen Störungsflip-Flops bzw. Störungsspeicherschaltungen gesteuert. Diese sind so programmiert, dass stets ein Block abgeschaltet ist, was bedeutet, dass in jedem Augenblick auch ein vollständiger Satz von Elöcken aktiviert ist. Andererseits wird der Zugriff der Steuerung zu den Blöcken des Schaltnetzwerks durch die Störungsflip-Flops nicht beeinträchtigt. Die Steuerung hat vielmehr in der Betriebsart "Wartung" aufgrund der fest verdrahteten Adressen und des Komparators 323 selektiv Zugriff zu jedem der Blöcke. Die Steuerung kann bei geeigneter Wahl des Signals PNBID2 (1 bit) Verbindungen in angeschlossene Blöcke und/oder abgeschaltete Blöcke einschreiben, wobei das Einschreiben der Verbindungen in der Betriebsart "Wartung" oder in der üblichen Betriebsart "Rufverarbeitung" erfolgen "kann.

Wenn beispielsweise im Wartungsbetrieb die Speicherschaltung 370 für einen bestimmten Block so gesetzt wird, dass sie ein PNBID2-Signal in Form einer "1" liefert, dann kann dieser Block unter der früher gemachten Voraussetzung, dass das Signal FLE5 bei üblichen Rufverarbeitungsschreibzyklen stets eine "O" ist, nicht auf solche Befehle ansprechen=, Wenn also im Wartungsbetrieb dem Reserveblock die Identität eines Primärblockes zugeordnet wird, und wenn es dann erwünscht ist, Verbindungen in den Reserveblock einzuschreiben, nicht jedoch in den Primärblock, dann kann man einfach das Signal PNBID2 für den Primärblock auf "1" und für den Reserveblock auf "O" setzen, so dass der Primärblock nicht auf die RufverarbeitungsSchreibbefehle

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anspricht. Dies kann im übrigen selbst dann getan werden, wenn der Primärblock zur Aufrechterhaltung bestehender Verbindungen noch aktiv arbeitet. Wenn es dann erwünscht ist, den Primärblock zu veranlassen, wieder auf RufVerarbeitungsschreibbefehle anzusprechen, dann wird das Signal PNBID2 wieder zu "0" gemacht, so dass der Komparator 324 erneut ansprechen kann. Andererseits kann im Wartungsbetrieb das Signal PNBID2 für den Reserveblock auf "1" und für den Primärblock auf "0" gesetzt werden, so dass

mit Hilfe von Wartungs-Rufverarbeitungsbefehlen Verbindungen in den Reserveblock eingeschrieben werden kennen, nicht jedoch in den Primärblock. Wenn man sich klar macht, dass die Mikroprozessorsteuerung das Schaltnetzwerk bei der Rufverarbeitung einfach wie ein Speicherfeld adressenmässig ansteuert, so wird deutlich, dass beim Wartungsbetrieb das Schaltnetzwerk so programmiert v/erden kann, dass bei adressenmässiger An-.steuerung die Primärblöcke, der Reserveblock oder beide Arten von Blöcken ansprechen. Es ist also, obwohl die Rufverarbeitung nach einer Blockumschaltung in der adressenmässigen Ansteuerung eines anderen Bauteils besteht, keine Änderung der Befehlscode erforderlich.

Bei dem betrachteten bevorzugten Ausführungsbeispiel der Erfindung kann die Programmierung der Blockidentitäten sowohl automatisch über die zentrale Steuerung als auch von Hand von einem Mitarbeiter des Wartungspersonals ausgeführt werden. Wie oben dargelegt, besitzt die Steuerung in der Betriebsart "Wartung" die Fähigkeit, Daten in die Speicherschaltungen 351, 370 bis 372 zu dem Zweck einzuschreiben, einen beliebigen Primärblock gegen den Reserveblock auszuwechseln. Diese Vorgänge können über das Überwachungs- und Wartungsfeld 53 ge-

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steuert werden, v/elches mit der Steuerung 51 verbunden ist. Das Feld 53 weist zu diesem Zweck Einrichtungen zur Steuerung der Identitätszuordnung und der Störungsflip-Flops auf, die in Fig. 6b der Einfachheit halber als Feld von Drucktastenschaltern 380 bis 387 dargestellt sind. Die Drucktastenschalter dienen der Erzeugung von EingangsSignalen für zugeordnete Negativ-Logik-NAND-Gatter 388 bis 395, welche ihrerseits die ihnen zugeordneten Speicherschaltungen 351,370 bis 372 setzen bzw. zurücksetzen. Für die NAND-Gatter 388 bis 395 wird vom Ausgang des Wartungsdecoders 323 ein Sperrsignal geliefert, welches eine Umschaltung von Hand verhindert, wenn in der Betriebsart "Wartung" ein Zugriff zu der betreffenden CPU-ASchnitt Stellenschaltung erfolgt. Zu jedem anderen Zeitpunkt sind jedoch sämtliche vorstehend genannten NAND-Gatter teilweise gesetzt bzw. vorbereitet, so dass eine Betätigung der 'Drucktastenschalter 380 bis 387 zu einem Ansprechen der zugeordneten Speicherschaltung führt. Beispielsweise führt das Drücken des Drucktastenschalters 380 zur Erzeugung des Signals MPNBID2S (Setzen des zweiten bits der Wartungsfeld-Netzwerkblockkennung), welches der Speicherschaltung 370 zugeführt wird und veranlasst, dass deren O-Ausgang auf "1" geht. Der Drucktastenschalter 381 dient dann zum Rücksetzen dieses Flip-Flops 370. In entsprechender Weise dienen die Drucktastenschalter 382 und 383 zum Setzen und Rücksetzen des ID1-Flip-Flops 371, während die Drucktastenschalter 384,385 dem Setzen und Rücksetzen des IDO-Flip-Flops 372 dienen. Schliesslich dienen die Drucktastenschalter 386 und 387 dem Setzen bzw. Rücksetzen des Störungsflip-Flops 351. Dementsprechend versteht es sich, dass eine Bedienungsperson voll in der Lage ist,

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dem Reserveblock des Schaltnetzwerks jede Identität zuzuordnen, um irgendeinen Primärblock durch den Reserveblock auszuwechseln, wobei die einzelnen Blöcke selektiv abgeschaltet und zugeschaltet v/erden können, und zwar sowohl hinsichtlich der Steuerung als auch hinsichtlich der Durchschaltung der PCM-Information.

Die Fig. 7a bis 7e zeigen den schaltungsmässigen Aufbau der CPU B-Schnittstellenschaltung 77. Wie oben ausgeführt, ist die CPU B-Schnittstellenschaltung sowohl bei der Wartung als auch bei der Rufverarbeitung aktiv. Die CPU B-Schnittstellenschaltung ist mit der Schnittstellenschaltung höheren Niveaus über die Datensammelleitung 400 (Fig. 7a) verbunden und enthält die Datenbits und das Paritybit LDO bis LD7, LDP des niedrigen Niveaus für die Haupteinheit 0 und die Reserveeinheit 1 der Schnittstellenschaltung höheren Niveaus. Diese Signale v/erden einem 2-aus-1-Multiplexer 401 zugeführt, an dessen Wähleingang über den Inverter 402 das Signal HLA /1 anliegt. Dementsprechend erscheinen die Datenbits DO bis D7 sowie das Paritybit DP der aktivierten Einheit der Schnittstellenschaltung höheren Niveaus an den Ausgängen des Multiplexers 401. Die Parität wird mit einer Paritätsprüfschaltung 404 geprüft, welche beim Feststellen eines Parityfehlers das Parityfehlersignal CPU BDPE erzeugt. Die Datenbits DO bis D6 werden den Eingängen eines Datenspeichers 405 niedrigen Niveaus und einem Datenspeicher 406 hohen Niveaus zugeführt (Fig. 7b). In entsprechender Weise werden die Datenbits DO bis D7 einem Adressenregister 407 des niedrigen Niveaus zugeführt, während die Datenbits DO bis D5 einem Adressenregister 408 (Fig. 7c) des hohen Niveaus zuge-

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führt werden. Wenn also ein bestimmter Netzwerkblock adressenmässig aufgerufen wird, dann besitzt die Steuerung die Fähigkeit, selektiv Daten in jedes der vier vorstehend erwähnten Register einzuspeichern. Die Art und Weise, in der dies geschieht, wird nachstehend beschrieben. An dieser Stelle soll es ausreichen, darauf hinzuweisen, dass die Daten, die in die Datenregister des niedrigen und hohen Niveaus eingeschrieben werden, die Zeitfensternummer einer herzustellenden Verbindung im Schaltnetzwerk angeben, während die weiteren Daten, die in die Adressenregister des hohen und niedrigen Niveaus eingespeichert werden, die Verbindungsspeicheradressen angeben, in die die Verbindung eingeschrieben werden soll.

Wendet man sich zunächst den Adressenregistern 407 und 408 zu, so erkennt man, dass deren Ausgangssignale durch ein Feld von 3-Zustandstreibern 410 (Fig. 7d) hindurchgeleitet werden, wenn diese Treiber durch das Q_D~Ausgangssignal eines 4-bit-Zählers 411 aktiviert sind, wobei das genannte Ausgangssignal den Setz- bzw. Freigabeeingängen der Treiber über Inverter 412 zugeführt wird. Die Daten von den Adressenregistern 407 und stehen somit für die parallele Einspeicherung in einen Zähler 414 zur Verfügung. Die Zählerausgänge sind ihrerseits durch invertierende Treiber 415 gepuffert, welche die Verbindungsspeicheradressensignale CMAO⁺ bis CMA9⁺, ein Verbindungsspeicher-Datenspeicherschaltungssignal CMDL und über die doppelten Inverter 416 und 415 ein Verbindungsspeicher-Parityfehlertaktsignal CMPECLK⁺ liefern.

In ähnlicher Weise v/erden die Ausgangssignale der Datenregister

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405 und 406 des niedrigen und hohen Niveaus über invertierende Treiber 4 20 geleitet, um Verbindungsspeicherdatensignale CMDO⁺ bis CMD5⁺, CMD7⁺ bis CMD12⁺ sov.'ie Paritybits CiIDPLO⁺ und CMDPHI⁺ des höheren und des niederen Niveaus zu erzeugen. Den Treibern des Treiberfeldes 420 werden auch die Datenbits DO bis D3 direkt zugeführt, um die CPU-Datenbits CPU BDO⁺ bis CPU BD3* zu erzeugen, die für die Steuerung der CPU A-Schnittstellenschaltung benötigt werden, wie dies oben beschrieben wurde. Unter anderem besteht der Zweck dieser Signale, wie erinnerlich, darin, die Identifizier- und Störungsspeicherschaltungen 370 bis 372, 351 zu setzen und zurückzusetzen.

Ehe näher auf die Funktion der vorstehend erwähnten Schaltungen eingegangen.wird, sollen zunächst die zwei Decoder 4 25 und 426 (Fig. 7b) näher betrachtet werden, die ebenfalls für das Einschreiben von Verbindungen in die Verbindungsspeicher benötigt werden. Wenn die Adressen- und Datenregister des hohen und des niedrigen Niveaus gefüllt sind, sprechen die Komparatoren auf bestimmte bits im Adressenregister des hohen Niveaus an, um SchreibSignale für die Einheiten 0 oder 1 des Verbindungsspeichers zu erzeugen. Dabei ist zu beachten, dass die Verbindungsspeicher nicht verdoppelt sind, sondern als paarweise geschaltete Verbindungsspeicher dienen, wenn die Vermittlung eine Konferenzschaltung für drei Teilnehmer schaltet. Dementsprechend ist es beim Aufbau einer Drei-Teilnehmer-Konferenzschaltung erforderlich, an den dem Teilnehmer 1 zugeordneten Speicherplätzen der Verbindungsspeicher 0 und 1 des Schaltnetzr Werks die Zeitfensternummern für die Teilnehmer 2 bzw. 3 einzuschreiben. Ähnliche Verbindungen werden für die beiden anderen

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Teilnehmer eingeschrieben.

Betrachtet man nun die Konparatoren 425 und 426, so sieht man, dass deren Setzeingang durch das Ausgangssignal einer "Pufferspeicher voll"-Speicherschaltung 428 angesteuert wird, der dann ein Signal liefert, wenn die vier Pufferregister mit den Daten für eine einzuschreibende Verbindung geladen sind. Wenn sie gesetzt sind, vergleichen die beiden Komparatoren 425 und die drei Q-, vier Q-, und sechs Q-Ausgangssignale des Adressenregisters 408 hohen Niveaus mit den Signalen PNBIDO, PNBID1 bzw. PNBID2. Das dritte und vierte bit des Adressenregisters hohen Niveaus werden also mit dem Netzwerkblockidentitätscode verglichen, der für die Primärblöcke fest verdrahtet und für den Reserveblock programmiert ist. Das sechste bit wird mit der programmierten Signalfunktion PNBID2 verglichen, welche, wenn man sich an die für die Komparatoren 323 und 324 der CPU A-Schnittstellenschaltung erinnert, eine "0" sein muss, wenn normale Rufverarbeitungsschreibzyklen vorliegen und eine "1", wenn Wartungs-Rufverarbeitungsschreibzyklen auszuführen sind. Schliesslich wird das fünfte bit des Adressenregisters hohen Niveaus mit der "0" in dem Komparator 425 und mit der "1" in dem Komparator 426 verglichen. Das fünfte bit wird duch das Programm so vorgegeben, dass es dann, wenn es eine "0" ist, die Vergleichsbedingung des Komparators 425 erfüllt und dann, wenn es eine "1" ist, die Vergleichsbedingung des Komparators 426. Die Ausgangssignale der Komparatoren 425 und 426 werden den D-Eingängen der zugeordneten Speicherschaltungen 430,431 zugeleitet, deren Ausgangssignale Torschaltungen 432 bzw. passieren können, um entsprechende Verbindungsspeicherschreibsignale CMOWR und CM1WR zu bilden. Ausserdem werden die Aus-

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gangssignale der Gatter 432 und 433 einem NOR-Gatter 434 zugeführt, dessen Ausgangssignal eine Taktimpulsfolge für einen monostabilen Multivibrator 43 6 bildet, der ein Löschsignal CLR erzeugt, welches dem Rücksetzen von Teilen der Schreibschaltungseinrichtungen dient.

Der Aufbau und die Funktion der übrigen Schaltungsteile v/erden aus der nachfolgenden Beschreibung eines Arbeitszyklus deutlich werden. Zunächst soll jedoch noch darauf hingewiesen werden, dass die CPU B-Schnittstellenschaltung dazu dient, die Verbindungsspeicher nicht nur beim Einschreiben neuer Verbindungen adressenmässig aufzurufen, wie dies vorstehend beschrieben wurde, sondern auch bei der normalen zyklischen Fortschaltung des Schaltnetzwerks, in deren Verlauf die Verbindungsspeicher sequentiell adressiert werden, um die zuvor eingeschriebenen Verbindungen auszulesen, damit diese Information zum Adressieren der Informationsspeicher verwendet werden kann. Es soll auch noch einmal daran erinnert werden, dass jeder Block des Netzwerks 772 Zeitfenster aufweist, von denen 768 den aktiven Kanälen zugeordnet sind, während vier "verlorene Zeitfenster" der Aufrechterhaltung interner Verbindungen dienen. Beim betrachteten Ausführungsbeispiel steht der Verbindungsspeicher während der vier verlorenen Zeitfenster, in denen keine aktiven Kanäle adressiert werden, für die Übernahme neuer Verbindungsinformationen von der zentralen Steuerung zur Verfügung. Aus der nachfolgenden Beschreibung wird schliesslich deutlich werden, dass die Zähler 414 sowohl für das sequentielle Adressieren der Verbindungsspeicherplätze bei der Rufverarbeitung als auch für das Adressieren spezieller Speicherplätze beim

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Einschreiben neuer Verbindungen während der vier verlorenen Zeitfenster dienen.

Berücksichtigt man die vorstehenden Ausführungen, so wird deutlich, dass der Zähler 414 als Modulo 4096-Zähler ausgebildet ist. Dieser Zähler wird durch 41 ns-Taktsignale fortgeschaltet, die durch einen Taktgeber des niederen Niveaus erzeugt v/erden und beendet seine Zyklen während des Rücksetzintervalls (vier verlorene Zeitfenster) aufgrund weiterer Signale, die ihm von dem Taktgeber zugeführt werden. Der Rücksetzimpuls besitzt dabei eine Dauer von 648 ns und eine Wiederholungsfrequenz von 125 ius.

Unter der Annahme, dass gerade der Beginn eines Rückstellintervalls vorliegt und dass keine Verbindungsdaten in die -Register eingespeichert sind, welche in die Verbindungsspeicher eingeschrieben werden sollen, dann wird das Signal CMRST von dem Inverter 440 invertiert, so dass es am D-Eingang eines-Flip-Flops 441 erscheint. Dieses Signal wird 80 Sekunden später in das Flip-Flop 441 eingespeichert, und zwar unter Steuerung durch das von dem Inverter 442 invertierte 81 ns-Taktsignal LCM81 eines Verbindungsspeichers des niedrigen Niveaus. Dementsprechend wird der Q-Ausgang des Flip-Flops 441 auf "0" gesetzt und diese "0" erscheint am D-Eingang eines zweiten Flip-Flops 444.

Die "0" wird 4l Sekunden später durch das von dem Inverter invertierte Taktsignal LCM41 in das Flip-Flop 444 eingegeben. Die daraufhin am Q-Ausgang des Flip-Flops 444 auftretende "0"

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wird an die Ladeeingänge der Zähler 4l4 angelegt. V/ie nachstehend noch deutlich werden wird, sind die 3-Zustandstreiber ¹JlO während der zweiten Hälfte jedes 648 ns-Rückset zimpulses des Signales CMRST gesperrt. Unter dieser Bedingung sind alle Zählereingänge aufgrund der damit verbundenen Hochziehwiderstände "hoch". Dementsprechend bewirkt der nächste 41 ns-Taktimpuls LCM4l,der an die Takteingänge der Zähler 4l4 angelegt wird, dass in diesen Zähler lauter Einsen eingespeichert werden. Am Ende des Rücksetzimpulses, d.h. wenn das CMRST-Signal wieder "niedrig" wird, wird das genannte Signal wieder, wie zuvor, durch die Flip-Flops 441,444 getaktet, um das Ladesignal von den Zählern 4l4 zu entfernen. Da der Zählerstand so ist, dass überall Einsen stehen, stellt der nächste 4l ns-Taktimpuls den Zähler auf den Zählerstand "0". Hierdurch wird über die Adressenleitungen CMAO⁺ bis CMA9⁺ der erste Speicherplatz des Verbindungsspeiehers adressiert. Erinnert man sich, dass jedes Zeitfenster eine Breite von l62 ns aufweist und beachtet man, dass der Zähler 414 mit einem 41 ns-Takt fortgeschaltet wird, so erkennt man, dass die Verbindungsspeicheradresse,für die das bit niedrigster Wertigkeit aus der dritten Zählerstufe entnommen wird, innerhalb eines Zeitintervalls von 162 ns geändert wird. Das zweite bit des Zählers 4l4 wird invertiert, um ein Signal CJiDL zu erzeugen, derart, dass am 8l ns-Punkt jedes 162 ns-Intervalls ein negativer Spannungssprung des CMDL -Signals auftritt. Die Funktion des Signals besteht darin, eine Speicherung der von dem adressierten Verbindungsspeicherplatz ausgelesenen Daten zu bewirken, woraufhin diese Daten dann verwendet werden können, um den Informationsspeicher zu adressieren, damit durch diesen eine Signalprobe des von dem

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angeschlossenen Teilnehmer kommenden Signals ausgelesen wird. Am Ende des 162 ns-Intervalls wird das zweite bit des Zählers 4l4 erneut umgeschaltet, was über die Inverter 4l6, 417 einen negativen Spannungssprung des Verbindungsspeicher-Parityfehler-Taktsignals CMPECLK bewirkt, welches dazu dient, den Parityzustandstatus von den Verbindungsspeicherkarten zu speichern. Zu diesem Zeitpunkt wird ausserdem die Verbindungsspeicheradresse um 1 erhöht. Am Ende des Zählschrittes 767 lädt der verzögerte Rückstellimpuls erneut lauter Einsen in den Zähler, wie dies vorstehend beschrieben wurde. Zu diesem Zeitpunkt sind alle 768 Speicherplätze des Verbindungsspeichers ausgelesen, so dass der Zyklus erneut beginnen kann.

Ehe der entsprechende Zyklus für den Fall beschrieben wird, in dem eine neue Verbindung geschrieben werden muss, soll die .Aufmerksamkeit zunächst auf die Art und Weise gerichtet werden, in der die Daten- und die Adressenregister vor einem Verbindungsspeicherschreibzyklus geladen, d.h. mit Daten beschickt werden. Nebenbei sei bemerkt, dass dieser Ladevorgang stattfinden kann, während der Zähler 41¹J aktiviert ist, um nacheinander die Speicherplätze des Verbindungsspeichers zu adressieren.

Das Laden der Adressen- und der Datenregister erfolgt unter Steuerung der Decodierschaltung 450. Die CPU A-Adressenbits CPU AAO⁺, CPU AAl⁺, auf deren Zusammenhang mit Fig. 6 eingegangen wurde, werden decodiert und mit Hilfe des Netzwerkblock-Rufverarbeitungsschreibsignals NBCPWR zum Laden der vier fraglichen Register durchgeschaltet. Für den ersten Schreibvorgang sind die beiden Signale CPU AAO⁺ und CPU AAl⁺ "hoch", so dass

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das UND-Gatter 451 immer dann, wenn das Signal NBCPWR "hoch" wird j die Datenbits DO bis D5 mit diesem Takt in das Adressenregister 408 des höheren Niveaus durchlässt. Bei dem zweiten SchreibVorgang wird das Signal CPU AAO⁺ "niedrig", während das Signal CPU AAl⁺ "hoch" bleibt, so dass das UND-Gatter 452 bei Vorliegen des Signals NBCPWR durchschaltet und die Datenbits DO bis D7 mit diesem Takt in das Adressenregister 407 des niedrigen Niveaus einspeichert. Polglich enthält nunmehr das Adressenregister des niedrigen Niveaus die Verbindungsspeicheradressenbits 0 bis 9, zwei bits, die den Signalen ID 0 und ID 1 entsprechen, ein bit, durch welches für das Einschreiben die Auswahl zwischen dem Verbindungsspeicher 0 und dem Verbindungsspeicher 1 getroffen wird und ein PNIB2-bit, welches der Unterscheidpng zwischen Rufverarbeitungs- und Wartungsrufverarbeitungsschreibzyklen dient.

Während der dritten Phase des Ladezyklus ist das Signal CPU AAO⁺ "hoch", während das Signal CPU AAl⁺ "niedrig" ist, so dass die UND-Bedingung für das UND-Gatter 453 bei Vorliegen des Signals NBCPWR erfüllt ist. Das Ausgangssignal des genannten UND-Gatters wird dem Takteingang des Datenregisters höherer Ordnung zugeführt, wodurch die bits DO bis D6 im Takt in dieses Register geladen werden.

Schliesslich sind während der vierten Phase des Schreibzyklus die Signale CPU AAO⁺ und CPU AAl⁺ beide "hoch", so dass die UND-Bedingung für das UND-Gatter 454 bei Vorliegen des Signals NBCPWR erfüllt ist. Die Datenbits DO bis D6 werden folglich im Takt in das Datenregister 405 des niedrigen Niveaus einge-

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speichert. Das Datenregister enthält nunmehr zwei Bytes bzw. Worte, jeweils mit einem Paritybit, welche die Daten enthalten, die anzeigen, welche Verbindung in den Verbindungsspeicher eingeschrieben werden soll. Das Datenbit D7 ist für den letzten Schreibzyklus stets "hoch" und wird an den D-Eingang der "Puffer voll"-Speicherschaltung 428 gelegt, dessen Takteingang durch das UND-Gatter 454 ebenfalls angesteuert wird. Während der vier Phasen des Ladezyklus wird also das "Puffer voll"-Register 428 so getaktet, dass sein Q-Ausgang auf "1" geht, so dass sich für das "Puffer voll"-Signal BFL eine "1" ergibt. Dieses Signal setzt die Komparatoren 425_S426 derart, dass der eine oder andere dieser beiden Komparatoren am Ausgang eine "1" erzeugt, und zwar in Abhängigkeit vom Zustand des Adressenbit·=· registers des hohen Niveaus» Welcher der Komparatoren im Einzelfall gesetzt wird, ist davon abhängig«, in welchen der Verbindungsspeicher die Daten eingeschrieben werden sollen. Das Aus gangs signal v/ird an dem entsprechenden D-Eingang des Flip-Flops 430 oder 431 zur Vorbereitung des Rückstellintervalls festgehalten, welches nachfolgend beschrieben wird.

Wie in dem zuvor beschriebenen Fall, wird das "0"-Signal des Flip-Flops 441 121 ns nach der Anstiegsflanke des CMRST-Signals in das Flip-Flop 444 eingetaktet und steuert dessen Q-Ausgang nach "O" und dessen Q-Ausgang nach "1". Die Vorderflanke des Signals am Q-Ausgang taktet die Flip-Flops 430,431 derart, dass das "!"-Signal an dem Eingang des einen dieser Flip-Flops ₃ beispielsweise des Flip-Flops 430, an dem Q-Ausgang desselben zu einer "1" führt. Gleichzeitig entfernt die "1" vom Q-Ausgang den bis dahin erreichten Zählerstand des 4=bit-Zählers 411. wo-

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durch dieser Zähler, der nunmehr an allen seinen Ausgängen auf "1" steht, für den weiteren Betriebsablauf vorbereitet wird. Beim nächsten Sprung des Signals LCM41, der 41 ns später erfolgt, wird der Zähler 411 getaktet, so dass er nunmehr an allen Stellen auf "0" steht. Die ¹¹O", die nunmehr an dem Q_D~ Ausgang steht, wird von dem Inverter 412 invertiert und den Setzeingängen der 3-Zustandstreiber 410 zugeführt. Da der Lade- bzw. Zähleingang des Zählers 414 zuvor beim Umschalten des Flip-Flops 444 auf "0" geschaltet wurde, können nunmehr beim nächsten 4l ns-Taktimpuls, der an die Takteingänge der Zähler 414 angelegt wird, die Daten von den Adressenbitregistern des hohen und niedrigen Niveaus über die 3-Zustandstreiber in den Zähler 4l4 eingetaktet werden. Der Zähler enthält folglich nunmehr die zuvor in die Register 407 und 408 eingespeicherten Daten und die Ausgänge der Treiber 415 adressieren den entsprechenden Speicherplatz im Verbindungsspeieher. Ausserdem schaltet der Taktimpuls, bei dem die Einspeicherung der Daten in den Zähler 4l4 erfolgt, den Zähler 411 um 1 weiter. Die folgenden Taktimpulse ändern den Zustand des Zählers 414 nicht, da das Signal vom Q_D~Ausgang des Zählers 411 die 3-Zustandstreiber im aktivierten Zustand hält, welche folglich fortfahren, an die parallelen Eingänge des Zählers 4l4 die ausgewählten Adressendaten anzulegen. Der Zähler 411 fährt andererseits fort, die 4l ns-Taktimpulse zu zählen. Wenn er dabei den Zählerstand "4" erreicht, wird die "1" an seinem Q_c~Ausgang zusammen mit dem vom Inverter 460 invertierten Q_D~Ausgangssignal durchgeschaltet, was in Verbindung mit der "1" am Q-Ausgang des Flip-Flops 430 zur Erfüllung der UND-Bedingung für das UND-Gatter 432 führt, so dass dieses ein Verbindungsspeicher-O-Sehreibsignal CMOWR erzeugt. Dies hat zur Folge, dass die

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in den Speicherschaltungen 405 und 4o6 enthaltenen Daten in den Verbindungsspeicher 0 unter der im Zähler 414 festgehaltenen Adresse eingeschrieben werden. Das Schreibsignal hat eine Dauer von l62 ns, da es erhalten bleibt, bis der Zähler 411 den Zählerstand "8" erreicht. Wenn dies eintritt, wird das Gatter 432 gesperrt. Ausserdem werden auch die 3-Zustandstreiber 410 durch die "1" am Q^-Ausgang des Zählers 411 gesperrt. Beim nächsten 4l ns-Taktimpuls wird der Zähler 4l4 wieder mit lauter Einsen geladen. Wenn dann das CMRST-Signal wieder "0" wird, ist ein A.btastzyklus aller Verbindungsspeicheradressen erreicht, wie dies eingangs beschrieben wurde. Zu dem Zeitpunkt, zu dem das Signal CMOWR zum Einschreiben des Verbindungsspeichers auf "1" geschaltet wurde, war ferner die Schaltbedingung für das NOR-Gatter 434 erfüllt, so dass diesen einen monostabilen Multivibrator 436 mit einer Nennstandzeit von 800 ns triggern konnte. Das Ausgangssignal des monostabilen Multivibrators 436 wird über NOR-Gatter 438,437 an die Löscheingänge der Flip-Flops 430,431 und an den Löscheingang des "Puffer voll"-Plip-Flops 428 angelegt. Das genannte Signal dient also dazu, die genannten Flip-Flops zurückzusetzen und sie dadurch für den Empfang neuer Verbindungsdaten von der gemeinsamen Steuerung vorzubereiten. Am Ende des Rückstellimpulses CMRST werden die Speicherschaltungen 441,444 wie zuvor getaktet, wobei schliesslich am Q-Ausgang der Speicherschaltung 444 eine "0" erscheint, die zur Folge hat, dass in den Zähler 4ll zur Vorbereitung des nächsten Rückstellzyklus parallel lauter Einsen eingeschrieben werden. Die Schaltung arbeitet dann gemäss der vorstehenden Beschreibung weiter, wobei alle Zeitfenster alle 125 (US abgetastet werden und wobei eine Verbindung, in dem alle

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125 jus auftretenden Rahmenintervall eingeschrieben wird, wann immer die zentrale Steuerung entscheidet, dass eine solche Verbindung eingeschrieben werden sollte.

Die vorstehend beschriebene Betriebsart für das Einschreiben von Verbindungen ist nur eine von mehreren Möglichkeiten. Bei der vorstehend betrachteten Betriebsart kann ein Wort des Verbindungsspeichers, d.h. die eine Hälfte der Information für ein Gespräch zwischen zwei Teilnehmern während des Rahmenintervalls eingeschrieben werden. Es ist jedoch auch möglich, zusätzliche Pufferspeicher vorzusehen, so dass beide Datenteile für eine Verbindung im Verlauf eines Zyklus während eines Rahmenintervalls eingeschrieben werden können, dessen Dauer den vier verlorenen Zeitfenstern entspricht. Ausserdem besteht die Möglichkeit, neue Verbindungen während der sequentiellen -Abtastung aller Kanäle einzuschreiben. Bei dieser Betriebsart wird ein Komparator benutzt, um die gespeicherte Adresse für das Einschreiben mit der laufenden Adresse am Ausgang des Zählers 4l4 zu vergleichen, wobei das Einschreiben der Daten der neuen Verbindung erfolgt, wenn Übereinstimmung festgestellt wird.

Ausser den vorstehend beschriebenen Möglichkeiten besteht die Möglichkeit, dass das Wartungspersonal Lese- und Schreibinformationen über die CPU B-Schnittstellenschaltung von und zu den Netzwerkblöcken überträgt. Im einzelnen zeigt Fig. 7a, dass eine Zustandswählschaltung *J60 vorgesehen ist, welche Datenausgänge LDO bis LD7 sowie einen Parityausgang LDP für Haupt- und Reserveeinheit 0 bzw. 1 der Schnittstellenschaltung höheren

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Niveaus aufweist. Die auf diesen drei Leitungen übertragenen Daten werden durch drei Wählbits gesteuert, welche mehrere 8-bit-Multiplexer in der Wählschaltung 460 adressieren. Man sieht, dass den Wählschaltungseingängen die Signale CPU AAO bis CPU AA2 zugeführt werden, welche aus der CPU A-Schnittstellenschaltung stammen. Ein bestimmter Code auf den Wählschaltungsleitungen hat nun beim gleichzeitigen Vorliegen eines Netzwerkblockwartungslesesignals NBMNTRD zur Folge, dass die Ausgangs leitungen den Zustand der ausgewählten Eingangssignale einnehmen. Der Übersichtlichkeit halber sind die Eingangssignale in der Tabelle gemäss Fig. 7e der Zeichnung zusammengestellt. Die in der Tabelle angegebenen Daten werden den entsprechenden Eingängen der Multiplexer zugeführt, so dass diese Daten mit der auf den CPU AA-Leitungen angegebenen Adresse auf die Ausgangsleitungen gegeben werden. Man erkennt, dass die Adressen .0 bis 3 das Adressenregister hohen Niveaus, das Adressenregister niedrigen Niveaus, das Datenregister hohen Niveaus bzw. das Datenregister niedrigen Niveaus auswählen. Dementsprechend kann das Wartungspersonal sich Zugriff zu den Ausgangssignalen dieser Register verschaffen, um festzustellen, ob die zuvor eingeschriebene Information richtig empfangen wurde. Die Adresse -4' dient dem Auslesen von mit der Wartung in Zusammenhang stehenden Funktionen. Das bit 0 zeigt den Zustand des Störungsflip-Flops an, während das bit 1 anzeigt, ob der fragliche Block ein Primärblock oder ein Reserveblock ist. Das bit 1 wird programmiert, indem man die zugehörige Verbindung bei den Primärblöcken fest mit Bezugspotential verdrahtet und bei dem Reserveblock mit der positiven Speisespannung. Ausgelesen werden auch das bit 2, welches den Zustand des Adressen-

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parityfehlerflip-Plops anzeigt, das bit 3, welches den Zustand des Datenparityfehlerflip-Plops anzeigt und die bits 4 und 5, welche den Zustand des Komparatorschnittstellenschaltungparityfehlerflip-Flops auf den Komparatorschnittstellenkarten 0 bzw. 1 anzeigen. In entsprechender Weise werden auch die bits 6 und 7 ausgelesen, die den Zustand des Parityfehlerflip-Flops für die Verbindungsspeicherkarten 0 bzw. 1 anzeigen.

Die Adresse 5 wird dazu verwendet, Zugriff zu dem Takt niedrigen Niveaus zu gewinnen, wobei das bit 0 den Zustand des Störungsflip-Flops anzeigt, während das bit 2 den Zustand des Fehlerflip-Flops anzeigt. Das Wort, welches der Adresse 6 entspricht, wird derzeit nicht benutzt. Das Wort, welches durch die Adresse 7 ausgewählt wird, gibt für den fraglichen Block des Netzwerks die Identität an, wobei das bit 0 dem Signal -PNBIDO, das bit 1 dem Signal PNBIDl und das bit 2 dem Signal PNBID2 entspricht.

Die Fähigkeit, im Wartungsbetrieb -> Zustandsteile des Netzwerkblockes einzuschreiben, wurde weiter oben behandelt. Zusammenfassend kann festgestellt werden, dass die Adressen 4 bis 7 für Wartungsschreiboperationen verwendet werden, wobei die Datenbits für die Schreiboperationen über die CPU B-Schnittstellenschaltung eingegeben werden, während das Decodieren der Adressen in der CPU A-Schnittstellenschaltung erfolgt. Wie bei den Wartungsleseoperationen wird dabei mit den bits CPU AAO bis CPU AA2 ein bestimmtes Wort ausgewählt. Die Datenbits CPU DBO bis CPU DB3 liefern die Daten für die Schreiboperation, wobei die Funktion LLCTBFF dem CPU DBO-Datenbit für

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eine Adresse äquivalent ist. Die Adresse 4 vermittelt den Zugriff zu der CPU A-Schnittstellenschaltung, wobei das Datenbit CPU DBO das Störungsflip-Flop setzt, wobei das Datenbit CPU DBl dieses Flip-Flop zurücksetzt und wobei das Datenbit CPU DB3 die gemeinsamen Fehlerflip-Flops auf der Karte zurücksetzt. Die Adresse 5 vermittelt den Zugriff zu der Taktgeneratorkarte des niedrigen Niveaus, wobei die Funktion LLCTBFF das Störungsflip-Flop auf dieser Karte setzt, wobei das Datenbit CPU DBl dieses Flip-Flop zurücksetzt und wobei das Datenbit CPU DB3 das Taktfehlerflip-Flop des niedrigen Niveaus zurücksetzt. Wie im Falle der Wartungsleseoperationen wird die Adresse 6 derzeit nicht benutzt. Die Adresse 7 führt zum Zugriff zu der CPU A-Schnittstellenschaltungskarte. Die Funktionen CPU DBO⁺ und CPU DBl⁺ werden nur in den Reserveblock des Netzwerks eingeschrieben, um die Funktionen PNBIDO bzw. PNBIDl zu programmieren. Wie oben bereits erwähnt, programmiert die Funktion CPU BD2⁺ die Funktion NBID2 für alle Blöcke des Netzwerks.

Eine detaillierte Beschreibung der Schaltungen für die Verbindungsspeicher und die Informationsspeicher würde die vorliegende Beschreibung mit Einzelheiten belasten, die für ein Verständnis der Erfindung nicht wesentlich sind. Speichereinrichtungen dieser Art sind bekannt und sind beispielsweise in der US-PS 4 031 328 beschrieben. Ausgehend von diesem Stand der Technik kann der Fachmann die Speichereinheiten und die zugeordneten Baugruppen so aufbauen, dass sie für die Verarbeitung der Daten in der erfindungsgemässen Schaltung geeignet sind.

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Zusammenfassend kann festgestellt werden, dass bei der erfindungsgemässen Vermittlung für jedes Element des Schaltnetzwerks ein Reserveelement vorhanden ist, wobei jedoch insgesamt nur ein einziger Reserveblock im Netzwerk vorhanden ist. Hierdurch ergeben sich wesentliche Einsparungen, wie das Ausführungsbeispiel zeigt, wo für vier Primärblöcke nur ein einziger Reserveblock vorgesehen ist. Selbst in kleineren Anlagen mit weniger als vier Primärblöcken sind die Einsparungen beträchtlich, da die Steuerung unabhängig von der Grosse des Systems gleich bleibt. Ausserdem ist die Möglichkeit des Einsatzes der Erfindung bei sämtlichen Systemen unabhängig davon, ob es sich um kleine Systeme mit nur einem einzigen Primärblock oder um grosse Systeme mit vier Primärblöcken handelt, ein bedeutender Vorteil.

-Aus der vorstehenden Beschreibung wird ferner deutlich,dass die Umschaltung von einem Primärblock auf einen Reserveblock oder von dem Reserveblock auf einen Primärblock ein ziemlich einfacher Vorgang ist. Die Umschaltung kann durch automatische überwachungseinrichtungen herbeigeführt werden, welche die Fähigkeit haben, Daten in Speicherschaltungen der CPU A-SchnittStellenschaltung einzuschreiben, um so dem Reserveblock eine bestimmte Identität zuzuordnen oder durch Aufsichtspersonen, welche die entsprechenden Daten über von Hand betätigte Schalter in die Speicherschaltungen eingeben. Wenn die Umschaltung erst einmal herbeigeführt ist, dann erfolgt die Rufverarbeitung ohne die Änderung festzustellen, da bei der Rufverarbeitung einfach Befehle zum Schreiben von Verbindungen an eine bestimmte Adresse gegeben werden, welche nunmehr

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anstatt durch den Primärblock durch den Reserveblock bedient wird (oder umgekehrt). Die Rufverarbeitung bleibt also unabhängig davon gleich, welche aktivierten Baugruppen im jeweiligen Augenblick das Schaltnetzwerk bilden.

Im Wartungsbetrieb ergibt sich darüberhinaus eine beträchtliche Flexibilität hinsichtlich der Ansteuerung der an der Verbindungsherstellung teilnehmenden Blöcke und der daran nicht teilnehmenden Blöcke. Beispielsweise kann im Wartungsbetrieb bei einer Umschaltung ohne Beeinträchtigung der Rufverarbeitung das Einschreiben von Daten in einen Block erfolgen (Wartungsrufverarbeitungseinschreiben)j der anschliessend aktiviert werden soll. Dementsprechend kann das in der Steuerung von dem Zustandsraikroprozessor gespeicherte Datenmaterial für einen Block,in dem Störungen festgestellt wurden, dazu verwendet werden j die bestehenden Verbindungen in den Reserveblock einzuschreiben, ehe dieser in den Vermittlungsbetrieb eingeschaltet wird. In diesem Zusammenhang wird daran erinnert, dass die Wartungsrufverarbeitungsschreibzyklen durchgeführt werden, in dem man Schreibbefehle an einen bestimmten Block ausgibt, während das PNBI2-bit auf "1" gesetzt ist. Wenn dieses bit später auf "0" geschaltet wird, während für den Primärblock die "0" aufrechterhalten wird, dann können in beide Blöcke parallel Daten eingeschrieben werden. Schliesslich

ein ist es aufgrund der Tatsache, dass /'abgeschalteter'¹ Block

lediglich durch Sperrung seiner Treiber daran gehindert wird, Daten an den Multiplexer niedrigen Niveaus zurückzusenden, in

möglich,
dem betreffenden Block/jubungs- und Testprogramme ablaufen .zu lasse; Im einzelnen besitzt auch ein "abgeschalteter" Block aufgrund

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der ID-bits 0 und 1 noch eine gewisse Identität, obwohl die Sperrfunktion verhindert, dass dieser Block mit den Rückführsammelleitungen zusammenwirkt. Dementsprechend gelangen die Gesprächsprobendaten, die in den Primärblock mit der gleichen Identität fliessen, auch in den Reserveblock, obwohl dieser "abgeschaltet" ist. Nunmehr können geeignete Parityprüfungen durchgeführt werden, um sicherzustellen, dass der Block einwandfrei arbeitet oder um gegebenenfalls auftretende Fehler zu isolieren. Durch einfaches Umschalten des PNIB2-Signals auf "1" hat die Mikroprozessorsteuerung weiterhin die Möglichkeit, während der Betriebsart "Wartung" Verbindungen in den abgeschalteten Block einzuschreiben, was eine weitere Hilfe bei der Fehlerisolation darstellt. Es wird also trotz des Vorhandenseins nur eines einzigen Reserveblockes eine beträchtliche Flexibilität erreicht, obwohl dies auf den ersten Blick wegen des vergleichsweise geringen Umfangs der Reserveeinrichtungen nicht erwartet werden konnte.

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Claims (1)

1. DR.-ING. DIPL.-lNG. M. SC. JlPL.-PHY!.. DK. DIPL.-PHYS.

   HÖGER - STELLRECHT - Gftl£SSBACH - HAECKER

   PATENTANWÄLTE IN STUTTGART

   A 43 015 b Anmelder: VJescom Sv/itching, Inc.

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   11.September 1978 Oak Brook", 111., 60521

   USA

   Patentansprüche :

   Fernmeldevermittlungssystem zum selektiven Herstellen von Verbindungen zwischen jeweils mindestens zwei von mehreren Zugriffsanschlüssen, mit einer mit einem gespeicherten Programm arbeitenden Steuerung und mit einem Schaltnetzwerk, welches zur Herstellung der Verbindungen durch die Steuerung steuerbar ist, wobei die an den Zugriffsanschlüssen eintreffenden Daten zyklisch abgetastet und die Proben in digitale Datenworte umgesetzt und über EingangsSammelleitungen dem Schaltnetzwerk zugeführt v/erden, aus dem die digitalen Datenworte über Ausgangssammelleitungen zur Verteilung der in ihnen enthaltenen Information auf die Zugriffsanschlüsse abgegeben werden und wobei das Schaltnetzwerk mehrere Primärblöcke aufweist, von denen jeder der Herstellung von Verbindungen zu jeweils einer zugeordneten Gruppe von Zugriffsanschlüssen dient, dadurch gekennzeichnet, dass jeder Primärblock (60 bis 63) Einrichtungen aufweist, die ihm einen vorgegebenen Identitätscode zuordnen, dass Adressiereinrichtungen vorgesehen sind, welche in Abhängigkeit von Steuersignalen der Steuerung (51) den Identitätscode für einen bestimmten Block des Schaltnetzwerks (52) erzeugen, so dass dieser Block für das Einschreiben von Verbindungen zugänglich ist, dass das Schaltnetzv/erk (50) einen einzigen Reserveblock (64)

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   ORIGINAL INSPECTED

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   aufweist, dem ein programmierbarer Identitätscode zugeordnet ist, der wahlweise derart vorgebbar ist, dass er dem Identitätscode irgendeines der Primärblöcke (60 bis

   63) entspricht, dass programmierbare Einrichtungen vorgesehen sind, mit deren Hilfe ein solcher Identitätscode für den Reserveblock (64) erzeugbar ist, dass dieser Identitätscode dem Identitätscode eines fehlerhaften Netzwerkblockes (61 bis 63) entspricht, dass weitere programmierbare Einrichtungen vorgesehen sind, mit deren Hilfe der fehlerhafte Primärblock (60 bis 63) sperrbar und der Reserveblock (6A) freigebbar ist, derart, dass letzterer auf die an den fehlerhaften Primärblock (60 bis 63) gerichteten Signale anspricht, um die dem fehlerhaften Primärblock (60 bis 63) zugeordneten Zugriffsanschlüsse zu bedienen.

   2. System nach Anspruch 1, dadurch gekennzeichnet, dass jeder Block (60 bis 64) des Schaltnetzwerkes (50) Multiplexeinrichtungen (66,67) aufweist, mit deren Hilfe die von den zugeordneten Zugriffsanschlüssen auf Eingangssammelleitungen (47) für den betreffenden Block (60 bis

   64) eintreffenden Daten zur Auslösung von Schaltvorgängen auf eine gemeinsame Sammelleitung umsetzbar sind, und dass jeder Block (60 bis 64) des Schaltnetzwerks (50)

   ■ Demultiplexeinrichtungen (66,67;74) aufweist, die mit seinen zugeordneten Ausgangssammelleitungen (47) verbunden sind_/ und dass alle Eingangs- und Ausgangssammelleitungen (47) mit dem Reserveblock (64) verbunden sind, derart, dass die Bedienung der Sammelleitungen (47) wahlweise

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   durch den zugeordneten Priitiärblock (60 bis 63) oder unter Steuerung durch die gemeinsame Steuerung (51) durch den Reserveblock (64) durchführbar ist.

   3. System nach Anspruch 2, dadurch gekennzeichnet, dass die Sammelleitungen (47) durch Kabel (B1 bis B26; 145) gebildet sind, die mit den zugeordneten Primärblöcken (60 bis 63) verbunden sind, dass Verbindungseinrichtungen vorgesehen sind, über die die Kabel mit dem Reserveblock

   (64) verbunden sind, derart, dass jedes Kabel ausser an dem zugeordneten Primärblock (60 bis 63) zusätzlich an dem Reserveblock (64) angeschlossen ist,und dass die Primärblöcke (60 bis 63) und der Reserveblock (64) Abschlusseinrichtungen aufweisen, mit deren Hilfe die Abschlussimpedanz für jedes Kabel zwischen seinem zugeordneten Primärblock (60 bis 63) und dem Reserveblock (64) aufspaltbar ist, wobei die wirksame Länge jedes Kabels

   (145) hinsichtlich seiner Verbindung mit dem zugeordneten Primärblock derart auf die wirksame Länge dieses Kabels hinsichtlich seiner Verbindung mit dem Reserveblock (64) abgestimmt ist, dass Reflexionen auf ein Minimum reduziert und zumindest während eines vorgegebenen Zeitintervalls jedes Datenbits stabile Daten erhalten werden.

   4. System nach Anspruch 3, dadurch gekennzeichnet, dass dem Schaltnetzwerk (50) Takterzeugungseinrichtungen zugeordnet sind, mit deren Hilfe ein Taktsignal erzeugbar ist, welches eine Art von Schaltflanken aufweist, bei deren Auftreten Daten in das Schaltnetzwerk einspeicher-

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   bar sind, und dass Zeitgabeeinrichtungen vorgesehen sind, mit deren Hilfe die Phase der Schaltflanken derart vorgebbar ist, dass diese mit dem Zeitintervall zusammenfallen, in dem die Daten auf den Sammelleitungen stabil sind.

   5. System nach Anspruch 1, dadurch gekennzeichnet, dass auf der Eingangsseite jedes Blockes (60 bis 64) des Netzwerks ümsetzereinrichtungen (66) vorgesehen sind, denen ankommende Daten über mehrere Eingangssammelleitungen (B1 bis B26) zuführbar sind und mit deren Hilfe vom Schaltnetzwerk (50) durchgeschaltete Daten auf mehrere Ausgangssammelleitungen (B1 bis B26) aufteilbar sind, dass mit den Umsetzer-ainrichtungen jedes Primärblockes (60 bis 63) des Schaltnetzwerks (50) die Sammelleitungen der zugeordneten Zugriffsanschlüsse verbunden sind, dass mit den ümsetzereinrichtungen des Reserveblockes (64) des Schaltnetzwerks (50) sämtliche Sammelleitungen (B1 bis B26) verbunden sind, dass die Umsetzereinrichtungen (66b) des Reserveblockes (64) Einrichtungen aufweisen, die auf einen bestimmten Identitätscode ansprechen, so dass der Reserveblock (64) die Daten von einer Gruppe von Eingangssammelleitungen empfängt und Daten zu einer entsprechenden Gruppe von Ausgangssammelleitungen überträgt, und dass jeder Block (60 bis 64) Sperreinrichtungen aufweist, durch die die ümsetzereinrichtungen (66) des betreffenden Blockes (60 bis 64) für die Ausgabe von vom Schaltnetzwerk (50) durchgeschalteten Daten auf die Ausgangssammelleitungen sperrbar sind.

   §813/090

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   6. System nach Anspruch 5, dadurch gekennzeichnet, dass die Sperreinrichtungen derart ausgebildet sind, dass dem ausgangsseitig gesperrten Block (60 bis 64) ankommende Daten zum Betreiben desselben im Prüfbetrieb zuführbar sind.

   7. System nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Steuerung (51) in einer Betriebsart "Rufverarbeitung" und in einer Betriebsart "Wartung" betreibbar ist, dass der Identitätscode für einen bestimmten Block des Schaltnetzwerks (50) von den Adressiereinrichtungen in Abhängigkeit von Ausgangssignalen der Steuerung (51) erzeugbar ist, wenn diese in der Betriebsart "Rufverarbeitung" arbeitet, dass der Identitätscode für den Reserveblock (64) von den ersten programmierbaren Einrichtungen in Abhängigkeit von den Ausgangssignalen der Steuerung (51) erzeugbar ist, wenn diese in der Betriebsart "Wartung" arbeitet, und dass die weiteren programmierbaren Einrichtungen in Abhängigkeit von den Ausgangssignalen der Steuerung (51), wenn diese in der Betriebsart "Wartung" arbeitet, derart betätigbar sind, dass sie den fehlerhaften Block (60 bis 63) sperren und den Reserveblock (64) aktivieren, derart, dass der Reserveblock (64) auf die an den fehlerhaften Block (60 bis 63) gerichteten Signale anspricht, um die diesem fehlerhaften Block (60 bis 63) zugeordneten Zugriffsanschlüsse zu bedienen.

   8. System nach Anspruch 6 und 7, dadurch gekennzeichnet, dass jeder Block (60 bis 64) des Netzwerks (50) zweite

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   programmierbare Identifiziereinrichtungen aufweist, die einen ersten Zustand annehmen können, bei dessen Vorliegen für die Steuerung (51) eine Zugriffsmöglichkeit besteht, wenn diese in der Betriebsart "Rufverarbeitung" arbeitet, und die einen zweiten Zustand annehmen können, bei dessen Vorliegen eine Zugriffsmöglichkeit für die Steuerung (51) besteht, wenn diese in der Betriebsart "Wartung" arbeitet,und dass die zweiten programmierbaren Identifiziereinrichtungen unabhängig von den Sperreinrichtungen programmierbar sind, derart, dass die Steuerung (51) bei der Betriebsart "Rufverarbeitung" einen Zugriff zu aktivierten und gesperrten Blöcken des Schaltnetzwerks (50) besitzt.

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