DE2655998A1 - Isolierschicht-feldeffekttransistor mit zusammengesetztem kanal und verfahren zu seiner herstellung - Google Patents

Isolierschicht-feldeffekttransistor mit zusammengesetztem kanal und verfahren zu seiner herstellung

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DE2655998A1 DE19762655998 DE2655998A DE2655998A1 DE 2655998 A1 DE2655998 A1 DE 2655998A1 DE 19762655998 DE19762655998 DE 19762655998 DE 2655998 A DE2655998 A DE 2655998A DE 2655998 A1 DE2655998 A1 DE 2655998A1
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Description

Isolierschicht-Feldeffekttransistor mit zusammengesetztem Kanal und Verfahren zu seiner Herstellung
Die Erfindung betrifft einen Isolierschicht-Feldeffekttransistor mit in einem Halbleitersubstrat vom ersten Leitfähigkeitstyp in einem die Länge des Kanalbereichs bestimmenden Abstand voneinander angeordneten Source- und Drain-Dotierungsbereichen vom dazu entgegengesetzten zweiten Leitfähigkeitstyp, sowie ein zugehöriges Herstellungsverfahren.
Es sind eine ganze Anzahl von Isolierschicht-Feldeffekttransistorstrukturen mit ihren jeweiligen elektrischen Besonderheiten bekanntgeworden. Beispielsweise beschreibt die US-Patentschrift 3 745 425 einen typischen Isolierschicht-Feldeffekttransistor, der im allgemeinen aus einem einkristallinen Halbleiterkörper eines ersten Leitfähigkeitstyps und hohem spezifischen Widerstand besteht, in dem beabstandet zwei Oberflächenbereiche geringen spezifischen Widerstandes und vom entgegengesetzten Leitfähigkeitstyp zur Schaffung von gleichrichtenden Übergängen zum Halbleiterkörper vorgesehen sind. Der Halbleiterkörper ist mit einer dielektrischen Isolierschicht bedeckt, über der sich eine leitfähige Schicht zwischen den beiden Oberflächenbereichen erstreckt. Äußere Anschlüsse sind zu den genannten niederohmigen Oberflächenbereichen und zu der genannten leitfähigen Schicht vorgesehen. Die Isolierschicht wird normalerweise durch Oxidation des Halbleiterkörpers gebildet.
709828/0688
Isolierschicht-Feldeffekttransistoren der oben beschriebenen Art weisen beim Betrieb mit relativ großen Source- Drain-Versorgungsspannungen den nachteiligen Effekt auf, daß hochbeschleunigte Ladungsträger (z.B. bei N Kanal FET heiße Elektronen bzw. bei P-Kanal FET entsprechend Löcher), die in der Verarmungszone der Drain erzeugt werden, möglicherweise nach einer durch Stoßprozesse eingeleiteten Richtungsänderung in die Siliciumdioxidschicht eindringen. Dadurch können infolge der Schwellenspannungsverschiebung beim Betrieb derartiger Feldeffekttransistoren Fehler auftreten .
Es ist Aufgabe der Erfindung, derartige Isolierschicht-Feldeffekttransistoren unempfindlicher gegenüber auf dem genannten Effekt basierenden Schwellenspannungsverschiebungen zu machen. Die zur Lösung dieser Aufgabe wesentlichen Merkmale finden sich in den Patentansprüchen. Zusammengefaßt ist der Kanalbereich eines nach der Erfindung ausgeführten Isolierschicht-Feldeffekttransistors aus drei Bereichen zusammengesetzt, die vom selben Leitfähigkeitstyp sind, von denen jedoch ein Bereich gegenüber den beiden übriben Bereichen einen verschiedenen Dotierungsgrad aufweist und zwischen den beiden übrigen Bereichen angeordnet ist. Eine derart aufgebaute Feldeffekttransistorstruktur wirkt wie ein Kurzkanal-FET, da die beiden äußeren Kanalbereiche auf diese Weise von Ladungsträgern verarmt sind und die effektive Kanallänge somit reduziert ist. Eine durch den genannten Effekt der bei relativ hohen Betriebsspannungen zu berücksichtigenden Erzeugung von sog. heißen Elektronen ggf. noch auftretende Schwellenspannungsverschiebung in den Kanalendbereichen beeinflußt solange die Arbeitsweise der Gesamtstruktur nicht, wie diese Spannungsverschiebung nicht den Schwellenspannungswert des mittleren Kanalbereichs überschreitet. Damit ist eine hohe Unempfindlichkeit derartiger Isolierschicht-Feldeffekttransistoren gegenüber auf dem genannten j Effekt beruhenden Störungen gewährleistet. j
Fi 975 022 709828/0586
G-
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen j unter Zuhilfenahme der Zeichnungen näher erläutert. I
Es zeigen:
Fign. 1 bis 3
Pign. 4 und 5
Fig. 6
je ein Ausführungsbeispiel der Erfindung in einer Querschnittsdarstellung;
Schnittansichten für das Ausführungsbeispiel nach Fig. 3 während verschiedener Herstellungsphasen und
eine schematische Darstellung des Dotierungsverlaufs entlang der Kanalzone.
Der in Fig. 1 dargestellte Isolierschicht-Feldeffekttransistor 10 weist die in einem Substrat 16 ausgebildeten Source- bzw. Drain-Bereiche 12 bzw. 14 auf. In dem hier gezeigten Ausführungsbeispiel j ist das Substrat ein P~-Typ Halbleitermaterial, während Source und JDrain N -Gebiete sind, die beispielsweise in konventioneller 'Weise in das Substrat eindiffundiert sind. Eine dielektrische ISchicht 18, die z.B. aus Siliciumdioxid besteht, ist auf der Oberfläche des Substrats angeordnet und erstreckt sich insbesondere über den Kanalbereich sowie in der gezeigten Weise auch ,etwas über den Source- und Drain-Bereich. Ebenfalls konventionell ist eine leitfähige Schicht 20 aus Aluminium oder einem anderen !geeigneten Elektrodenmaterial über die Isolierschicht aufgebracht, jDas gleiche gilt für die ohmschen Kontakte für Drain, Source und I Gate, die im vorliegenden Zusammenhang keine besondere Rolle ispielen und deshalb nicht dargestellt sind.
Ein P Bereich 24 ist entsprechend Fig. 1 etwa in der Mitte des Kanalbereichs des Halbleiterbauelements angeordnet und stellt somit eine Unterteilung des (ansonsten schwächer dotierten)
FI 975 022
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P~ Kanalbereichs dar. Dieses P Gebiet kann im Verlauf der Herstellung einer derartigen Halbleiteranordnung mittels eines Ionenimplantationsschrittes eingebracht werden. Dafür wird normalerweise ein separater Maskierungsschritt durchzuführen sein, der zu dem für die Herstellung der N Bereiche 12 und 14 erforderlichen Schritt hinzukommt.
In Fig. 2 ist ein etwas anders ausgebildetes Ausführungsbeispiel einer derartigen Anordnung gezeigt. Hinsichtlich des Substrats 160, der Source 112, der Drain 114, der Isolierschicht 180 sowie der Gate-Elektrode 200 entspricht der in Fig. 2 gezeigte Feldeffekttransistor 110 dem von Fig. 1. Die Anordnung in Fig. 2 unterscheidet sich von Fig. 1 darin, daß zwei (gegenüber dem Substrat schwächer dotierte) P~ Bereiche 241 und 242 im Kanalbereich in der gezeigten Weise angeordnet sind. Auch diese Geibiete können in der in Zusammenhang mit Fig. 1 genannten Weise hergestellt werden.
In Fig. 3 ist ein weiteres Ausführungsbeispiel der Erfindung dargestellt. Der dort gezeigte Transistor 40 weist in einem P Substrat 50 angeordnete N Source- und Drain-Bereiche 71 und 72 auf. Auf der Oberfläche des Substrats erstreckt sich wieder eine SiIiciumdioxidschicht 80 über dem Kanalbereich bzw. auch in der gezeigten Weise etwas über die Source- und Drain-Bereiche. Auf der Isolierschicht 80 befindet sich ebenfalls wieder eine Gate-Elektrode 100, z.B. aus Aluminium. Die N Bereiche 71 bzw. 72 sind nun von den P~ Bereichen 61 und 62 umgeben, so daß der Mittelteil 63' des Kanalbereichs aus P Material besteht und seitlich von zwei P~ Bereichen flankiert wird, die in Fig. 3 mit 61' bzw. mit 62' bezeichnet sind.
Es ist ersichtlich, daß die AusfUhrungsbeispiele nach den Fign. 1 und 2 insofern einander ähnlich sind, als jedes einen zusammengesetzten Kanal aufweist, der nämlich aus zwei P*" Bereichen auf jeder Seite eines (dazwischenliegenden) P Bereichs besteht. Auch der Kanalbereich der Ausführung nach Flg. 3 ist entsprechend
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zusammengesetzt und wirkt in gleicher Weise. Es ist möglich, die Anordnungen nach den Fign. 1 bis 3 hinsichtlich der P-" Bereiche im sog. Verarmungsbetrieb (depletion mode) zu betreiben, bei dem ein Stromfluß auch ohne ein an das Gate angelegtes Signal stattfindet. Vorzugsweise werden jedoch die Bereiche im sog. Anreicherungsbetrieb (enhancement mode) mit einer sehr geringen Schwellenspannung betrieben. Der P Bereich wird im konventionellen Anreicherungsbetrieb betrieben. Für den Fall, daß die P Bereiche im Anreicherungsbetrieb betrieben werden, ist es notwendig, daß die zugehörige Schwellenspannung dieser Bereiche deutlich unterschiedlich von der Schwellenspannung des P Bereichs ist, was durch die relativen Dotierungskonzentrationen dieser Gebiete bestimmt ist. In diesem Fall arbeiten die in den Fign. 1 bis 3 dargestellten Halbleiteranordnungen wie mit einem kurzen Kanal ausgeführte Feldeffekttransistoren in normaler Betriebsweise, d.h. die P~ Bereiche werden auf ein entsprechendes Signal hin von Ladungsträgern verarmt, und der P Bereich weist die für solche Elemente normale Funktion auf, wobei die Gesamtanordnung die Eigenschaften eines mit einem kurzen Kanal ausgestatteten Elements aufweist. Bei Drain Source-Spannungen oberhalb von 3 V können zwar noch heiße Elektronen in die SiO2-Schicht in der Nähe der Drain eindringen. Die Verschiebung der Schwellenspannung in dem an die Drain angrenzenden P~ Kanalbereich hat jedoch solange keinen Einfluß auf die Gesamtfunktion des Bauelementes, wie nicht die Schwellenspannungsverschiebung in diesem Bereich größer wird als die Schwellenspannung des P Bereiches, Demzufolge weist ein derart aufgebautes Schaltelement verbesserte Betriebseigenschaften bei größeren Drain-Source-Spannungen auf.
Wegen seines symmetrischen Aufbaus können solche mit einem zusammengesetzten Kanal ausgelegte Bauelemente entsprechend den Fign. 1 bis 3 ohne Berücksichtigung einer festen Zuordnung der Elektroden als Source- oder Drain-Elektroden betrieben werden. Das ist insbesondere in solchen Anwendungsfällen von Vorteil, bei denen die Source- und Drain-Elektroden in bestimmten Betriebsphasen, z.B. bei bestimmten Frequenzen, ihre Rolle wechseln.
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"i-
Anhand der Fign. 4 und 5 wird im folgenden ein neues Herstellungsverfahren für das in Fig. 3 dargestellte Bauelement näher beschrie-· ben. Gemäß Fig. 4 wird ein P Substrat 50 für Bauelemente vom N-Kanaltyp verwendet. In üblicher Weise werden eine Oxidschicht 51 sowie eine Photolackschicht 52 ausgebildet, in denen dann Fenster für die Source- und Drain-Diffusionen geöffnet werden. Durch diese Fenster werden dann durch Diffusion Arsen und Phosphor eingebracht. [Weitere Möglichkeiten wären, eine Ionenimplantation einzusetzen joder ein dotiertes Oxid zu benutzen, aus dem bei einer anschließenden Wärmebehandlung die Dotierungsstoffe in das Siliciumsubstrat diffundieren könnten. Die Dotierungs- bzw. Diffusionsprofile für die Arsen- und Phosphorionen werden in an sich bekannter Weise durch Steuerung der Temperatur, der Dauer der Wärmebehandlung und durch entsprechende Auswahl der Dotierungsdichten festgelegt. Diese Parameter werden so gesteuert, daß das N dotierende Phosphor in das P Substrat in der in Fig. 4 gezeigten Weise zur !Schaffung der P Bereiche 61 und 62 eindiffundiert. Zur gleichen !Zeit bewirkt die Kombination der Phosphor- und Arsendiffusion,
Λ.
daß die Bereiche 71 und 72 zu N Bereichen werden. Im P Substrat (bleiben letztlich die N+ Bereiche für Source und Drain 71 bzw. 72 zurück, die durch einen Kanalbereich voneinander getrennt sind. |Der Kanalbereich seinerseits umfaßt die P~ Bereiche 61' und 62f, idie sich bis zur Oberfläche des Substrats im Kanalbereich erstrecken und von einem P Bereich getrennt sind, der mit 63' bezeichnet ist und von dem genannten Diffusionsvorgang nicht betroffen wurde. Damit wird also eine Struktur der in Fig. 3 gezeigten j Art erzielt, bei der der zwischen Source und Drain befindliche '. jKanalbereich zwei P Bereiche mit einem dazwischenliegenden P Be- ! ,reich umfaßt. Vorzugsweise wird für Ausführungsbeispiele der im j Zusammenhang mit den Fign, 3 bis 5 beschriebenen Art ein P Sub- ί strat mit einem spezifischen Widerstandswert von 1 Sl · cm benutzt,
20 3 wobei Arsen mit einer Konzentration von 1 · 10 Atomen/cm und Phosphor mit etwa derselben Konzentration diffundiert wird. Der | sich daran anschließende Wärmevorgang erfolgt bei etwa 1050 0C \ über etwa 90 Minuten.
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Nach Entfernung der Siliciumdioxid- und Photolackschichten kann
in bekannter Weise die aus Fig. 3 ersichtliche Gate-Struktur hergestellt sowie die weitere Fertigstellung des Feldeffekttransistor^ vorgenommen werden. !
i Bei der Herstellung einer Anordnung, wie sie in Fig. 1 dargestellt!
ist, läßt sich unschwer ein Dotierungsprofil der in Fig. 5 gezeig- ' ten Art ausbilden. Dabei ist mit L die Kanallänge bezeichnet. Benachbart zu Drain und Source ergeben sich somit P Bereiche, die ;
eine geringe Schwellenspannung beim Anreicherungsbetrieb aufweisen^ Das (dazwischenliegende) P Gebiet ist dagegen mit relativ hoher ' Schwellenspannung für den Anreicherungsbetrieb ausgelegt, so daß ' der Feldeffekttransistor für relativ hohe Drain-Source-Spannungen ; in der gewünschten Weise arbeitet. Da die Ausführungsbeispiele
nach den Fign. 2 und 3 von (demgegenüber höher dotierten) P Substraten ausgehen, ergeben sich dafür etwas unterschiedliche
Dotierungsprofile, wobei jedoch die effektiven Verhältnisse hin- ; sichtlich der spezifischen Widerstandswerte etwa gleich bleiben.
jDas beschriebene Verfahren ist insoweit besonders vorteilhaft, ι jals es die Herstellung von Feldeffekttransistoren mit zusammen- ; !gesetzten Kanalbereichen mit großer Integrationsdichte unter Bei- '. behaltung des übrigen konventionellen Verfahrensablaufs gestattet.
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Claims (9)

  1. PATENTANSPRÜCHE
    Isolierschicht-Feldeffekttransistor mit in einem HaIbleitersubstrat vom ersten Leitfähigkeitstyp in einem die Länge des Kanalbereichs bestimmenden Abstand von-
    ' einander angeordneten Source- und Drain-Dotierungsbebe-
    ι reichen vom dazu entgegengesetzten zweiten Leitfähigkeitstyp dadurch gekennzeichnet, daß der Kanalbereich in seiner seitlichen Erstreckung an der Substratober-
    ; fläche aus drei Bereichen vom gleichen ersten Leitfähig-
    ■ keitstyp zusammengesetzt ist, von denen der erste und j dritte Bereich einen hinsichtlich des dazwischenlie-
    genden zweiten Bereiches verschiedenen spezifischen
    ■ Widerstandswert aufweisen.
  2. 2. Feldeffekttransistor nach Anspruch 1, gekennzeichnet durch ein Substrat aus Ρ** Halbleitermaterial, durch Source- und Drain-Dotierungsgebiete aus N Material und durch aus P~ Material bestehende erste und dritte Bereiche, die durch den zweiten Bereich aus P Material getrennt sind (Fig. 1).
  3. 3. Feldeffekttransistor nach Anspruch 1, gekennzeichnet durch ein Substrat aus P~ Material mit darin angeordne-
    ! ten Source- und Drain-Dotierungsbereichen aus N Material und durch erste und dritte Bereiche aus P Material, die durch den zweiten Bereich aus P Material getrennt sind (Fig. 2).
    ,
  4. 4. Feldeffekttransistor nach einem der vorhergehenden Ansprüche, insbesondere nach Anspruch 3, dadurch gekennzeichnet, daß der erste und/oder dritte Bereich jeweils das Source- und/oder Drain-Dotierungsgebiet umgibt (Fig. 3).
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  5. 5. Verfahren zur Herstellung eines Isolierschicht-Feldeffekttransistors, nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die folgenden Verfahrensschritte:
    - Ausbilden einer Oxidschicht sowie einer Photolackschicht auf der Oberfläche eines Halbleitersubstrats vom ersten Leitfähigkeitstyp;
    - öffnen von die Lage der Source- und Drain-Dotierungsgebiete definierenden Fenstern in den das Substrat bedeckenden Schichten;
    \ - Einbringen von Dotierungsstoffen desselben Leitfähig-
    , keitstyps jedoch unterschiedlicher Diffusionsrate in die in den Fenstern freiliegenden Substratbereiche, so daß Source- und Drain-Dotierungsgebiete von gegenüber dem Substrat entgegengesetztem Leitfähigkeitstyp entstehen, an die sich jeweils in Richtung auf den Kanalbereich mit dem Substratmaterial den gleichen
    ' Leitfähigkeitstyp jedoch unterschiedliche Leitfähigkeit aufweisende erste bzw. dritte Bereiche anschließen, zwischen denen ein zweiter Bereich vom ersten Leitf fähigkeitstyp jedoch gegenüber dem ersten und dritten Bereich unterschiedlichem spezifischen Widerstandswert verbleibt.
  6. 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet,
    daß die verwendeten Dotierungsstoffe Arsen und Phosphor
    umfassen.
  7. 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das Arsen und Phosphor mittels Ionenimplantation eingebracht wird.
  8. 8. Verfahren nach Anspruch 6, dadurch .gekennzeichnet, daß das Arsen und Phosphor mittels Diffusion einge-
    Fi 975 022 709 828/0 58 θ
    '3.
    bracht wird.
  9. 9. Verfahren nach einem der Ansprüche 5 bis δ, dadurch gekennzeichnet, daß im Anschluß an das Einbringen der Dotierungsstoffe ein Wärmeprozeß durchgeführt wird.
    Fi 975 022 709828/0588
DE2655998A 1975-12-31 1976-12-10 Isolierschicht-Feldeffekttransistor mit zusammengesetztem Kanal und Verfahren zu seiner Herstellung Expired DE2655998C2 (de)

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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4173791A (en) * 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory array
US4212683A (en) * 1978-03-27 1980-07-15 Ncr Corporation Method for making narrow channel FET
US4485390A (en) * 1978-03-27 1984-11-27 Ncr Corporation Narrow channel FET
JPS54144183A (en) * 1978-05-01 1979-11-10 Handotai Kenkyu Shinkokai Insulated gate type electrostatic induction transistor and semiconductor integrated circuit
JPS5561069A (en) * 1978-10-31 1980-05-08 Fujitsu Ltd Manufacture of semiconductor device
US4282646A (en) * 1979-08-20 1981-08-11 International Business Machines Corporation Method of making a transistor array
US4329186A (en) * 1979-12-20 1982-05-11 Ibm Corporation Simultaneously forming fully implanted DMOS together with enhancement and depletion mode MOSFET devices
US4369072A (en) * 1981-01-22 1983-01-18 International Business Machines Corp. Method for forming IGFET devices having improved drain voltage characteristics
US5118631A (en) * 1981-07-10 1992-06-02 Loral Fairchild Corporation Self-aligned antiblooming structure for charge-coupled devices and method of fabrication thereof
EP0069649B1 (de) * 1981-07-10 1989-04-19 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Selbstjustierende Überlaufanordnung für ladungsgekoppelte Elemente und Verfahren zu ihrer Herstellung
JPS5833870A (ja) * 1981-08-24 1983-02-28 Hitachi Ltd 半導体装置
FR2529715A1 (fr) * 1982-07-01 1984-01-06 Commissariat Energie Atomique Procede d'optimisation du dopage dans un transistor mos
JPS59126674A (ja) * 1983-01-10 1984-07-21 Toshiba Corp 情報記憶用半導体装置
JPS62283667A (ja) * 1986-05-31 1987-12-09 Toshiba Corp 半導体装置の製造方法
JPS63119574A (ja) * 1986-11-07 1988-05-24 Toshiba Corp 半導体装置の製造方法
US4906588A (en) * 1988-06-23 1990-03-06 Dallas Semiconductor Corporation Enclosed buried channel transistor
US5122474A (en) * 1988-06-23 1992-06-16 Dallas Semiconductor Corporation Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough
US4943537A (en) * 1988-06-23 1990-07-24 Dallas Semiconductor Corporation CMOS integrated circuit with reduced susceptibility to PMOS punchthrough
EP0513415A1 (de) * 1991-05-16 1992-11-19 Kabushiki Kaisha Toshiba FET mit isoliertem Gate mit doppel-schichtigen Wannen von niedriger und höherer Störstoffkonzentrationen und sein Herstellungsverfahren
JP3212150B2 (ja) * 1992-08-07 2001-09-25 株式会社日立製作所 半導体装置
JPH10214964A (ja) * 1997-01-30 1998-08-11 Oki Electric Ind Co Ltd Ｍｏｓｆｅｔ及びその製造方法
US11552169B2 (en) * 2019-03-27 2023-01-10 Intel Corporation Source or drain structures with phosphorous and arsenic co-dopants
US11804523B2 (en) * 2019-09-24 2023-10-31 Intel Corporation High aspect ratio source or drain structures with abrupt dopant profile

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1153428A (en) * 1965-06-18 1969-05-29 Philips Nv Improvements in Semiconductor Devices.
GB1316555A (de) * 1969-08-12 1973-05-09
US3806773A (en) * 1971-07-17 1974-04-23 Sony Corp Field effect transistor having back-to-back diodes connected to the gate electrode and having a protective layer between the source and the diodes to prevent thyristor action
US3877055A (en) * 1972-11-13 1975-04-08 Motorola Inc Semiconductor memory device
US3883372A (en) * 1973-07-11 1975-05-13 Westinghouse Electric Corp Method of making a planar graded channel MOS transistor
JPS571904B2 (de) * 1973-07-12 1982-01-13
JPS5036087A (de) * 1973-07-13 1975-04-04
US3996655A (en) * 1973-12-14 1976-12-14 Texas Instruments Incorporated Processes of forming insulated gate field effect transistors with channel lengths of one micron in integrated circuits with component isolated and product
US3909320A (en) * 1973-12-26 1975-09-30 Signetics Corp Method for forming MOS structure using double diffusion

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
IBM Technical Disclosure Bulletin, B1.17, Nr. 4, Sept. 1974, S. 1208,1209 *
IBM Technical Disclosure Bulletin, B1.18, Nr. 1, Juni 1975, S. 95, 96 *

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