DE2640525A1 - Verfahren zur herstellung einer halbleiteranordnung und anordnung, die durch dieses verfahren hergestellt ist - Google Patents

Verfahren zur herstellung einer halbleiteranordnung und anordnung, die durch dieses verfahren hergestellt ist

Info

Publication number
DE2640525A1
DE2640525A1 DE19762640525 DE2640525A DE2640525A1 DE 2640525 A1 DE2640525 A1 DE 2640525A1 DE 19762640525 DE19762640525 DE 19762640525 DE 2640525 A DE2640525 A DE 2640525A DE 2640525 A1 DE2640525 A1 DE 2640525A1
Authority
DE
Germany
Prior art keywords
silicon
layer
pattern
metal
zones
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19762640525
Other languages
English (en)
Other versions
DE2640525C2 (de
Inventor
Hermanus Josephus Henr Wilting
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of DE2640525A1 publication Critical patent/DE2640525A1/de
Application granted granted Critical
Publication of DE2640525C2 publication Critical patent/DE2640525C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/147—Silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

PHN.8138.
Verfaha-en zur Herstellung einer Halbleiteranordnung iind Anordnung, die durch dieses Verfahren hergestellt ist
\ ι
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiteranordnung, bei dem eine Oberfläche eines Halbleiterkorpers mit einer Isolierschicht versehen und auf dieser Isolierschicht eine Silizlumschicht gebildet wird, die in ein gewünschtes Muster gebracht wird, wonach die Halbleiteroberfläche durch Materialzufuhr aus der Umgebung unter Verwendtr^g wenigstens eines Teiles des genannten Musters als Maske mit mindestens zwei Elektrodenzonen versehen wird0
Die Erfindung bezieht sich ausserdeni auf eine durch dieses Verfahren hergestellte Halbleiteranordnung.
709813/0693
GONTKK1? M. DAVID £~ '"^2FCTS25
J ■ 1 ' - - r ι- -, ρ
ifnaiüBi. (i.V. HH1LU1O- CLOiiiLAMPENFABRIEKEji 9.7.1976.
Akte: ■'/-' Λ. λ ■ i-.
PHN.8138. 9.7.76ο
Ein Verfahren der obenbeschriebenen Art ist bekannt und wird insbesondere zur Herstellung von Feldeffekttransistoren mit isolierter Gate-Elektrode verwendet; siehe z.B. Z.E.E.Eo1 Spectrum, Band 6, Oktober 1969, S 28-35.
Silizium und vor allem polykristallines Silizium wird in der Halbleitertechnik oft als Gate-Elektrode für Feldeffektanordnungen mit isolierter Gate-Elektrode, aber auch zugleich als Verbindungsleiter verwendet.1 Obgleich dies technologisch grosse Vorteile bietet, ist in vielen Fällen der verhältnismässig hohe spezifische Widerstand polykristallinen Siliziums ein wesentlicher Nachteil. Dieser Nachteil kann teilweise dadurch beseitigt werden, dass das Siliziumnhoch dotiert wird. Der dadurch erzielbaren Leitfähigkeit wird aber durch die beschränkte Löslichkeit des Dotierungsmaterials in Silizium eine Grenze gesetzt und eine genügend hohe Leitfähigkeit wird denn auch in vielen Fällen nicht erzielt.
Es wurde versucht (siehe z»B.' I.B9M,Technical Disclosure Bulletin, Band 17, Nr. 6,November 1974, S. 1831-1833), dieses Problem dadurch zu läsen, dass das Silizium bei erhöhter Temperatur mit einem Metall, z.B. Pt, Pd, Co oder Ni, zur Reaktion gebracht wird, wodurch das Silizium völlig oder teilweise in ein Metallsilizid umgewandelt wird,1 Diese Metallsilizide weisen im allgemeinen eine sehr hohe Leitfähigkeit auf „'
709813/0693
PHN.8138. 9.1.76.
Ein Nachteil derartiger Silizidsysteme ist aber der, dass sie meistens keine oder nur eine geringe Beständigkeit gegen hohe Temperaturen aufweisen. Dadurch sind sie in den üblichen Verfahren oft schwer anwendbare Venn z.B.1 in einer integrierten Schaltung mit MOS-Transistoren Gate-Elektroden aus einem Metallsilizid verwendet werden müssen, lassen sich diese nicht oder nur schwer als Maske für die selbstregistrierende Anordnung der Source- und Drain-Elektroden verwenden, wenn wenigstens diese Source- und Drain-Elektroden bei hoher Temperatur, z»Bo; durch Diffusion, erhalten werden. In diesem Falle kann zwar versucht werden, die Silizidbildung bis auf einen späteren Zeitpunkt zu verschieben, so dass danach keine Behandlung bei hoher Temperatur mehr stattfindet, aber dann soll das Silizium vor der Anordnung des Metalls freigelegt werden. Dabei werden dann jedoch im allgemeinen auch die auf den bereits gebildeten Halbleiterzonen vorhandenen Schutzschichten entfernt, was zu Kurzschlüssen oder anderen Komplikationen führen kann. Die Erfindung bezweckt u.a., die vorgenannten Schwierigkeiten zu vei'meiden oder wenigstens erheblich zu verringern.
' Die Erfindung bezweckt weiter, ein Verfahren zu schaffen, durch das ein sehr gut leitendes Muster erhalten werden kannj von dem wenigstens ein Teil als
709813/0693
Gate-Elektrode in. Selbstregistrierung mit den Source- und Drain-Elektroden angewendet werden lcaim0' 1 Die Erfindung bezweckt ausserdem, ein Verfahren
zu schaffen, durch, das ein Metallsilizidmuster hergestellt werden kann, ohne dass vorher bereits gebildete Passivierungsschichten entfernt zu werden brauchen0 ¥eiter bezweckt die Erfindung, ein Verfahren
zu schaffen, durch da.s Feldeffekttransistoren mit isolierter Gate-Elektrode hergestellt werden, die wegen ihrer geringen Abmessungen filz* Anwendung bei sehr hohen Frequenzen geeignet sinde :
Der Erfindung liegt u«a,: die Erkenntnis zugrunde, dass dies dadurch erreicht Airerden 3cann, dass ein Teil des Siliziummusters wahrend eines Teiles des Vorgangs mit einer vor Oxidation und auch vor einer materialentfernenden Behandlung schützenden Schicht überzogen wird,]
Daher ist ein Verfahren der eingangs genannten Art nach der Erfindung dadurch gekennzeichnet, dass nach der Erzeugung der Siliziumschicht auf dieser Schicht stellenweise eine vor Materialentfernung und vor Oxidation schützende Maskierungsschicht entsprechend dem genannten Muster gebildet wird, wonach die nicht unter der Maskierungsschicht liegenden Teile der Silizium-Schicht entfernt werden; dass dann wenigstens die frei-
709813/0693
PHN,8138, 9.7.76.
liegenden Ränder des erhaltenen Siliziuimnustors einer Oxidationsbehandlung unterworfen werden, wonach durch selektive Entfernung der Maskierungsschicht nur die obere Fläche des Siliziummusters freigelegt wird; dass danach auf der Oberfläche ein Metall abgelagert wird, wonach das Ganze einer Temperaturbehandlung unterworfen wird, wodurch wenigstens ein Teil des Siliziummusters durch Reaktion mit dem Metall in ein Metallsilizid umgewandelt wird, und dass anschliessend das nicht umgewandelte Metall entfernt wird«
Das Verfahren nach der Erfindung ermöglicht es, die Metallsilizidbildung bis auf einen möglichst späten Zeitpunkt, d.h. bis nach oder während der Bildung der
\ Blektrodenzonen, zu verschieben, ohne dass vorher bereits gebildete Passivierungsschichten entfernt zu werden brauchen.- Dies ist dadurch möglich, dass bei dem Verfahren nach der Erfindung nur die obere Fläche des Siliziuramusters der Silizidbildung ausgesetzt wird*-;* Da ferner das Siliziummuster vor oder spätestens während der Bildung des Metallsilizids als Maske für die Bildung der Elektrodenzonen verwendet wird, brauchen nach der Silizidbildung keine hohen Temperaturen mehr angewandt zu werden, so dass auch Metallsilizide, die eine sehr geringe Beständigkeit gegen hohe .Temperaturen aufweisen, Anwendung finden könnene
709813/0693
PHN.8138β 9.7.76.
Ein erheblicher Vorteil der Möglichkeit zur Anwendung eines Metallsilizids als Gate-Elektx'ode bestellt weiter darin, dass die Dicke des Silizidmusters wegen der sehr viel höheren Leitfähigkeit viel kleiner als bei Anwendung polykristallinen Siliziums sein kann, sogar wenn letzteres hochdotiert ist0 Dadurch kann auch die Verlagerung der Oberfläche, auf der die endgültige Metallisierung gebildet werden muss, viel geringer sein.
Das Verfahren ist von besonderem Interesse für die Herstellung von Feldeffekttransistoren mit isolierter Gate-Elektrode, wie nachstehend näher beschrieben werden wird."
Die Erfindung wird nachstehend an einigen Ausführungsbeispielen an Hand der Zeichnung näher erläutert,- Es zeigen:
Fig.' 1 bis 6 die Herstellung einer Halbleiteranordnung nach der Erfindung in aufeinanderfolgenden Stufen,
Figo 7 bis 13 die Herstellung einer anderen Halbleiteranordnung nach einer Abwandlung des erfindungsgemässen Verfahrens, und
Fig. i4 bis 16 die Herstellung einer dritten Halbleiteranordnung nach einer weiteren Abwandlung des erfindxingsgeinässen Verfahrens.
Die Figuren sind schematisch im Querschnitt
709813/0693
8138ο 9.7^76.
und nicht masstäblich gezeichneto Entsprechende Teile sind im allgemeinen mit den gleichen Bezugsziffern bezeichnet o! Sofern die Halbleiterzonen schraffiert sind, sind Gebiete vom gleichen Leitfähigkeitstyp in derselben Richtung schraffiert»1
In den Fig© t bis 6 wird schematisch im Querschnitt die Herstellung einer Halbleiteranordnung durch Anwendung des Verfahrens nach der Erfindung dargestellt« Es wird (siMie Fig,' 1) von einem Halbleiterkörper 1, in diesem Beispiel von einer Siliziumscheibe 1, in diesem Falle vom n-LeitfShigkeitstyp, ausgegangen, aber dies ist nicht notwendig, und die Bearbeitung kann auf analoge Weise auf einer p-leitenden Scheibe durchgeführt werden.
Die Scheibe weist einen spezifischen Widerstand von z.B, 1 n.cin auf·1 Auf der Scheibe ist (siehe Fig. 1) durch Anwendung bekannter Verfahren, ΖτΒ. durch -pyroly.tisch.es Niederschlagen, eine etwa 1 /um dickeοSchicht Z aus Siliziumoxid gebildet, in die eine Oeffnung geätzt ist, in der ein Feldeffekttransistor angeordnet werden wird» Innerhalb der Oeffnung wird die Oberfläche 3 der Siliziumscheibe mit einer elektrisch isolierenden Schicht tiberzogen, die ebenfalls aus Siliziumoxid besteht, eine Dicke· von etwa 0,1 /um aufweist und z,B#· durch, thermische Oxidation erhalten ist0· Auf dieser Isolierschicht K und auch auf der dickeren. Oxidschicht 2 wird nun
709813/0693
PIDf. 8138. 9.7.76.
eine Schicht 5 aus polykristallinen! Silizium mit einer Dicke von z.B.1 0,2/um auf übliche ¥eise, z.Bo ! durch Zersetzen einer gasförmigen Siliziumverbindung, niedergeschlagen« Auf der Schicht 5 wird dann nach der Erfindung auf in der Halbleitertechnik allgemein übliche ¥eise eine dünne, zcBc 0,05 /um dicke Schicht 6 aus Siliziumoxid und auf dieser Schicht eine etwa 0,1 /um dicke Schicht 7 aus Siliziumnitrid gebildete- Die Schichten 6 und werden darm z.B.' durch in der Halbleitcrtechnik übliche photolithographische Aetztechniken in ein bestimmtes Muster gebracht, wobei als Maskierung eine (nicht dargestellte) Photοlackschicht, als Aetzmittel für das Siliziumnitrid Phosphorsäure bei etwa 150°C und als Aetzmittel für das Siliziurnoxid eine fluorwasserstoffhaltige Lösung verwendet werden kann. Für Einzelheiten in bezug auf die Bildung, Maskierung und Aetzung von Oxid- und Nitridschichten sei auf Appels et al, Philips' Research Reports, Apx-il 1970, S,: 118-132 verwiesen.
Nach Entfernung des Photolacks ist dann die Konfiguration, nach Fig. 1 erhaltene
Die polycristalline Siliziumschicht 5 wird nun mit einem bekannten Aetzmittel weggeatzt, das z.B. Fluorwasserstoff und Salpetersäure enthält. Dabei wirlct die zusammengesetzte Schicht (6, 7) als Maske, so dass nur die nicht von dieser Schicht bedeckten Teile der
709813/0693
PHN.813Ü. 9.1*16.
Schicht 5 entfernt werden, Dabei tritt eine gewisse Untor?ü.tzung auf, die jedoch für die Erfindung nicht wesentlich ist "und der Deutlichkeit halber in den
Figuren nicht angegeben ist. So ist das Siliziurmnuster 5A»B. der Fig» 2 erhalten, wobei der Teil A des erhaltenen Musters die Gate-Elektrode eines Feldeffekttransistors bilden wird, während der Teil B einen Schnitt durch einen durch das Muster gebildeten Verbindungsleiter darstellt 0
Anschiiessend werden in diesem Beispiel nach der Erfindung die nicht unter dem polykristallinen Siliziunmiuster liegenden Teile der Isolierschicht k entfernt, wonach z,Bo durch Diffusion aus der Umgebung ein Akzeptor, z.B. Bor, in den Halbleiterkörper zur Bildung p~leitender Elektrodenzonen 8 und 9 unter Verwendung des Teile£j 5A des Siliziummusters mit den darauf liegenden Schichten 6 und 7 als Maske eingeführt wird. Dabei wird die Struktur nach Fig» Z erhalten, ¥emi die Zonen 8 und 9 nicht durch DiiTusion, sondern Z0B0 durch Ionenimplantation gebildet werden, kann die Implantation erwünschtenfaIls durch die Isolierschicht k hindurch stattfinden, in welchem Falle die Schicht k·. nicht entfernt zu werden braucht,
Dann wird das Ganze einer Oxidationsbehandlung, z.B. durch Erhitzung in feuchtem Stickstoff während
709813/069 3
ΡΗΝ,-8138. 9.7.76.
etwa einer Stunde bei 1OOO°C unterworfen«, Dadurch werden die freiliegenden Ränder 10 des Siliziummusters mit einer 0,5/UiQ dicken Oxidschicht oder -wand 11 überzogen (siehe Fig. 3)· Während dieser Oxidation werden zu gleicher Zeit die Elektrodenzonen 8 und 9 mit einer 0t5/um dicken Oxidschicht 12 überzogen.' Diese Schicht 12 kann aber auch während der Bildung der Zonen 8 und 9 in einer oxidierenden Atmosphäre gebildet werden.
Nun wird nach der Erfindung die Maskierungsschicht (65 7) selektiv durch Aetzen entfernt, wobei in aufeinanderfolgenden Aetzschritten die Schichten 7 roid weggeätzt werden. Da die Oxidschicht 6 sehr dünn ist, werden sogar ohne Maskierung die Schichten 2, 11 und dabei nur teilweise weggeätzt (siehe Fig. h)· Nur die obere Fläche des Siliziummusters 5A,B wird daher"freigelegt, was für die Erfindung wesentlich ist.
Dann wird auf der ganzen Oberfläche ein Metall, in diesem Beispiel eine Platinschicht 15 niit einer Dicke von z.B. 0,1 /um abgelagert, wonach durch Erhitzung auf 500°C während I5 Minuten in einer inerten oder reduzierenden Atmosphäre der doppeltschraffierte Teil 16, der von der gestrichelten Linie (Fig. 5) begrenzt wird, in Platinsilizid umgewandelt wird. Dabei wii-d die Dicke des Leitermusters vergr'ossert, was in der Zeichnung schematisch angedeutet isto In diesem Beispiel
709813/069 3
PHN. 8138. 9.7.76·
wird auf dem polykristallinen Silizium die Metallschicht völlig in Silizid umgewandelt j vor allem bei Anwendung eines anderen Metalls ist es aber möglich, dass auf dem Silizid 1.6 noch eine dünne nicht umgewandelte Metallschicht vorhanden ist."
Nun wird durch Aetζ en in zeB* Königswasser das nicht umgewandelte Platin 15 entfernt. Das nun erhaltene Platinsilizidmuster 16 ist durch Anwendung des Verfahrens nach der Erfindung hergestellt, ohne dass dazu die Oxidwände 11 und die Passivierungsschicht 12 entfernt zu werden brauchten, so dass keine Gefahr vor Verunreinigungtund somit vor Verschlechterung der Eigenschaften ( der pn-Uebergänge 13 void 14 besteht.
Die Anordnung mit einem. Feldeffekttransistor mit isolierter Gate-Elektrode, von dem die Zonen 8 und die Source- bzw. Drain-Zonen und von dem ö.ar Teil 16A des Platinsilizidmusters (zusammen mit dem nichtumgewandelten Teil des polykristallinen Siliziums) die Gate-Elektrode und ein anderer Teil 16B einen Verbindungsleiter bilden, wird nun dadurch fertiggestellt, dass auf dem Ganzen, einschliesslich des Metallsilizidmusters, eine schützende elektx'isch isolierende Schicht 17 aus pyrolytischem Siliziuinoxid mit einer Dicke von 1 /tun abgelagert wird, darin auf übliche Weise Kontaktfenster geätzt werden und schliesslich ein Metallisierungsmuster. 185 vorzugsweise
709813/0693
PHN.813S0 9o7076.
aus A lumiziium, gebildet wird (siehe Fig. 6)* Dei" Teil 1 6B eines Motallsilizidmusters kann avif übliche Weise als Verbindimgsleiter zwischen verschiedenen, in der Figur nicht näher dargestellten weiteren Elementen der· integrierten Schaltung dienen und kann gegebenenfalls die erste Schicht eines Mehrschichtenverdrahtungsinusters bilden. Wo nötig kann der Teil 16B über ein Kontaktfenster in der Schicht kontaktiert werdeno
Die erhaltene Anordnung enthalt nun ein sehr gut leitendes PlatinsiliKidmuster, das weiter nicht hohen Temperaturen ausgesetzt zu werden braucht, weil die Zonen 8 und 9 bereits vor dem M&tallsilizid. gebildet waren.
Die Gesamtdickc des S±liisidmus1:ers beträgt nun nur etwa 0,3/Um0 Dieser Wert kann wegen der hohen Leitfähigkeit'von Metallsiliziden erwünschteirfalls noch niedriger sein« Die Verlagerung der Oberflache, auf der die endgültige Metallisierung 18 gebildet wird, kann daher geringer als bei Anwendung von- polykristallinem Silizium als Leitermuster sein, welches Muster, um brauchbare Reihenwiderstände zu erhalten, im allgemeinen mindestens 0,5/um dick sein muss,,
In don Fig* 7 "bis 13 ist ein anderes Amiendungsbeispiel des Verfahrens nach der Erfindung dargestellt, und zwar die Herstellung eines sogenannten D-MOS-Transistor&, auch r.ls DSA-(Diffused Self -Aligned ):iGS-Trruif;i pt or
709813/0693
PHNT. 8138
bezeichnet, wobei ausser der Source- und Drain-Elekfcrodenzonen aucli wenigstens ein Teil des Kanalgebietes durch Dotierung, vorzugsweise durch Diffusion, erhalten wird0 Es wird von einer Siliziumscheibe 1 mit einem verhältnis— mUsßig hohen spezifischen Widerstand, z,B» 20 bis 30 Ω«cm ausgegfingeiif die in diesem Beispiel sowohl ii— als auch p-leitertd sein kann0 Wie in dem ersten Beispiel wird darauf eine dicke, z.B,' 1 >um dicke Schicht 2 aus Siliciumoxid gebildet, in die ein Fenster für die Herstellung eines Feldeffekttransistors ge&tzt wird» Die Schicht 2 kann aiif pyrolytis ehern Wege gebildet werden und, wie in Figo 7 dargestellt ist, auf der Oberfläche 3 liegen» Die Schicht 2 kann, aber auch durch örtliche thermische Oxidation erhalten werden und dann^völlig oder teilweise in das Silizitim versenkt sein, wie in dem vorgenannten Aufsatz von Appe3:s in Philips Research-Reports beschrieben ist ο
Auf dem Ganzen wird nun wieder eine elektrisch isolierende Schicht K gebildet, die aber in diesem Beispiel eine zusammengesetzte Schicht ist und aus einer Schicht 4a aus Siliziumoxid mit einer Dicke von etwa 0,07/iini und einer darauf liegenden Schicht h-B aus Siliziumnitrid mit einer Dicke von etwa 0,0^/um besteht» Auf der Nitridschicht ^B wird dann eine Schicht 5 2^5 polykristallinen! Silizium mit einer Dicke von Z0B* 0,2/um
709813/0693
PHN.8138
darauf eine Maskxerungsschicht aus einer dünnen etwa 0,05/tiin dicken Silizi-ornoxidschicht und einer dickeren etwa O91 /um dicken Silxziunraxtridschicht niedergeschlagen, die, wie im vorhergehenden Beispiel, durch Maskierung und Aetzung in das gewünschte Muster gebracht wird. Mit Hilfe dor zusammengesetzten Maskierungsschicht (6,7) wird nun das polykristalline Silizium 5 durch Aetzen in ein Muster gebracht, von dem ein Teil 5-«- die Gate-Elektrode eines Feldeffekttransistors bilden wird, wahrend ein Teil 5B zu dem Verbindungsniuster gehört (siehe Fig. 8). Anschliessend werden durch thermische Oxidation in feuchtem Stickstoff wahrend einer Stunde bei 10000G die freiliegenden Händer 10 des Silizunirnusters 5A,B oxidiert, wobei diese Ränder mit e'iner Schicht 11 aus Siliziumoxid mit einer Dicke von etwa 0,5 ,um überzogen werden. Die übrigen Teile der Struktur werden dabei infolge des Vorhandenseins der Silisiumnitridschichten kB und 7 nicht oxidiert (siehe Fig» 9).
Mittels eines Aetzvorgangs mit Hilfe von Phosphorsäure bei einer Temperatur von etwa 1500C wird nun die Fit rids chi cht 4B ohne Anwendung einer Maske entfernt. Obgleich dabei die Nitridschicht 7 natürlich auch angegriffen wird, bleibt von dieser Schicht doch ein genügend dicker Teil vie gen. der grösseren Dicke der Schicht 7 erhalten. Durch eine fXuorwasserstoffhaltige
709813/0693
PHKo8138
Aetzflüssigkeit wird dann die Oxidschicht kk entfernt (siehe Fig. 10), wobei ebenfalls die Oxidwand 11 wegen ihrer grSsseren Dicke nur teilweise weggeätzt wirde Durch eine prolytisch gebildete Maske 20 aus Siliziumoxid , die rait grosser Toleranz angeordnet worden kann, wird auf einer Seite des Musterteiles 5A die freiliegende Siliziunioberflache abgedeckt, wonach z.B. durch Diffusion von Bor auf der anderen Seite des Musters 5A eine p-leitende Zone 21 zur Bildung wenigstens eines Teiles des Kanalgebietes des Feldeffekttransistors eindiffundiert wird» Anschliessend wird die Maske 20 entfernt und auf beiden Seiten des Musterteiles 5A ein Donator, z.B» Phosphor, zur Bildung der η-leitenden Zonen 22 und 23, die Source- und Drain-Zonen des Transistors bilden, eindiffundiert. Für beide Diffusionen wird also das Muster 5A als Diffusionsmaske verwendet. Dabei diffundiert die Zone während der Bildung der Zonen 22 und 23 tiefer in den Halbleiterkörper ein, während sich auf·der Halbleiteroberfläche eine Oxid- oder Glasschicht 2k bildet. Diese -Oxidschicht 2k kann aber auch auf andere Weise, z,Bο dadurch gebildet v/erden, dass zunächst die Oberfläche frei von Oxid gemacht und dann durch thermische Oxidation mit einer neuen Oxidschicht versehen wird. Danach werden die Schichten 6 und 7 durch Aetzen entfernt, wodurch, wie im vorJaergelrenden Beispiel s
709813/069 3
9 »"7 r-ί s~ * / . / O ο ·
nur die obere Flüche des polykristallinen Silizium freigelegt v.'irdo Die Oxidschichten 2, 11 und 24 sind nämlich derart dick, dass sie beim Wegätzen der sehr dünnen Oxidschiclit 6 nur zu einem kleinen Teil entfernt werden, auch wenn diese Aetvsung olme Maske stattfindetβ Damit ist die Struktur nach Figo 11 erhaltene Anscliliessend wird auf der· ganzen Oberfläche
z.B, dux-ch Aufdampfen eine Metallschicht 15 (siehe Fig. 12) abgelagert» In diesem Beispiel wird wieder eine Platinschicht mit einer Dicke von 0,1 /um gewählt,. Dann wird auf 500"C während 15 Minuten, in einer inerten oder reduzierenden Atmosphäre erhitzt, wobei der Teil 16 des polykristallinen Siliziummusters in Platinsilizid umgewandelt wird. Obgleich in Fig.· 12, wie in Fig. 5* des vorhergehenden Beispiels, das polykristalline Silizium nur teilweise umgewandelt wird, kann auch das ganze Sili'.ziummuster dadurch umgewandelt werden, dass die Platinschicht dicker gewählt wird0
So entsteht auch hier ein Metallsilizidmuster mit sehr hoher elektrischer Leitfähigkeit, von dem ein Teil 16Ά als Gate-Elektrode und ein anderer Teil 16B als Teil des Verbindungsniusters verwendet wirdc
Nach Entfernung des nicht umgewandelten Platins in Königswasser wird, wie. im vorhergehenden Beispiel, auf pyrolytisch.cn liege eine Siliziuinoxidschicht 17(sil-'^c
709813/0693
PiIN0S 138. 9.7.76.
Figo 13) gebildet, wonach Kontaktfenstei·. durch die Schichten 13 und 2k hindurch gelltet werden und auf übliche Weise eine Aliimiriiumirietallisierimg 18 gebildet wird β
Auf diese Weise ist eine Anordnung mit eines Feldeffekttransistor erhalten, dessen Zonen 22 und 23 zu den Source» und Drain-Zonen gehören, wahrend die Gate-Elektrode 16A wenigstens teilweise aus Platirisilissid besteht.
Was dels Kanalgebiet anbelangt: dieses Gebiet besteht, wenn von einex1 p~leitenden Siliziumscheibe 1 ausgegangen wurde$ aus den zwischen den n-leiteirden Zonen 22 und 23 liegenden Teilen der p~leitenden Zone und des ρ «le it enden Substrats 1 · In diesem Falle kann das Kanalgebiet auf einfache Weise Über einen Kontakt auf dem Substrat ', z«B0 auf dessen Unterseites kontaktiert werden0
Wenn, aber von einer η-leitenden Scheibe 1 ausgegangen wurde, besteht, wenn die η-leitende Zone als Source-Zone verwendet wix^d, die Drain-Zone aus der n~leitenden Zone 23 und aus dem zwischen der p-leitendon. Zone 21 und der !!-»leitenden Zone 23 liegenden Teil des n~leitenden Substrats 1, wahrend das Kanalgebiet durch den zwischen, den n~ le it end en Zonen 22 und 23 liegenden Teil der ρ~leitenden Zone 21 gebildet wird0 In diesem
7 09813/0693
PHN68133. 9 ο 7 ο76.
Falle ist es etwas schwieriger, das Kanalgebiet zu kontaktieren, Brwxinschtenfalls kann dies s»B« mittels einer mit der Zone 21 in Verbindung stehenden p~leitenden Anscli.lnsSrone oder auf andere Weise erfolgen.
AueIi in diesem Beispiel wurde ein gut leitendes Metallsilizidnuster gebildet, ohne dass vorher bereits gebildete Passivierungsschichten entfernt zu werden brauchen und ohne dass das Metallsilizid hohen Temperaturen aus gesetzt zu werden braucht o
Obwohl in diesem Beispiel die Zonen 21, 22 und durch Diffusion gebildet wurdens kann dies auch völlig oder zum Teil auf andere Weise, z,Bt" durch Ionenimplantation, erfolgen.
Ein v/eiterer wichtiger Vorteil des erfindungsgemessen Verfahrens wird an Hand des nachstehenden Beispiels veranschaulicht (siehe Fig. 14 bis 16)» Auch in diesem Beispiel wird eine Halbleiteranordnung mit einem Feldeffekttransistox· mit isolierter· Gate-Blektrode hergestellt und dabei sind die ersten Herstellungsschritte mit denen der Figo 7» 8 und 9 des vorhergehenden Beispiels identisch., wobei von einer η-leitenden Siliziumscheibe mit einem spessifisehen Widex-stand von 1 fl.cm ausgegangen istc Nach einer ersten Abwandlung werden nun, ausgehend von dem Zustand nach Fig. $>j die nicht von dem Muster (5ä,B) bedeckten Teile dor Nitridschicht 4b und der
709813/069 3
PHN,.'!. 13 «
2840525
Oxidschicht 4A und zugleich die auf dem Muster (5A,B) vorhandene Oxidschicht 6 und die vorhandene Nitrids chiclit entfernt, während welcher Vorgänge die Oxidschicht 11 ■wegen ihrer grossen ursprünglichen Dicke von 0,5/Utfi teilweise erhalten bleibt. So wird die Struktur nach Pig0 14 gebildet»·'
Dann wird auf dem Ganzen eine Metallschicht, z,Bo eine 0,2/um dicke Platinschicht 15, abgelagert und wird, wie in den vorhergehenden Beispielen, eine Erhitzung durchgeführt0 ! Da die Schicht 15 in. diesem Falle auch auf beiden Seiten des Musters 5A auf der Siliziumoberfläche liegt, findet auch dort die Bildung von Platinsilizid durch Reaktion der Schicht 15 mit dem Silizium des Substrats 1 statt0 liie in Fig. 15 %deutlich angegeben ist, kommen dabei die Platinsilizidgebiete 31 und 32, die die Source- und Drain-Zonen des Feldeffekttransistors sind und gleichrichtende Metall-Halbleiter-Uebergange (Schottky-Uebergänge) mit dem η-leitenden Silizium 1 bilden, durch die bereits genannte Volumenvergrösserung höher als die obere Fläche der Siliziuinnitridschicht kB zu liegen, die nur etwa 0,1 /um über der ursprünglichen Siliciumoberfläche liegt0 Dadurch würde Gefahr eines KurzschlusstH zv.isohoji der Gate-Elektrode 16A (die in diesen Beispiel völlig in Platinsilisid umgovandGlt ist) und den Platin;-.1.1 i/ieizonrn 31 und yz auftreten.» Hier ergibt'
709813/0693
Pill· »8 130 . 9.7.70«
2840525
sχcli jedoch ein wichtiger weiterer Vorteil eier lvrfindimg. weil nach der Erfindung ein derartiger Kurzschluss durch die Oxidschicht oder -wand 11, die sich, zwischen der Gate-Elektrode 16A und den Source- uxid Drajji-Elektrodeuzojion 31 und. 32 befindet, vermieden wirdo' Die -Anoixinung wird welter dadurch, fertiggeste3.lt, dass, wie in den vorhergehenden Beispielen, das nicht umgewandelte Platin entfernt, eine Siliziumoxldschicht 17 Gebildet wird, Kontakt.fenster geätzt werden und eine Aluminiummetalli« sierung 18 gebildet wird (siehe Fig. 16)*
Im hier besehriebenen Beispiel bestehen die Source- und Dreiin-Zonen 31 und 32 völlig aus Metallsilizido Nach einer Abwandlung können aber, bevor die Metallschicht 15 abgelagert wird, 'durch Eindiffundieren
oder Implantieren eines Akzeptors, Z0B0 Bor, p-leitende Source- und Drain-Zonen 41 und 42 gebildet werden, wie in den Fig. Ik bis 16 gestrichelt angegeben ist, wonach auf diesen Zonen 41 und 42 das Hetallsilizid 31> 32 gebildet wird, das 'mit den p-leitenden Zonen 41 und 42 einen sehr gut leitenden ohmschen Kontakt bildet» In diesem Falle hat die Erfindung den grossen Vorteil, dass der Reihenwidorstand der Source- und Drain-Zonen sehr gering 1st, so dass diese Zonen, wenn sie die Form langgestreckter Streifen aufweisen, ohne Bedenken an einem Ende über ein in bezug auf die Zone kleines IContakt-
7098 13/0693
■ PfIKo öl 38. 9.7.76ο
fenster kontakt iearfc werden könne η ο
Obgleich in den vorhergehenden. Beispielen stets Platin als Metali verwendet wurde, können auch sehr gut andere silizidbildonde Metalle, wie Palladium, Kobalt, Nickel, Titan, Chrom, Zirkon, Tantal, Wolfram, Molybdän oder H&fnixiir., verwendet werden» Von diesen Metallen weist Palladium u.a. den Vorteil auf, dass es bei niedrigex' Temperatur (etwa 2000C) in Sllizid umgewandelt werden kann, und dass sowohl das Palladium selber als auch dessen Silizid leicht ätzbar sind (palladium selber z«B. durch Quellung in Wasserstoff),
Weiter sei noch bemerkt, dass es manchmal vorteilhaft ist, das po3-3rlcristalline Silizium 5 nach oder während seiner Ablagerung uad'-.vor der Bildung des Metallsilizids mit einem Donator oder Akzeptor zu dotieren,, um den spezifischen Widerstand des nicht in Metallsilizid umgewandelten polykristallinen Siliziums zu verringern und/oder der Schvellwertspanmmg des Feldeffekttransistors einen gewünschten Wert su erteilen»
Die Erfindung beschränkt sich nicht auf die hier nur beispielsweise beschriebenen. AusfÜhrungsformen sondern kann in all denjenigen Fällen angewendet werden, in denen gut leitende Elektrodensonen selbstregistriereiid unter Verwendung einer zwischenliegenden, gegen die Halbleiteroberflache isolierten leitenden Schicht als
7098T3/0693
PH1T* fc 138.
Maskierung hergestellt werden sollen» Das endgültig erhaltene Halbleiterbauelement braucht dabei nicht unbedingt ein Feldeffekttransistor zu sein«. Das Halbleitersubstrat kann auch aus einem anderen Halbleitermaterial als Silizium, wie Ge oder einer IH-V-Verbindung, wie GaAs, bestehen5 z»B« in den an Hand der TIgc 1 bis beschriebenen Ausfübrungsbeispielen0 Auch können erwiiiisclitenfalls andere Isolierschichten und andere Maskierungsschichten verwendet werden, sofern diese die erforderlichen Funktionen erfüllen können. In jedem Ausfuhrungsbeispiel können weiter die Leitfähigkeits~ typen aller Zonen (gleichseitig) durch die entgegengesetzten Leitfähigkeit ε typen earsetat werden«
7098 13/069 3
Leerseite

Claims (1)

  1. PATENTANSPRUECHß:
    1.J Verfahren zur Herstellung einer Halbleiteranordnung, bei dem eine Oberfläche eines Halbleiterkörper mit einex5 elektrisch isolierenden Schicht versehen und auf dieser Isolierschicht eine Siliziumschicht gebildet wird, die in ein gewünschtes Muster gebracht wird,-wonach, die Halbleiteroberfläche durch Haterialzufuhr aus der Umgebung unter Verwendung wenigstens eines Teiles des genannten Musters als Maske mit mindestens zwei Elektroden~ Zonen versehen wird, dadurch gekennzeichnet, dass nach der Bildung der Siliziumschicht auf dieser Schicht stellenweise eine vor Materialentfernung und vor Oxidation schützende Maskierungsschicht entsprechend dem gewünschten Muster gebildet wird, wonach die nicht unter der Maskierungs* schicht liegenden Teile der Siliziumschicht entfernt werden; dass dann wenigstens die freiliegenden Ränder des erhaltenen Siliziuinnrasters einer Oxidationsbehandlung unterworfen werden, wonach durch selektive Entfernung der Maskierungsschicht nur die obere Fläche des Siliziummusters freigelegt wird} dass danach auf der Oberfläche ein Metall abgelagert wird, wonach das Ganze einer Temperaturbehandlung unterworfen wird, wodurch wenigstens ein Teil des Siliaiummusters durch Reaktion mit dem Metall in ein Metallsilizid umgewandelt wird, und dass anschliessend das nicht umgewandelte Metall entfernt wirdo'
    709813/0693
    PHN *8138. 9.7·76ν
    2, Verfahren nach. Anspruch 1, dadurch gekennzeichnet, dass ein Metall aus der durch Pt, Pd, Co, Ni, Ti, Cr, Zr, Ta, ¥, Mo lind Hf gebildeten Gruppe verwendet wird, 3o! Verfahren nach ·Anspruch "1 oder 2, dadurch gekennzeichnet, dass die Maskierungschicht Siliziumnitrid enthält.
    4. . Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine Isolierschicht, die aus einer Siliziumoxidschicht und einer darauf liegenden Siliziumnitridschicht besteht, angeordnet wird. 5o Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass zunächst die freiliegenden Ränder des Siliziummusters oxidiert werden, und dass dann die nicht von dem oxidierten Siliziummuster bedeckten Teile der Siliziumnitridschicht entfernt werden.' 6» Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,' dass, bevor das Metall abgelagert wird, die Elektrodenzonen durch Einführung eines Dotierungsstoffes, unter Verwendung des Siliziummusters als Maske gebildet werden. 7· Verfahren nach einem der vorhergehenden. Ansprüche, dadurch gekennzeichnet, dass vor der Bildung der Elektrodenzonen die nicht unter dem Siliziummuster liegenden Teile der genannten Isolierschicht entfernt werden.'
    709813/0699
    PHFcSi 33.
    8.; Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass von einem HaIb- -leiterkörper aus Silizium ausgegangen wird, und dass vor der Ablagerung des Metalls die für die Elektrodenzonen' bestimmten, nicht von dem oxidierten Siliziummuster bedeckten Oberflächenteile freigelegt werden, so dass wahrend der genannten Reaktion auch die an die genannten Oberflachenteile grenzenden Siliziximgebiete in Metall— silizidgeblete umgewandelt werden, die wenigstens einen Teil der Elektrodenzonen bilden,»' 9»· ' Verfahren nach einem der vorhergehenden Ansprüches dadurch gekennzeichnet, dass die Halbleiteroberfläche - und die Rander des Siliziummusters gleichzeitig oxidiert werdenο \
    10.' Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass wenigstens ein Teil des Musters eine Gate-Elektrode eines Feldeffekttransistors mit isolierter Gate-Elektrode bildet, von dem die genannten Elektrodenzonen die Source- und Dra±ü— Zonen sind»'
    11.' Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass zunächst zur Bildung wenigstens eines Teiles des Kanalgebietes des Transistors auf nur einer Seite des genannten Teiles des Musters ein den ersten Leit-ungstyp bestimmender Do tierungs st off eingeführt wird.
    70981 3/0693
    .7.76I
    ■wonach, zur Bildung der Source- und Drain-Z on en auf beiden Seiten des Küsters ein den zweiten Leitungstyp bestimmender Dotiexiingsstof f eingeführt wird0 12o Verfahren nach einem der vorhergehenden Ansjprüclae, detdurch gekennzeichnet, dass vor der Ablagerung des Metalls ein Dotierungsstoff iJi das Siliziuimniustor eingerülirt wird.'
    13 ο Verfahren nach'einem der vorhergellenden Ansprüche, dadurch gekennzeichnet, dass nach der Entfernung des nicht umgewandelten Metalls da.s wenigstens teilweise in Metallsilizid umgewandelte Muster mit einer elektrisch isolierenden Schicht überzogen wirdo
    14.; Halbleiteranordnung, die durch Anweiiduiag
    des Verfahrens nach einem der vox"h^rgehenden Ansprüche hergestellt isto j
    7098 13/0693
DE2640525A 1975-09-17 1976-09-09 Verfahren zur Herstellung einer MIS-Halbleiterschaltungsanordnung Expired DE2640525C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
NL7510903A NL7510903A (nl) 1975-09-17 1975-09-17 Werkwijze voor het vervaardigen van een halfgelei- derinrichting, en inrichting vervaardigd volgens de werkwijze.

Publications (2)

Publication Number Publication Date
DE2640525A1 true DE2640525A1 (de) 1977-03-31
DE2640525C2 DE2640525C2 (de) 1985-06-20

Family

ID=19824476

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2640525A Expired DE2640525C2 (de) 1975-09-17 1976-09-09 Verfahren zur Herstellung einer MIS-Halbleiterschaltungsanordnung

Country Status (11)

Country Link
US (1) US4080719A (de)
JP (1) JPS5236477A (de)
AU (1) AU504189B2 (de)
CA (1) CA1055618A (de)
CH (1) CH610142A5 (de)
DE (1) DE2640525C2 (de)
FR (1) FR2325192A1 (de)
GB (1) GB1543235A (de)
IT (1) IT1068506B (de)
NL (1) NL7510903A (de)
SE (1) SE409779B (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3222805A1 (de) * 1981-06-29 1983-01-13 Intel Corp., Santa Clara, Calif. Verfahren zur herstellung einer mos-schaltung in integrierter schaltungstechnik auf einem siliziumsubstrat
DE3211761A1 (de) * 1982-03-30 1983-10-06 Siemens Ag Verfahren zum herstellen von integrierten mos-feldeffekttransistorschaltungen in siliziumgate-technologie mit silizid beschichteten diffusionsgebieten als niederohmige leiterbahnen
DE3304588A1 (de) * 1983-02-10 1984-08-16 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, kurzen kanallaengen und einer selbstjustierten, aus einem metallsilizid bestehenden kontaktierungsebene
DE3304642A1 (de) * 1983-02-10 1984-08-16 Siemens AG, 1000 Berlin und 8000 München Integrierte halbleiterschaltung mit bipolartransistor-strukturen und verfahren zu ihrer herstellung

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4078947A (en) * 1976-08-05 1978-03-14 International Business Machines Corporation Method for forming a narrow channel length MOS field effect transistor
US4180596A (en) * 1977-06-30 1979-12-25 International Business Machines Corporation Method for providing a metal silicide layer on a substrate
US4231051A (en) * 1978-06-06 1980-10-28 Rockwell International Corporation Process for producing minimal geometry devices for VSLI applications utilizing self-aligned gates and self-aligned contacts, and resultant structures
US4234362A (en) * 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4210465A (en) * 1978-11-20 1980-07-01 Ncr Corporation CISFET Processing including simultaneous implantation of spaced polycrystalline silicon regions and non-memory FET channel
US4276557A (en) * 1978-12-29 1981-06-30 Bell Telephone Laboratories, Incorporated Integrated semiconductor circuit structure and method for making it
US4364166A (en) * 1979-03-01 1982-12-21 International Business Machines Corporation Semiconductor integrated circuit interconnections
NL8002609A (nl) * 1979-06-11 1980-12-15 Gen Electric Samengestelde geleidende structuur en werkwijze voor het vervaardigen daarvan.
FR2461360A1 (fr) * 1979-07-10 1981-01-30 Thomson Csf Procede de fabrication d'un transistor a effet de champ du type dmos a fonctionnement vertical et transistor obtenu par ce procede
US4305200A (en) * 1979-11-06 1981-12-15 Hewlett-Packard Company Method of forming self-registering source, drain, and gate contacts for FET transistor structures
JPS5671976A (en) * 1979-11-19 1981-06-15 Seiko Epson Corp Preparation method of mos type semiconductor system
JPS5679473A (en) * 1979-11-30 1981-06-30 Mitsubishi Electric Corp Preparing method of metal gate film
US4287661A (en) * 1980-03-26 1981-09-08 International Business Machines Corporation Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation
US5202574A (en) * 1980-05-02 1993-04-13 Texas Instruments Incorporated Semiconductor having improved interlevel conductor insulation
JPS56161674A (en) * 1980-05-16 1981-12-12 Nec Corp Metal oxide semiconductor device
JPS5735370A (en) * 1980-08-12 1982-02-25 Nec Corp Semiconductor device
NL186352C (nl) * 1980-08-27 1990-11-01 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4622735A (en) * 1980-12-12 1986-11-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device utilizing self-aligned silicide regions
JPS57167677A (en) * 1981-03-31 1982-10-15 Fujitsu Ltd Semiconductor device and manufacture thereof
JPS582068A (ja) * 1981-06-26 1983-01-07 Toshiba Corp 半導体装置およびその製造方法
JPS584924A (ja) * 1981-07-01 1983-01-12 Hitachi Ltd 半導体装置の電極形成方法
US4445266A (en) * 1981-08-07 1984-05-01 Mostek Corporation MOSFET Fabrication process for reducing overlap capacitance and lowering interconnect impedance
DE3132809A1 (de) * 1981-08-19 1983-03-10 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von integrierten mos-feldeffekttransistoren, insbesondere von komplementaeren mos-feldeffekttransistorenschaltungen mit einer aus metallsiliziden bestehenden zusaetzlichen leiterbahnebene
US4485550A (en) * 1982-07-23 1984-12-04 At&T Bell Laboratories Fabrication of schottky-barrier MOS FETs
FR2533371B1 (fr) * 1982-09-21 1985-12-13 Thomson Csf Structure de grille pour circuit integre comportant des elements du type grille-isolant-semi-conducteur et procede de realisation d'un circuit integre utilisant une telle structure
US4521952A (en) * 1982-12-02 1985-06-11 International Business Machines Corporation Method of making integrated circuits using metal silicide contacts
US4878099A (en) * 1982-12-08 1989-10-31 International Rectifier Corporation Metallizing system for semiconductor wafers
US4503601A (en) * 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects
US4545116A (en) * 1983-05-06 1985-10-08 Texas Instruments Incorporated Method of forming a titanium disilicide
FR2555365B1 (fr) * 1983-11-22 1986-08-29 Efcis Procede de fabrication de circuit integre avec connexions de siliciure de tantale et circuit integre realise selon ce procede
JPS60130844A (ja) * 1983-12-20 1985-07-12 Toshiba Corp 半導体装置の製造方法
US4641417A (en) * 1984-06-25 1987-02-10 Texas Instruments Incorporated Process for making molybdenum gate and titanium silicide contacted MOS transistors in VLSI semiconductor devices
US5098854A (en) * 1984-07-09 1992-03-24 National Semiconductor Corporation Process for forming self-aligned silicide base contact for bipolar transistor
US4609568A (en) * 1984-07-27 1986-09-02 Fairchild Camera & Instrument Corporation Self-aligned metal silicide process for integrated circuits having self-aligned polycrystalline silicon electrodes
US5061986A (en) * 1985-01-22 1991-10-29 National Semiconductor Corporation Self-aligned extended base contact for a bipolar transistor having reduced cell size and improved electrical characteristics
US5227316A (en) * 1985-01-22 1993-07-13 National Semiconductor Corporation Method of forming self aligned extended base contact for a bipolar transistor having reduced cell size
US5045916A (en) * 1985-01-22 1991-09-03 Fairchild Semiconductor Corporation Extended silicide and external contact technology
US4635347A (en) * 1985-03-29 1987-01-13 Advanced Micro Devices, Inc. Method of fabricating titanium silicide gate electrodes and interconnections
US4965218A (en) * 1985-10-21 1990-10-23 Itt Corporation Self-aligned gate realignment employing planarizing overetch
NL8800222A (nl) * 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
JPH01298765A (ja) * 1988-05-27 1989-12-01 Fujitsu Ltd 半導体装置及びその製造方法
WO1990001795A1 (en) * 1988-08-12 1990-02-22 Micron Technology, Inc. Self-aligned silicide process in forming semiconductor sidewalls
KR920003461A (ko) * 1990-07-30 1992-02-29 김광호 접촉영역 형성방법 및 그를 이용한 반도체장치의 제조방법
US6284584B1 (en) 1993-12-17 2001-09-04 Stmicroelectronics, Inc. Method of masking for periphery salicidation of active regions
US6107194A (en) * 1993-12-17 2000-08-22 Stmicroelectronics, Inc. Method of fabricating an integrated circuit
JPH07263684A (ja) * 1994-03-25 1995-10-13 Mitsubishi Electric Corp 電界効果トランジスタの製造方法
US5545574A (en) * 1995-05-19 1996-08-13 Motorola, Inc. Process for forming a semiconductor device having a metal-semiconductor compound
JP3389075B2 (ja) * 1997-10-01 2003-03-24 株式会社東芝 半導体装置の製造方法
US6894355B1 (en) * 2002-01-11 2005-05-17 Advanced Micro Devices, Inc. Semiconductor device with silicide source/drain and high-K dielectric
US6599831B1 (en) * 2002-04-30 2003-07-29 Advanced Micro Devices, Inc. Metal gate electrode using silicidation and method of formation thereof
JP2005150217A (ja) * 2003-11-12 2005-06-09 Fujitsu Ltd 半導体装置及びその製造方法
KR100550345B1 (ko) * 2004-10-11 2006-02-08 삼성전자주식회사 반도체 장치의 실리사이드막 형성방법
JP4733609B2 (ja) * 2006-10-10 2011-07-27 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8994489B2 (en) 2011-10-19 2015-03-31 Micron Technology, Inc. Fuses, and methods of forming and using fuses
US9252188B2 (en) 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
US8723155B2 (en) 2011-11-17 2014-05-13 Micron Technology, Inc. Memory cells and integrated devices
US9553262B2 (en) 2013-02-07 2017-01-24 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of memory cells
US9881971B2 (en) 2014-04-01 2018-01-30 Micron Technology, Inc. Memory arrays
US9343506B2 (en) 2014-06-04 2016-05-17 Micron Technology, Inc. Memory arrays with polygonal memory cells having specific sidewall orientations
CN112928153B (zh) * 2019-12-05 2023-07-04 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3777364A (en) * 1972-07-31 1973-12-11 Fairchild Camera Instr Co Methods for forming metal/metal silicide semiconductor device interconnect system
CH555089A (de) * 1972-04-14 1974-10-15 Philips Nv Halbleiteranordnung und verfahren zur herstellung dieser halbleiteranordnung.

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3745647A (en) * 1970-10-07 1973-07-17 Rca Corp Fabrication of semiconductor devices
US3699646A (en) * 1970-12-28 1972-10-24 Intel Corp Integrated circuit structure and method for making integrated circuit structure
US3761327A (en) * 1971-03-19 1973-09-25 Itt Planar silicon gate mos process
NL7204543A (de) * 1971-04-08 1972-10-10
JPS5431793B2 (de) * 1973-10-12 1979-10-09
US3958323A (en) * 1975-04-29 1976-05-25 International Business Machines Corporation Three mask self aligned IGFET fabrication process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH555089A (de) * 1972-04-14 1974-10-15 Philips Nv Halbleiteranordnung und verfahren zur herstellung dieser halbleiteranordnung.
US3777364A (en) * 1972-07-31 1973-12-11 Fairchild Camera Instr Co Methods for forming metal/metal silicide semiconductor device interconnect system

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
US-Z.: "Electronics", 15. Febr. 1971, S. 99-104 *
US-Z.: "IBM Techn. Discl. Bull.", Bd. 17, Nr. 6, Nov. 1974, S. 1831-1833 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3222805A1 (de) * 1981-06-29 1983-01-13 Intel Corp., Santa Clara, Calif. Verfahren zur herstellung einer mos-schaltung in integrierter schaltungstechnik auf einem siliziumsubstrat
DE3211761A1 (de) * 1982-03-30 1983-10-06 Siemens Ag Verfahren zum herstellen von integrierten mos-feldeffekttransistorschaltungen in siliziumgate-technologie mit silizid beschichteten diffusionsgebieten als niederohmige leiterbahnen
DE3304588A1 (de) * 1983-02-10 1984-08-16 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, kurzen kanallaengen und einer selbstjustierten, aus einem metallsilizid bestehenden kontaktierungsebene
DE3304642A1 (de) * 1983-02-10 1984-08-16 Siemens AG, 1000 Berlin und 8000 München Integrierte halbleiterschaltung mit bipolartransistor-strukturen und verfahren zu ihrer herstellung

Also Published As

Publication number Publication date
CA1055618A (en) 1979-05-29
FR2325192B1 (de) 1982-11-12
AU504189B2 (en) 1979-10-04
US4080719A (en) 1978-03-28
IT1068506B (it) 1985-03-21
SE409779B (sv) 1979-09-03
CH610142A5 (de) 1979-03-30
AU1765876A (en) 1978-03-23
JPS5236477A (en) 1977-03-19
FR2325192A1 (fr) 1977-04-15
DE2640525C2 (de) 1985-06-20
GB1543235A (en) 1979-03-28
SE7610157L (sv) 1977-03-18
NL7510903A (nl) 1977-03-21

Similar Documents

Publication Publication Date Title
DE2640525A1 (de) Verfahren zur herstellung einer halbleiteranordnung und anordnung, die durch dieses verfahren hergestellt ist
DE2212049C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors
DE1764056C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE1614283C3 (de) Verfahren zum Herstellen einer Halbleiteranordnung
EP0239652B1 (de) Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor
DE2729171C2 (de) Verfahren zur Herstellung einer integrierten Schaltung
DE3245064C2 (de)
DE3202608C2 (de)
DE2923737A1 (de) Passivierung eines integrierten schaltkreises
DE2808257B2 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
EP0000743A1 (de) Verfahren zum Herstellen von Tantal-Kontakten auf einem aus N-leitendem Silicium bestehenden Halbleitersubstrat
DE2951734A1 (de) Halbleiterbauelement, insbesondere integrierte halbleiterschaltung, sowie herstellungsverfahren hierfuer
DE7233274U (de) Polykristalline siliciumelektrode fuer halbleiteranordnungen
EP0005185B1 (de) Verfahren zum gleichzeitigen Herstellen von Schottky-Sperrschichtdioden und ohmschen Kontakten nach dotierten Halbleiterzonen
DE69420944T2 (de) Halbleitervorrichtung und herstellungsverfahren
DE2646308A1 (de) Verfahren zur herstellung elektronischer anordnungen
DE2749607C3 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE2726003A1 (de) Verfahren zur herstellung von mis- bauelementen mit versetztem gate
DE3122437A1 (de) Verfahren zum herstellen eines mos-bauelements
DE2805442A1 (de) Verfahren zum herstellen eines schottky-sperrschicht-halbleiterbauelementes
DE1959895A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2033532B2 (de) Halbleiteranordnung mit einer Passivierungsschicht aus Siliziumdioxid
DE1803024C3 (de) Verfahren zum Herstellen von Feldeffekttransistorbauelementen
DE2133976C3 (de) Monolithisch integrierte Halbleiteranordnung
DE69404593T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung, die einen Halbleiterkörper mit Feldisolierungszonen aus mit Isolierstoff gefüllten Graben enthält

Legal Events

Date Code Title Description
OD Request for examination
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee