DE2627617B2

DE2627617B2 - Festwertspeicher

Info

Publication number: DE2627617B2
Application number: DE2627617A
Authority: DE
Inventors: Ronald Lyle Rochester Deremer; Dale Arthur Stewartville Heuer
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1975-06-24
Filing date: 1976-06-19
Publication date: 1978-10-26
Also published as: BR7604093A; DE2627617A1; JPS5733637B2; JPS523348A; CA1078064A; US4025908A; IT1064217B; GB1544663A; DE2627617C3; FR2315743B1; FR2315743A1

Description

Die Erfindung betrifft einen Festwertspeicher gemäß Oberbegriff des Patentanspruchs 1. Hochintegrierie Festwertspeicher in Halbleitertechnik, ausgeführt so- ^b0 wohl mit bipolaren Transistoren als auch mit Feldeffekttransistoren der verschiedenen Typen sind grundsätzlich bekannt, wie z.B. aus DE-PS 2113 760 und 00 847 hervorgeht.

In letzter Zeit haben sich die MOS-FETs für ^6S Festwertspeicher besonders durchgesetzt, weil sie eine relativ hohe Integrationsdichte ermöglichen. Bei den bekannten statisch betriebenen Speichern dieser Art sind auch die Ansteuerschaltungen und Ausgangsschaltungen als statische Schaltungen ausgeführt und es treten mit den vorgeschalteten oder den nachgeschalteten logischen Schaltkreisen innerhalb eines Rechnersystems keine Anpassungsprobleme auf, weil diese logischen Schaltungen grundsätzlich als statisch arbeitende hochintegrierte logische Schaltungen aufgebaut sind. Da jedoch die dynamisch betriebenen Halbleiterspeicher dieser Art wesentlich schneller sind als die statisch betriebenen und höheren Bitdichten ermöglichen, werden in Datenverarbeitungsanlagen für die lokalen Speicher oder Arbeitsspeicher meistens dynamisch betriebene hochintegrierte Speicher eingesetzt Da bei diesen Speichern auch die peripheren Schaltkreise, nämlich die Eingangs- und die Ausgangsschaltkreise, dynamisch betrieben werden, um keinen Geschwindigkeitsverlust aufkommen zu lassen, treten bei der Anpassung an die statisch betriebenen logischen Schaltkreise einer Datenverarbeitungsanlage größere Probleme auf. Als Ausgangsschaltung für die Schnittstelle wurden deshalb statisch betriebene Verriegelungsschaltkreise, wie sie z. B. durch die DE-OS 23 46 568 bekannt geworden sind, verwendet Diese Verriegelungsschaltungen speichern die ausgelesenen Bits zwischenzeitlich und passen die Spannungs- und Strompegei zwischen den dynamisch betriebenen Speichern und den statisch betriebenen logischen Schaltungen des Rechners an. Daraus resultiert einmal ein Geschwindigkeitsverlust, d. h. die Zugriffszeit des dynamisch betriebenen Speichers wird herabgesetzt und zum anderen bedingt die Steuerung dieser Verriegelungsschaltungen, die sowohl vom Rechner her als auch vom Speicher her erfolgt, um ein einwandfreies Arbeiten sicherzustellen, einen relativ hohen technischen Schaltungsaufwand, der die Bitdichten bezogen auf die Flächeneinheit, herabsetzt.

Der vorliegenden Erfindung liegt deshalb die Aufgabe zugrunde, die bisherigen Nachteile bei der Anpassung integrierter dynamisch betriebener Halbleiterspeicher an die integrierte statisch betriebene Halbleiterlogik einer Datenverarbeitungsanlage, nämlich einmal den hohen Aufwand der Anpassungsschaltungen und zum anderen den auftretenden Geschwindigkeitsverlust zu beseitigen.

Die erfindungsgemäße Lösung der Aufgabe besteht im Kennzeichen des Patentanspruchs 1. Weitere Ausgestaltungen sind in den Kennzeichen der Patentansprüche 2 bis 4 angegeben.

Dadurch, daß die Verriegelungsschaltungen am Ausgang des Speichers dynamisch abgefühlt werden, stellen sie eine optimale Schnittstelle zwischen dynamisch betriebenen Speicher und statisch betriebenen logischen Schaltkreisen innerhalb eines Rechners dar. Die Zugriffszeit des dynamisch betriebenen Halbleiterspeichers wird nicht mehr wesentlich herabgesetzt und die Bitdichte pro Flächeneinheit, bezogen auf den gesamten Speicher mit Peripherieschaltungen, wird erhöht.

Die Erfindung wird nun anhand von in den Zeichnungen dargestellten Ausführungsbeispielen näher beschrieben. Es zeigt

F i g. 1 ein Blockschaltbild eines Festwertspeichers, das die allgemeine Organisation zeigt;

F i g. 2, bestehend aus den F i g. 2a bis 2c die weitere Einzelheiten des in Fig. 1 dargestellten Festwertspeichers zeigen;

Fig.3, bestehend aus den Fig.3a bis 3c die Schaltkreiseinzelheiten des Speichers nach Fig. 1

zeigen;

F i g. 4 eine Darstellung des Gate- oder Spaltendecoders nach den F i g. 1,2b und 3b und

Fig.5 ein Zeitdiagramm, das die Beziehungen zwischen den dynamischen Schaltkreisteilen und dem Takte zeigt

In F i g. 1 sind schematisch eine Speicherebene, Adressierschaltungen und Leseschaltungen des Festwertspeichers gezeigt. Sechs Adreßleitungen 10 dienen zur Zuführung der wahren und komplementären Signale über einen Inverterschaltkreis 11, dessen Ausgang über den Datenweg 12 mit einem Gate-Decodierer 13 verbunden ist, der eine von 64 Gate-Leitungen selektiert, die durch die Speicherebenenteile 15a bis 15Λ laufen. Die Speichert-benenteile 15a bis 15A enthalten drei Ebenen, von denen eine durch ein positives Signal auf einer der selektierten Leitungen 16 selektiert wird. Fünf Adreßleitungen 17 werden durch den Ebenen-Selektierschaltkreis 18 decodiert, um zu bestimmen, welche von den drei Leitungen 16 auszuwählen ist. Die fünf Leitungen 17 werden decodiert, um 32 Ebenen zu identifizieren, von denen drei in der Schaltung nach F i g. 1 vorhanden sind und durch eine der Leitungen 16 selektiert werden.

Die Adreßleitung 19 kann in zwei Modi verwendet werden, und zwar abhängig vom Design des hochintegrierten Halbleiterplättchens vor der Herstellung. Wenn acht Bitworte vorgesehen sind, dann dient die Leitung 19 dazu, festzustellen, ob die obere Hälfte der Speicherebene, Sektionen 15a bis 15t/, ausnutzbar ist oder ob die untere Hälfte der Speicherebene, Sektionen 15e bis 15Λ, verfügbar ist. Eine Alternative besteht darin, wenn 16 Bitworte verwendet werden. In diesem Fall ist die Adreßleitung 19 mit dem Speicherauswahlschalter 18 verbunden, um eine Auswahlmöglichkeit von 64 Speicherebenen zu erreichen. Die Adreßleitungen 20 sind mit der Inverterschaltung 21 verbunden, um wahre oder komplementäre Signale für die entsprechenden Leitungen zu generieren, die in der Datensammelleitung 22 mit einem Paar von Quellendecodierschaltungen 23 und 24 verbunden sind. Jede der Quellendecodierschaltungen 23 und 24 hat 16 Leitungen als Ausgang, wovon eine selektiert ist Jede der 16 Ausgangsleitungen erdet eine Quellenleitung, die zwei Reihen jeder von vier Matrixsektionen versorgt, mit denen sie verbunden ist. Der Gate-Decodierer 13 in Kombination mit dem Speicherauswahlschalter 18 bildet eine einzelne Spalte vom Feldeffekttransistorspeicher aus, die sich über die Matrixsektionen 15/ibis 15Λ erstreckt. Die Quellendecodierschaltungen 23 und 24 selektieren eine einzelne Quellenleitung in jeder der Matrixsektionen 15a bis 15Λ, wodurch in Verbindung mit der vorhergehenden Auswahl 16 Speicherbits ausgewählt werden, und zwar in jeder der acht Speichersektionen. Jede selektierte Quellenleitung identifiziert zwei Bitpositionen innerhalb einer selektierten Spalte, die über ein Paar von Ausgangsschaltungen 25a ί und 25a 2 abgefühlt werden, die ihrerseits ein Ausgangssignal auf ein Paar Leitungen 26 abgeben.

Wie aus den Fig. 1 und 2 zu sehen ist, wird die Gate-Decodieradresse durch sechs Adreßleitungen 10 gebildet, von denen jedoch nur eine in den Figuren zu sehen ist. Jede Adreßleitung ist sequentiell über zwei Inverterschaltungen 28 und 29 gerichtet, um den wahren Wert auf der Leitung 30 und das Komplement davon auf der Leitung 31 zu erzeugen. Jeder der Inverterschaltungen enthält einen Schaltkreis aus drei Feldeffekttransistoren A. Buna C, um eine Spannung und den internen Knoten 32 auf einen Spannungspegel über der unteren Schwellspannung zu halten, der jedoch nicht den oberen Spannungspegel überschreitet. Der Feldelfekttransistor C besitzt eine Ausgangselektrode 33 und eine zweite Elektrode 34, die mit der Spannungsquelle V verbunden ist, wähl end die Elektrode 33 mit einem Kondensator 35 verbunden ist, der außerdem mit der Gate-Elektrode 36 in Verbindung steht. Der Feldeffekttransistor A hat eine Gate-Elektrode 37 und eine Senkenelektrode 38, die

ic beide mit der Spannungsquelle V verbunden sind sowie eine Quellenelektrode 39, die mit der Gate-Elektrode 36 des Feldeffekttransistors Cverbunden ist

Die Potentialhaltefunktion wird durch den Feldeffekttransistor B erreicht, der mit seiner Quellenelektrode 40 mit der Spannungsquelle V verbunden ist, dessen Gate-Elektrode 41 und Senkenelektrode 42 beide mit der Gate-Elektrode 36 des Feldeffekttransistors C verbunden sind. Der Feldeffekttransistor A dient dazu, die Minimumspannung an den internen Knotenpunkt 32 zu legen, die äquivalent Kminus der Spannung über dem Feldeffekttransistor A ist. Der Feldeffekttransistor B dient dazu, um sicherzustellen, daß die interne Knotenspannung niemals die Quellenspannung V plus der Spannung über dem Feldeffektransistor B überschreitet. Der Kondensator 35 wird durch die Gate-Quellenkapazität des Feldeffekttransistors C gebildet. Wenn ein Eingangssignal oder ein Taktsignal den Ausgang in Abwärtsrichlung treibt, dann gibt der Kondensator 35 Ladung auf den internen Knotenpunkt ab, bis der Feldeffekttransistor S einschaltet. Diese Operation gibt dem Feldeffekttransistor C eine Gate-Spannung V plus der Spannung über dem Feldeffekttransistor B und erlaubt eine Ausgangsspannung V.

Das Adreßsignal auf Leitung 10 ist invertiert, um ein Komplementsignal auf Leitung 31 zu erzeugen und ist wiederum nochmals invertiert, um ein wahres Signal auf der Leitung 30 zu erzeugen.

Die wahren und negierten Ausgänge der sechs Paare

to von Leitungen, die die Datensammelleitung 12 bilden und von denen die Leitungen 30 und 31 ein Paar repräsentieren, sind mit einer Reihe von Gate-Elektroden im Gate-Decodierer verbunden, um letztlich mit einer Anzahl von 64 UND-Gliedern 44 eine gegenseitige EXKLUSIV-Verknüpfung durchzuführen, wodurch einer von 64 Sätzen von drei Spalten von Gates selektiert sind, durch jede der Kombinationen der sechs Adreßleitungen 10. In jeder der Gruppen von drei Spalten, die durch eine der 64 Adreßkombinationen selektiert wurden, selektiert eine von drei Speicheradreßleitungen 16 eine einzelne Torverbindungsspalte, um die Selektion von einer der 192 Spalten Jer Feldeffekttransistoren, die zu adressieren sind, zu komplettieren. Das Ausführungsbeispiel nach Fig.3 ist

5^r> anders organisiert als das in Fig. 2, nämlich es sind die Speicherebene 1 hier mit jeder dritten Spalte, beginnend mit der ersten Spalte von links, Speicherebene 2 mit jeder dritten Spalte, beginnend mit der zweiten Spalte von links und die Speicherebene 3 mit jeder dritten

w Spalte bildet, beginnend mit der dritten Spalte von links, wodurch jede Speicherebenenspalte zwischen einer Spalte von Feldeffekttransistoren von jeder der anderen zwei Speicherebenen eingebettet ist.

Die Spaltenauswahl ist schematisch in den F i g. 2 und

^b5 3 für den Gate-Decodierer aus einer Anzahl von UND-Gliedern dargestellt, wohingegen die tatsächliche Realisierung des Decodierers im einzelnen in Fig.4 zu sehen ist. Das jeweils obere Paar der Leitungen, nämlich

die Leitungen 30 und 31 sind jeweils mit der Torelektrode von einem Feldeffekttransistor verbunden. Das zweite Paar für jedes andere der sechs Paare von Leitungen ist mit 32 Torelektroden verbunden. Wie zu ersehen ist, ermöglichen diese Leitungen die Adressierung von 192 Spalten-Speicherstellen. Da die Leitungen und Schaltungen in binärer Weise betrieben werden, so braucht nur immer ein Weg in dem Eingangsdecodierer Leistung. Die Feldeffekttransistoren N am unteren Ende einer Speicherebene sind dazu da, um unerwünschte Ladungen im Decodierer zu beseitigen.

Außer den bereits beschriebenen Adreßleitungen 20 und den Schaltungen 46 und 47 zur Erzeugung eines wahren und eines komplementären Wertes, ist ein Satz von 16 UND-Gliedern 51 schematisch dargestellt, der für die Selektierung eines der 16 Quellenleitungssätze dient.

Die Adreßleitung 48 ermöglicht die Selektion der oberen und der unteren Hälfte des Speichers, wenn dieser mit acht Bitworten arbeitet. Wenn der Speicher mit 16 Bitworten arbeitet, dann ist die Leitung 48 nicht für diesen Zweck vorhanden und sie dient als sechste Speicheradreßleitung, um die Selektion von 64 anstatt von 32 Speicherebenen zu ermöglichen. Die schematisehe Darstellung nach F i g. 1 zeigt die Leitung 19, die mit den Schaltungen 18 und 21 verbunden ist, die bei der 16-Bitversion mit dem Decodierschaltkreis 18 verbunden ist und bei der 8-Bitversion als Selektionsleitung 48 entsprechend den Fig. 2a und 2b fungiert. Die Leitung 48 wird wiederum zweimal invertiert, um auf der Leitung 49 das wahre Ausgangssignal und auf der Leitung 50 das komplementäre Ausgangssignal für die Auswahl der unteren bzw. oberen Hälfte des Speichers zu erzeugen.

Die in den Fig. 2 und 3 dargestellte Speichermatrix ist aus Feldeffekttransistoren in 192 Spalten und 256 Reihen gebildet. Jeder Feldeffekttransistor repräsentiert eine Bitposition, die im Falle der Adressierung am entsprechenden Ausgang dann eine logische 1 anzeigt, wenn ein Gate present ist und eine logische Null, wenn ein Gate nicht präsent ist. Der erfindungsgemäß vorgeschlagene Festwertspeicher wird während der Fabrikstion personalisiert, indem ein dünnes Oxidgate an der selektierten Speicherstelle mit einer zu speichernden Eins angeordnet ist, und zwar mit der bekannten Metalloxid-Transistortechnologie.

Außerdem wird auch der Decodierer während des Herstellungsvorgangs personalisiert.

Die Adreßleitungen 17 und die Adreßleitung 59 sind jede mit einem Inverterschaltkreis verbunden, um den Komplementwert auf der Leitung 52 zu erzeugen und beide Leitungen sind mit dem binären Auswahlschaltkreis 53 verbunden. Der Ausgang dieses Schaltkreises ist wiederum mit dem NOR-Glied 54 verbunden, welches eine von den Speichercbenen-Auswahlleitungen 16 steuert. Wenn alle NOR-Glieder auf dem unteren Pegel sind und auf Leitung 56 ein oberer Pegel auftritt, dann zeigt dies an, daß die Speicherebene 1 durch eine der Leitungen 16 selektiert ist. Am Anfang eines jeden Spcicherzyklus wird auf jeden Feldeffekttransistor, der einen Teil eines ;ils Inverter arbeitenden Treibers 28, 29, 59 und 60 bildet, tin Wiedcr-Startimpuls gegeben, der die Funktionsfähigkeit der Schaltkreise mit mitlaufender Ladespannung sicherstellt.

Die Quellenleitungen, die die Reihen der Feldeffekttransistoren innerhalb einer Matrix selektieren, sind mit den Fcldeffckttransistorcr in beiden angrenzenden Reihen verbunden. Auf der Seite der Reihe gegenüber der Quellenleitung ist jede Reihe mit einer Abfühl- oder Leseleitung verbunden. Jede Abfühl- oder Leseleitung geht zu einer der 16 Leseschaltungen, die in den F i g. 2c und 3c dargestellt sind.

Jeder dieser Leseschaltkreise empfängt das Ausgangssignal von 16 Abfühlleitungen. Dies wird erreicht durch die Verbindung von vier Leseleitungen 65 zu jedem von vier Bündeln von NAND-Gliedern 64,

ίο wovon eins in F i g. 3c gezeigt ist. Der Ausgang der vier Bündel von NAND-Gliedern 64 ist verbunden mit einem Bündel NOR-Gliedern 66, die ihr Ausgangssignal auf die Leitung 67 abgeben. Die Leitung 67 ist ihrerseits mit einem statischen Verriegelungs-Ausgangsschaltkreis verbunden, der durch einen Treiber 68 mit mitlaufender Ladespannung stabilisiert wird. Der Treiber 68 besteht aus den Feldeffekttransistoren A, B und Cund ist identisch im Aufbau mit den Schaltkreisen, die zur Stabilisierung der Spaltentor-Decodieradreßleitungen dienen. Wenn ein Gate an einer adressierten oder abgefühlten Speicherstelle präsent ist, verursacht ein niedriges Signal auf Leitung 67, daß der Feldeffekttransistor 70 nichtleitend ist, wodurch ein Signal mit oberem Spannungszustand auf Leitung 71 erzeugt wird, und die beiden Feldeffekttransistoren 73 und 74 werden dadurch leitend. Durch den leitenden Transistor 73 geht das Signal auf der Leitung 65 auf den unteren Spannungszustand oder auf Massepotential, wodurch angezeigt wird, daß in der adressierten Speicherstelle

jo eine logische Eins abgefühlt wurde. Der leitende Transistor 74 verursacht auf Leitung 76, daß das Signal auf den unteren Spannungszustand absinkt, wodurch die Feldeffekttransistoren 77 und 78 in ihren nichtleitenden Zustand übergehen und auf Leitung 71 ein Signal mit

i; unteren Spannungspegel anlegt und die Ausgangsleitung mit dem korrespondierenden unteren Spannungspegel so lange anliegt, bis der nächste Zugriff während des nachfolgenden Speicherzyklus folgt Wenn hingegen in der adressierten Speicherstelle kein Gate des

■in Feldeffekttransistors präsent ist, dann zeigen alle entsprechenden Leitungen bzw. nachgeschalteten Schaltungen eine logische 0 an.

Das Zeitdiagramm für einen Speicher ist in Fig.5 dargestellt, wobei angenommen wird, daß 12 Adreßlei-

4-j tungen (10,17,19 und 20, gemäß Fig. 1) vom Start beim Startzeitpunkt TA des Speicherzyklus an gültig sind. Ein Wieder-Start-Impuls von TA nach TB auf Leitung 62 stellt die zeitliche Operation der Schaltungen sicher und ein Setzimpulc oder oberer Spannungszustand erscheint

•30 zwischen den Zeitpunkten TA und TC Ein solches Signal auf Leitung 80 verursacht, daß die Feldeffekttransistoren Fund C in dem Beispiel aktiv werden, wo acht Bit große Worte verwendet werden und eine Selektion der oberen bzw. unteren Hälften der Matrixebenen

Vi erforderlich ist. Die Leitung 80 aktiviert außerdem den Feldeffekttransistor H, um die Quellendecodierer zu aktivieren. Das Signal auf der Leitung 80 verursacht außerdem, daß die Feldeffekttransistoren M und die Feldeffekttransistoren / aktiviert werden. Außerdem

to wird das Signal von Leitung 80 auf die Feldeffekttransistoren Pder NAND-Glieder 64gegeben.

Die Polarität des Ausgangssignals wird durch ein Signal auf Leitung 81 zwischen den Zeiten TD und TE festgelegt, um die Feldeffekttransistoren Q in den

ι'. NAND-Gliedern 64 zu aktivieren, die Feldeffekttransistoren R in den NOR-Gliedern zu aktivieren und die Feldeffekttransistoren 5 in den Doppclinvcrtcrstufcn 82 /u invertieren, wodurch verursacht wird, daß der

Feldeffekttransistor Γ aktiviert wird, wodurch wiederum der Polaritäts-Halteschaltkreis zurückgesetzt wird, und zwar in Abhängigkeit von dem abgefühlten Bit im laufenden Speicherzyklus. Der Doppelinverter, Schaltkreis 82 wird dazu benötigt, um zwei logische Verzögerungen zu erzeugen, bevor der Polaritäts-Verriegelungsschaltkreis aktiviert wird. Das dynamische Signal, das von einer adressierten Bitspeicherstelle über die korrespondierende Abfühl-Leseleitung 65 zu den dynamischen NAND-Gliedern 64 und zu den dynami-

sehen NOR-Gliedern 66 gelangt, wird verwendet, un die statische Ausgangsverriegelungsschaltung ode PolaritätsHalteschaltung zum Zeitpunkt TE aufrecht zuerhalten, wodurch dann das Signal auf der Leitung 7! bis zum Rücksetzen beim Zeitpunkt TE während de nächstfolgenden Speicherzugriffzyklus gültig bleibl wodurch der erfindungsgemäße dynamische Festwert speicher in die Lage versetzt wird, mit statischei Schaltungen anderer Einheiten, die das Ausgangssigna empfangen sollen, ohne weiteres zusammenzuarbeiten.

Hierzu 9 Blatt Zeichnungen

Claims

Patentansprüche:

1. Festwertspeicher, dessen Speicherzellen aus Feldeffekttransistoren gebildet sind, der während des Herstellungsprozesses dadurch personalisiert wird, daß Gate-Elektroden der Speichertransistoren von Leitungen getrennt werden, bei dem das Vorhandensein der Verbindung als eine logische Eins und das NichtVorhandensein als eine logische Null interpretiert wird, dessen Adressierschaltungen ι ο und Steuerschaltungen mit in die Halbleiterstruktur integriert sind und dynamisch betrieben werden und der zur Zwischenspeicherung abgefühlter gespeicherter Informationen statische Verriegelungsschaltungen im Ausgang aufweist, um mit nachfolgenden statisch betriebenen hochintegrierten Logikschaltungen verbunden werden und zusammenarbeiten zu können, dadurch gekennzeichnet, daß die Verriegelungsschaltungen an ihrem Ausgang dynamisch durch getaktete Abtast- und Leseschaltungen gesteuert sind, und daß die Abtast- und Leseschaltungen aus dynamischen NAN D-Schaltungen (64) und aus dynamischen NOR-Schaltungen (66) aufgebaut sind.

2. Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Verriegelungsschaltungen durch einen mit ihnen verbundenen Treiber (68) stabilisiert sind, der aus drei Feldeffekttransistoren (A, Sund Qbesteht und im Aufbau identisch mit den Treiberschaltungen (28 und 29) ist, die die Decodierer steuern und stabilisieren.

3. Festwertspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Treiberschaltung (28, 29 oder 68) eine Spannung an einem internen Knotenpunkt (z. B. 32) der Verriegelungsschaltung oder der Decodierschaltung auf einen Spannungspegel über der unteren Schwellspannung hält, der jedoch nicht den oberen Spannungspegel überschreitet.

4. Festwertspeicher nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß der Feldeffekttransistor (A) die Minimumspannung an den internen Knotenpunkt (z. B. 32) anlegt, die äquivalent der Spannung V minus der Spannung über dem Feldeffekttransistor (A) ist, daß der Feldeffekttransistör (B) sicherstellt, daß die interne Knotenspannung nicht größer als die Quellenspannung V plus der Spannung über dem Feldeffekttransistor (B) ist und daß der Feldeffekttransistor (C) durch seine Eingangselektrode mit dem Knotenpunkt verbunden ist, der seinerseits über einen Kondensator (z. B. 35) mit der Ausgangselektrode des Feldeffekttransistors (C) verbunden ist.