DE2620493A1 - Data transfer control system - uses 3 signals in any one transfer cycle to carry out subscriber addressing and data transfer - Google Patents

Abstract

The data transfer system, for transferring data between a control unit and subscribers, uses a min. number of control signals for calling up subscribers and requires less time to start data transfer. Transfer is also unaffected by brief disturbances in the channel. Subscriber addressing and the transfer of data is controlled within any one transfer cycle by 3 signals. The cycle begins when the first signal's binary value changes. The change in the binary level of the second signal is used to acknowledge the receipt of the address sent after a delay after the first signal. After a further delay the data is sent and its receipt is acknowledged by a change in the first signal. A change in the binary third signal acknowledges that data has entered the control unit or subscriber terminal. A new cycle then begins.

Description

Verfahren und Vorrichtung zur Übertragung von DatenMethod and device for the transmission of data

zwischen einer Steuereinheit und einem oder mehreren Teilnehmern Die Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zur Übertragung von Daten zwischen einer Steuereinheit und einem oder mehreren Teilnehmern, die über einen gemeinsamen Übertragungskanal miteinander in Verbindung stehen.between a control unit and one or more participants Die The invention relates to a method and an apparatus for the transmission of Data between a control unit and one or more participants who have a common transmission channel are connected to each other.

Es ist bereits in Detenllbertragungssystem bekannt, bei dem an einen Übertragungskanal zahlreiche teräte angeschlossen sind, die mittels eines prosrammierbaren Steuergeräts fiir das Send< ~#derEmpfangen von Daten aufgerufen werden. Der s.anaX des bekannten Systems besteht aus acht Datenleitungen1 über dieAdressen und sonstige Informationen übertragen werden, sowie acht Steuerleitungen. DieAdressierung und der Austausch der anderen Daten erfolgt in verschiedenen Übertragungszyklen, die nach dem Hand-shake-Verfahren ablaufen (~Wie funktioniert der IEC-Bus" von J.Klaus in Elektronik', 1975, H. 5 s. 73 bis 78).It is already known in Detenllbertragungssystem in which to one Numerous devices are connected to the transmission channel, which are controlled by means of a programmable Control unit are called for sending <~ # receiving data. The s.anaX of the well-known System consists of eight data lines1 over the addresses and other information as well as eight control lines. Addressing and exchanges the other data takes place in different transmission cycles, which according to the hand-shake procedure run (~ How does the IEC bus work "by J.Klaus in Elektronik ', 1975, no. 5 p. 73 to 78).

Der Erfindung liegt die Aufgabe ~zugrunde, ein Verfahren und eine Vorrichtung der eingangs erwähnten Gattung derart weiterzuentwickeln, daß mit einer minimalen Anzahl von Steuersignalen fiir den Aufruf von Teilnehmern und den Beginn der Datenübertragung wenige Zeit erforderlich und die Übertragung gegen kurzzeitige Störsignale auf dem Kanal unempfindlich ist.The invention is based on the object of a method and a To develop the device of the type mentioned in such a way that with a minimum number of control signals for the call of participants and the beginning the data transfer takes less time and the transfer against short-term Interfering signals on the channel is insensitive.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Adressierung eines Teilnehmers und die Übertragung weiterer Daten innerhalb eines Übertragungszyklus von drei Signalen gesteuert werden, wobei mit einem Wechsel der binären Werte des ersten Signals der Zyklusbeginn bestimmt und nach Ablauf einer vorgegebenen Verzögerungszeit die Übernahme der Adresse eingeleitet wird, deren Übernahme durch einen Wechsel der binären Werte des zweiten Signals quittiert wird, durch den nach erneutem Ablauf der Verzögerungszeit die Adresse zurückgenommen und die Daten auf den Übertragungskanal geschaltet werden, deren Freigabe mit einem den binären Anfangswert des ersten Signals wiederherstellenden Wechsel quittiert wird, durch den nach einem weiteren Ablauf der Verzögerungszeit die Daten in die Teilnehmer oder dieSteuereinheit eingegeben werden, deren Eingabe durch einen Wechsel der binären Werte des dritten Signals quittiert wird, durch den nach Ablauf einer weiteren Verzögerungszeit der Übertragungszyklus beendet wird. Fehlerhafte Daten, die auf kurzzeitige Störsignale auf den Le itungen des Übertragungskanals zurückgehen, erden durch dieses Verfahren nicht fiir die Weiterverarbeitung angenommen. Daher ist eine große Sicherheit gegen Störungen vorhanden. Die Adressen- und die Übermittlung der anderen Daten läuft im gleichen Übertragungszyklus ab. Der Zeitaufwand für die zweimalige Einleitung eines Hand-shake-Zyklus entfällt. Die Adressen und die anderceitigen Informationen können bei diesem Verfahren nacheinander auf den gleichen Leitungen ribertragen werden, da durch die Steuersignale dieArt der iibertragenen Daten unterschieden werden kann. Bei gleicher Anzahl der parallel zu übertragenden Daten sowie gleichem Adressenumfang werden gegenüber dem bekannten Übertragungssystem weniger Leitungen fiir den Übertragungskanal benötigt.The object is achieved according to the invention in that the addressing of a participant and the transmission of further data within a transmission cycle controlled by three signals, with a change in the binary values of the The first signal determines the start of the cycle and after a specified delay time has elapsed the takeover of the address is initiated, its takeover by a change of the binary values of the second signal is acknowledged, by which after another process the address is withdrawn after the delay time and the data is transferred to the transmission channel are switched, their release with one of the binary initial value of the first signal restoring change is acknowledged by the after another process the delay time the data is entered into the subscriber or the control unit their input by changing the binary values of the third Signal is acknowledged by which the transmission cycle after a further delay time has elapsed is terminated. Incorrect data due to brief interference signals on the lines of the transmission channel are not grounded for the Further processing accepted. Therefore, there is great security against interference. The address and the transmission of the other data takes place in the same transmission cycle away. The time required to initiate a hand-shake cycle twice is eliminated. The addresses and the other information can be used one after the other with this method are transmitted on the same lines, since the control signals the transferred data can be distinguished. With the same number of parallel The data to be transmitted and the same address range are compared to the known Transmission system requires fewer lines for the transmission channel.

Bei einer zweckmäßigen Ausführungsform ist vorgesehen, daß in jedem Teilnahmer nach Ablauf der auf den Wechsel des ersten Steuersignals folgenden Verzögerungszeit ein erstes Teilnehmersignal auf einen anderen binären Wert umgeschaltet wird, durch den die Adresse in die Teilnehmer eingegeben wird, daß ein zweites Teilnehmersignal von einem Wechsel des zweiten Signals auf einen anderen binären Wert umgeschaltet wird und daß die beiden Teilnehmersignale nach einem erneuten Wechsel des ersten Signals unter Eingabe der Daten in den Teilnahmer oder durch einen Wechsel des zweiten Signals rückgesetzt werden.In an advantageous embodiment it is provided that in each Participant after the delay time following the change of the first control signal has elapsed a first subscriber signal is switched to a different binary value by that the address is entered into the subscriber, that a second subscriber signal switched from a change in the second signal to a different binary value and that the two subscriber signals after another change of the first Signal by entering the data in the participant or by changing the second Signals must be reset.

Die drei Signale werden durch diese Ausfiihrungsform in den Teilnehmern in zwei Steuersignale umgewandelt, mit denen die Eingabe der Adresse und der Daten in den jeweiligen Teilnahmer vorgenommen wird. Die Übernahme der Adresse und der Daten erfordert somit keine aufwendigen Maßnahmen.With this embodiment, the three signals are generated in the participants converted into two control signals with which the entry of the address and the data is made in the respective participant. The adoption of the address and the Data therefore does not require any complex measures.

Eing giinstige Ausführungsform besteht darin, daß mit dem Wechsel des binären Werts eines ersten Steuereinheitensignals, durch den die Adresse auf den Übertragungskanal geschaltet wird, der Wechsel des ersten Signals hervorgerufen wird, daß nach dem Wechsel des zweiten Signals, um die Verzögerungszeit verschoben, das erste Steuereinheitensignal zurückgestellt und der binäre Wert eines zweiten Steuereinheitensignals zur Beaufschlagung des Übertragungskanals mit Daten geändert wird, daß das erste Steuereinheitensignal nach dem erneuten Wechsel des ersten Signals nach Ablauf der Verzögerungszeit zur Eingabe der Daten wiederum geändert wird und daß die beiden Steuereinheitensignale nach dem Wechsel des dritten Signals nach Ablauf der Verzögerungszeit zur Beendigung des Übertragungszyklus zurückgestellt werden. Für die Adressierung eines Teilnehmers und die Übertragung der Daten vom Teilnehmer zur Steuereinheit werden neben den drei Signalen in der Steuereinheit nur zwei Signale benötigt, deren binäre Werte von den Werten der allen Teilnehmern und der Steuereinheit gemeinsamen Signale abhängen.A favorable embodiment is that with the change of the binary value of a first control unit signal by which the address on the transmission channel is switched, causing the change in the first signal that after the change of the second signal, shifted by the delay time, the first controller signal reset and the binary value of a second Control unit signal changed to act on the transmission channel with data that the first control unit signal after the renewed change of the first signal is changed again after the delay time for entering the data has elapsed and that the two control unit signals after the change of the third signal after Expiry of the delay time to end the transmission cycle postponed will. For addressing a participant and transferring data from Participants in the control unit become in addition to the three signals in the control unit only two signals required, their binary values differing from the values of all participants and signals common to the control unit depend.

Eine Vorrichtung zur Durchführung der oben erläuterten erfindungsgemäßen Verfahren ist derart ausgebildet, daß für die drei Signale drei St¢uerleitungen vorhanden sind, die in den Teilnehmern und in der Steuereinheit mit jeweils einem sequentiellen logischen Schaltwerk verbunden sind, mit dem in den Teilnehmern die zwei Teilnehmersignale und in der Steuereinheit die beiden Steuereinheitensignale erzeugbar sind, und daß mit dem sequentiellen logischen Schaltwerk die Verzögerungszeit erzeugbar und die Verknüp Bung zwischen den drei Signalen sowie den Teilnehmer- und Steuereinheitensignalen derart ausgeführt ist, daß das dritte Signal,dem invertierten zweiten Teilnehmersignal, das zweite Signal *ersten Teilnehmersignal in Konjunktion mit der invertierten konjunktiven Verknüpfung der beiden Steuereinheitensignale und das erste Signal der negierten konjunktiven Verknüpfung zwischen dem ersten und dem negierten zweiten Steuereinheiten d gnal in Konjunktion * dem mit der diejunktiven Verknüpfung des negierten ersten und des zweiten Teilnehmersignals entspricht.An apparatus for carrying out the above-explained invention The method is designed in such a way that three fault lines for the three signals are present, which are in the participants and in the control unit with one sequential logic switchgear are connected, with which in the participants the two subscriber signals and the two control unit signals in the control unit can be generated, and that the delay time with the sequential logic switching mechanism can be generated and the link between the three signals and the participant and control unit signals is designed such that the third signal, the inverted second participant signal, the second signal * first participant signal in conjunction with the inverted conjunctive link of the two control unit signals and the first signal of the negated conjunctive link between the first and the negated second control units d gnal in conjunction * dem with the functional combination of the negated first and second subscriber signals is equivalent to.

Mit den seuentiellen logischen S'haltwerken werden in AbHängigkeit von der jeweiligen Änderung des binären Werts eines Signals auf einer der Steuerleitungen und den zuvor aufgetretenen Anderungen der Signale dieTeilnehmersignale fiir die Adressen- und Datensignale erzeugt.With the significant logical s'stuations are dependent of the respective change in the binary value of a signal on one of the control lines and the previously occurring changes in the signals the subscriber signals for the Address and data signals generated.

Durch die beiden Teilnehmersignale lassen sich je nach deren binäre Wert vier Zustände unterscheiden, von denen in jedem Teilnehmer drei ausgenutzt sind, die dem empfangsbereiten Zustand fiir Adressen, der Eingabe einer Adresse einschließlich deren Prüfung auf Übereinstimmung und der Eingabe der Daten zugeordnet ~sind.The two subscriber signals can, depending on their binary Distinguish value between four states, three of which are exploited in each participant are, the ready-to-receive status for addresses, the input of an address including their checking for conformity and the input of the data assigned ~ are.

In der Steuereinheit sind die vier mit den binären Werten der Steuereinheitensignale erzeugbaren Zustände fiir die Unterecheidung des Ruhezustands, der Adressenausgabe, der Datenausgabe bzw. der Dateneingabe und des Zyklusends benutzt.In the control unit are the four with the binary values of the control unit signals states that can be generated for the distinction between the idle state, the address output, used for data output or data input and the end of the cycle.

Bei einer zweckmäßigen Ausfiihrungsform ist vorgesehen, daß das seauentielle logische Schaltwerk in den Teilnehmern zwei Flipflops enthält, an deren nichtinvertierten Ausgängen die beiden Teilnehmersignale verfügbar sind, daß der nichtinvertierte Ausgang des ersten und der invertierte Ausgang des zweiten Speichers mit der zweiten und dritten Steuerleitung verbunden sind, daß der nichtinvertierte und der invertierte Ausgang des ersten und zweiten Speichers disc; junktiv an die erste Steuerleitung angeschlossen sind, daß der D-Eingang und der Löscheingang des zweiten Speichers gemeinsam vom nichtinvertierten Ausgang des zweiten Speichers gespeist sind, daß der D-Eingang des ersten Speichers disjunktiv von den Signalen der invertierten Ausgänge der beiden Speicher beaufschlagt ist, daß die Takteingänge beider Speicher von einem signalgesteuerten Taktgenerator gespeist sind, dessen Steuereingang ein ersten UND-Glied vorgeschaltet ist, das zweig mit einem ersten und einem zweiten ODER-Glied verbundene Eingänge aufweist, daß an einen Eingang des ersten ODER-Glieds ein bei einem Wechsel der binären Signalwerte auf den Übertragungsleitungen seinen binären Wert änderndes Signal gelegt ist, daß der zweite Eingang des ersten und ein Eingang des zweiten ODER-Glieds gemeinsam von einem zweiten UND-Glied gespeist sind, dessen Eingänge an die nicht-invertierten Ausgänge der Speicher und die zweite Steuerleitung angeschlossen sind, daß ein drittes, einen weiteren Eingang des zweiten ODER-Glieds speisendes UND-Glied mit einem Eingang an den invertierten Ausgangdes ersten Speichers und mit dem zweiten Sperreingang an die erste Steuerleitung gelegt ist und daß ein viertes, einen weiteren Eingang des dritten ODER-Glieds speisendes UND-Glied mit einem Eingang an den nichtinvertierten Ausgang des zweiten Speichers und mit dem zweiten Eingang an ein weiteres ODER-Glied angeschlossen ist, dessen einer Sperreingang gemeinsam mit einem Eingang des ersten UND-Glieds von der zweiten Steuerleitung gespeist ist, während der andere Eingang des weiteren ODER-Glieds von einem weiteren UND-Glied gespeist ist, das vom ersten Signal und einem Steuersignal beaufschlagt ist.In an expedient embodiment it is provided that the essential logic circuit in the participants contains two flip-flops, at their non-inverted Outputs the two subscriber signals are available that the non-inverted Output of the first and the inverted output of the second memory with the second and third control line are connected, that the non-inverted and the inverted Output of the first and second memory disc; junctionally to the first control line are connected that the D input and the clear input of the second memory are fed jointly by the non-inverted output of the second memory that the D input of the first memory disjunctive from the signals of the inverted The outputs of the two memories are applied to the clock inputs of both memories are fed by a signal-controlled clock generator, the control input of which is a first AND element is upstream, the branch with a first and a second OR gate has inputs connected to one input of the first OR gate on when the binary signal values on the transmission lines change its binary value changing signal is placed that the second input of the first and an input of the second OR gate is fed jointly by a second AND gate are, its inputs to the non-inverted outputs of the memory and the second Control line are connected that a third, another input of the second OR gate feeding AND gate with an input to the inverted output of the first memory and applied to the second blocking input to the first control line and that a fourth, another input of the third OR gate feeds AND gate with one input to the non-inverted output of the second memory and the second input is connected to a further OR gate whose a blocking input together with an input of the first AND gate of the second Control line is fed, while the other input of the further OR gate is fed by a further AND gate, which is from the first signal and a control signal is applied.

Für die Verknüpfung der Teilnehmersignale und der Signale auf den Steuerleitungen werden bei dieser Anordnung nur wenige Schaltelemente benötigt. Die Schaltung geht nach der Inbetriebnahme durch Anlegen der Betriebsspannung von selbst in einen Zustand über, in dem die beiden Teilnehmersignale z.B. zugleich eine binäre 0 aufweisen. Daher ist keine gesonderte Anordnung zur Normierung der einzelnen Teilnehmer nach dem Einschalten der Spannung erforderlich.For linking the subscriber signals and the signals to the With this arrangement, only a few switching elements are required for control lines. After commissioning, the circuit is switched on by applying the operating voltage even in a state in which the two participant signals e.g. simultaneously have a binary 0. Therefore, there is no separate arrangement for normalizing the individual participants required after switching on the voltage.

Die oben beschriebene Schaltung hat die Eigenschaft, daß eine Weiterschaltung beispielsweise VOll einem sekundären Zustand in den anderen nur mit dem an Hand des Zeitfolgediagramms bestimmten Signal möglich ist. Die Schaltung ist demnach gegen Störspannungen unempfindlich. Die Unempfindlichkeit gegen Störspannungen wird noch durch die Verzögerungszeit erhöht, die verhindert, daß kurzzeitige Störimpulse, die einen Wechsel des den binären Werkn zugeordneten Signalpegels hervorrufen können, bei der Übertragung als Signalwechsel weiterverarbeitet werden.The circuit described above has the property that a handover for example, a secondary one State in the other only with the signal determined on the basis of the timing diagram. The circuit is therefore insensitive to interference voltages. The insensitivity to interference voltages is increased by the delay time, which prevents short-term interference pulses, which can cause a change in the signal level assigned to the binary works, be processed further as a signal change during transmission.

Eine andere günstige Ausführungsform besteht darin, daß das sequentielle logische Schaltwerk in der Steuereinheit zwei Flipflops enthält an deren nichtinvertierten Ausgängen die beiden Steuereinheitensignale verfügbar sind, daß die nichtinvertierten Ausgänge der beiden Speicher über ein NAND-Glied an die zweite Steuerleitung sowie der nichtinvertierte Ausgang des ersten und der invertierte Ausgang des zweiten Speichers über ein weiteres NAND-Glied an die erste Steuerleitung angeschlossen sind, daß der invertierte Ausgang des ersten Speichers auf den D-Eingang rtckgekoppelt ist, daß die beiden nichtinvertierten Speicherausgänge über ein Exklusiv-ODER-Glied mit dem D-Eingang des zweiten Speichers verbunden sind, daß die Takteingänge der beiden Speicher vnn einem signalgesteuerten Taktgenerator gespeist sind, dessen Steuereingang ein erstes UND-Glied vorgeschaltet ist, das zwei mit einem ersten und einem zweiten ODER-Glied verbundene Eingänge aufweist, daß an einen Eingang des ersten ODER-Glieds ein bei einem Wechsel der Binärwerte der Signale auf den Übertragungsleitungen seinen binären Wert änderndes Signal gelegt ist, daß der zweite Eingang des ersten und ein Eingang des zweiten ODER-Glieds gemeinsam von einem zweiten UND-Glied gespeist sind, dessen weitere Eingänge an die invertierten Ausgänge der Speicher angeschlossen sind, daß ein drittes, das zweite ODER-Glied speisende UND-Glied mit der ersten Steuerleitung sowie dem nichtinvertierten Ausgang des ersten und demiinvertierten Ausgang des zweiten Speichers verbunden ist, und daß ein viertes, das zweite ODER-Glied speisende UND-Glied an die dritte Steuerleitung sowie die nichtinvertierten Ausgänge der Speicher angeschlossen ist. Diese Schaltung weist in Bezug auf die Steuereinheit ebenfalls die Vorteile auf, die oben in Verbindung mit dem sexuentiellen logischen Schaltwerk für die Teilnehmer bereits dargelegt wurden.Another advantageous embodiment is that the sequential logic switching mechanism in the control unit contains two flip-flops on their non-inverted ones Outputs the two control unit signals are available that the non-inverted Outputs of the two memories via a NAND element to the second control line as well the non-inverted output of the first and the inverted output of the second Memory connected to the first control line via another NAND element are that the inverted output of the first memory is fed back to the D input is that the two non-inverted memory outputs via an exclusive OR gate are connected to the D input of the second memory that the clock inputs of the both memories are fed by a signal-controlled clock generator whose Control input is preceded by a first AND element, the two with a first and a second OR gate has inputs connected to one input of the first OR gate on when the binary values of the signals change to the Transmission lines its binary value changing signal is placed that the second Input of the first and an input of the second OR gate jointly from a second AND gate are fed, the other inputs to the inverted outputs of the Memories are connected to that one third, the second OR element feeding AND element with the first control line and the non-inverted output of the first and demiinverted output of the second memory is connected, and that a fourth, the second OR gate feeding AND gate to the third control line as well as the non-inverted outputs of the memory is connected. This circuit also has, in relation to the control unit, the advantages mentioned above in connection with the sexual logic circuit for the participants already set out became.

Bei einer bevorzugten Ausführungsform enthält der signalgesteuerte TaKtgenerator einen Schmitt-Trigger, dessen Ausgang über einen Widerstand auf den Eingang rückgekoppelt ist, an den weiterhin ein Kondensator und eine Diode angeschlossen sind, die von einem NOR-Glied gespeist ist, dessen einer Eingang von dem Schmitt-Trigger-Ausgang und dessen anderer Eingang von einem vorgeschalteten Verknüpfungsglied gespeist ist. Die Dauer des vom Taktgenerator abgegebenen Impulses bestimmt die Verzögerungszeit, die nach einem durch kurze Störimpulse auf den Übertragungsleitungen des Kanals hervorgerufenen Signalwechseln erneut beginnt, bevor die Teilnehmersignale oder Steuereinheitensignale Adressen oder Daten für die zunahme freigeben. Der Taktgenerator erzeugt Impulse von konstanter Länge, unabhängig vom Zeitpunkt der Beaufschlagung mit dem Eingangssteuersignal.In a preferred embodiment, the signal-controlled TaKtgenerator has a Schmitt trigger, the output of which is sent to the Input is fed back, to which a capacitor and a diode are still connected fed by a NOR gate, one input of which is from the Schmitt trigger output and its other input fed by an upstream logic element is. The duration of the pulse emitted by the clock generator determines the delay time, the after one by short glitches on the transmission lines of the channel caused signal change begins again before the participant signals or Control unit signals enable addresses or data for the increase. The clock generator generates pulses of constant length, regardless of the point in time at which they are applied with the input control signal.

Vorzugsweise sind die Leitungen des Übertragungskanals mit einem Paritätsgenerator verbunden, der über ein Verzögerungsglied mit Signalinvertierung sowie direkt an Eingänge eines Exklusiv-ODER-Glieds angeschlossen ist, das einen Eingang des vor dem Taktgenerator angeordneten ODER-Glieds speist.The lines of the transmission channel are preferably equipped with a parity generator connected via a delay element with signal inversion and directly to Inputs of an exclusive OR gate is connected, which is an input of the before the clock generator arranged OR gate feeds.

Die Erfindung wird im folgenden an Hand von in einer Zeichnung dargestellten Ausführungsbeispielen näher erläutert, aus denen sich weitere Merkmale sowie Vorteile ergeben.The invention is illustrated below with reference to in a drawing Embodiments explained in more detail, from which further features and advantages result.

Es zeigen: Fig. 1 ein Riagramm des zeitlichen Ablaufs der Verfahrensschritte bei der Übertragung von Adressen und Daten zwischen der Steuereinheit und den Teilnehmern, Fig. 2 ein Diagramm des zeitlichen Ablaufs der Verfahrensschritte bei der Übertragung von Adressen zu den Teilnehmern und der Datenübertragung von einem ausgewählten Teilnehmer zu der Steuereinheit, Fig. 3 ein Schaltbild des Aufbaus der sequentiellen logischen Schaltwerke in der Steuereinheit und des Aufbaus des Schaltwerks in einem Teilnehmer, Fig. 4 ein Schaltbild der in den Teilnehmern an den Übertragungskanal angeschlossenen und von den Teilnehmersignalen gesteuerten Schaltkreise, Fig. 5 ein Schaltbild der in der Steuereinheit an den Übertragungskanal angeschlossenen und von den Steuereinheitensignalen kontrollierten Schaltkreise.The figures show: FIG. 1 a diagram of the time sequence of the method steps when transferring addresses and data between the control unit and the participants, 2 shows a diagram of the time sequence of the method steps during transmission of addresses to participants and data transmission from a selected one Subscriber to the control unit, Fig. 3 is a circuit diagram of the structure of the sequential logical switchgear in the control unit and the structure of the switchgear in one Subscriber, Fig. 4 is a circuit diagram of the subscribers to the transmission channel connected and controlled by the subscriber signals, Fig. 5 a circuit diagram of those connected to the transmission channel in the control unit and circuits controlled by the controller signals.

Eine Steuereinheit 1 (Fig. 3) und mehrere Teilnehmer 2, von denen in Fig. 3 nur einer dargestellt ist, sind an einen gemeinsamen Übertragungskanal angeschlossen, der neben Leitungen für die Übertragung von Daten zwischen der Steuereinheit 1 und den Teilnehmern 2 noch Steuerleitungen 3, 4 und 5 enthält, Die Übertragung von Daten zwischen der Steuereinheit 1 und einem oder mehreren Teilnehmern erfolgt in einem Zyklus, der die Adressierung des jeweiligen Teilnehmers und die Abgabe der weiteren Daten von der Steuereinheit 1 bzw. vom Teilnehmer 2 und die Aufnahme der Daten vom Teilnahmer 2 bzw. von der Steuereinheit 1 umfasst.A control unit 1 (Fig. 3) and several participants 2, of which only one shown in FIG. 3 are connected to a common transmission channel connected, in addition to lines for the transfer of data between the Control unit 1 and subscribers 2 still contain control lines 3, 4 and 5, The Transmission of data between the control unit 1 and one or more participants takes place in a cycle that includes the addressing of the respective participant and the Delivery of the further data from the control unit 1 or from the subscriber 2 and the Includes recording of the data from subscriber 2 or from control unit 1.

Für die Steuerung des jeweiligen Übertragungszyklus sind drei Steuersignale KS, TA und TD vorgesehen, deren zeitlicher Verlauf in den Fig. i und 2 dargestellt ist. Die Signale KS, TA und TD nehmen je nach der jeweiligen Steuerfunktion die binären Werte 0 uder 1 an, denen ein niedriger bzw. ein hoher Signalpegel zugeordnet ist. Die Signalpegel sind in Ordinatenrichtung der Diagramme der Fig. 1 und 2 eingetragen.There are three control signals for controlling the respective transmission cycle KS, TA and TD are provided, the time course of which is shown in FIGS is. The signals KS, TA and TD take depending on the respective control function binary values 0 or 1 to which a low or high signal level is assigned is. The signal levels are entered in the ordinate direction of the diagrams in FIGS. 1 and 2.

Aus Fig. 1 ist der Verfahrensablauf bei der Übertragung von Daten aus der Steuereinheit 1 zu einem Teilnehmer 2 ersichtlich. Zu Beginn eines Übertragungszyklus wird die Adresse von der Steuereinheit 1 auf die Leitungen bzw.From Fig. 1 is the process sequence for the transmission of data from the control unit 1 to a subscriber 2 can be seen. At the beginning of a transmission cycle the address is transferred from the control unit 1 to the lines or

eine ausgewählte Anzahl von Leitungen des Übertragungskanals, gegeben, wobei das erste Steuersignal den Zyklusbeginn durch einen Wechsel von der binären 1 zu einer binären 0 allen Teilnehmern 2 mitteilt. Nach dem Wechsel der binären Werte des ersten Signals KS beginnt eine einstellbare Verzögerungszeit, die in Fig. 1 als Intervall I bezeichnet ist. Während dieser Verzögerungszeit finden auf den Leitungen mit den Adressensignalen keine Änderungen der bi nären Werte der Adressensignale statt. Sofern durch Störungen trotzdem die Adressensignale so beeinflußt werden, daß die vorgesehenen binären Werte geändert werden, beginnt die Verzögerungszeit erneut. Auf diese Weise wird die Verarieitung gestörter Signale verhindert. Am Ende der Verzögerungszeit wird die auf dem Übertragungskanal anstehende Adresse von allen Teilnehmern 2 übernommen. Wenn in allen Ttilnehmern die Adresse übernommen worden ist, wird dies durch den Wechsel des zweiten Signals TA von einer binären O zu einer binären 1 quittiert. Durch den Wechsel der binären Werte bzw. des Pegels des Signals TA wird erneut der Ablauf der Verzögerungszeit ausgelöst. Dieser Ablauf ist in Fig. 1 mit dem Intervall II bezeichnet. Nach Beendigung des Intervalls II wird die Adresse auf den Leitungen zurückgenommen. Anschließend werden die Daten von der Steuereinheit 1 auf die Leitungen des Übertragungskanals geschaltet. Die Freigabe der Daten wird durch einen Wechsel des ersten Signals von einer binären 0 zu einer binären 1 quittiert. Ferner wechselt das dritte Signal TD von einer binären 1 zu einer binären 0. Die Quittierung löst erneut die Verzögerungszeit aus, die den Ablauf eines dritten Intervalls III bestimmt. Nach Beendigung des Intervalls III werden die Daten vom adressierten Teilnehmer 2 übernommen.a selected number of lines of the transmission channel, given, wherein the first control signal indicates the start of the cycle by changing from binary 1 to a binary 0 communicates to all participants 2. After changing the binary Values of the first signal KS, an adjustable delay time begins, which is shown in Fig. 1 is designated as interval I. During this delay time, the Lines with the address signals do not change the binary values of the address signals instead of. If the address signals are still influenced by disturbances, that the intended binary values are changed, the delay time begins again. In this way the processing becomes disturbed signals prevented. At the end of the delay time, the Address adopted by all participants 2. If in all participants the address has been taken over, this is done by changing the second signal TA from one binary O to a binary 1 acknowledged. By changing the binary values or the level of the signal TA, the expiry of the delay time is triggered again. This sequence is designated in Fig. 1 with the interval II. After the Interval II the address is withdrawn on the lines. Then be the data is switched from the control unit 1 to the lines of the transmission channel. The data is released by changing the first signal from a binary 0 to a binary 1 acknowledged. Furthermore, the third signal TD changes from a binary one 1 to a binary 0. The acknowledgment triggers the delay time again, the determines the expiration of a third interval III. After the interval has ended III, the data are taken from the addressed subscriber 2.

Dabei ändert sich das zweite Signal TA und nimmt den Wert einer binären 0 an. Die Übernahme der Daten wird durch einen Wechsel des dritten Signals TD in eine binäre i quittiert.The second signal TA changes and takes the value of a binary one 0 on. The transfer of the data is activated by a change in the third signal TD in a binary i acknowledged.

Durch die Quittierung läuft in einem Intervall IV wieder die Verzögerungszeit ab. Nach Ablauf der Verzögerungszeit ist der Übertragungszyklus beendet.As a result of the acknowledgment, the delay time runs again in an interval IV away. After the delay time has elapsed, the transmission cycle is ended.

Bei der Übertragung von Daten aus einem Teilnehmer 2 zur Steuereinheit 1 treten in den ersten 3 Intervallen in Bezug auf die Signals KS, TA und TD die gleichen Vorgänge auf, wie sie in Verbindung mit der Fig. 1 beschrieben sind. Nach der Eingabe der Daten in die Steuereinheit i läuft jedoch eine weitere Verzögerungszeit ab, der in Fig. 2 das Intervall IV zugeordnet ist, bevor mit dem Wechsel des Signals TD die Eingabe quittiert wird. Das anschließende Intervall V gemäß Fig. 2 stimmt mit dem in Fig. 1 erläuterten Intervall IV hinsichtlich des Verlaufs der Signale KS, TA und TD wieder überein.When transmitting data from a subscriber 2 to the control unit 1 occur in the first 3 intervals with respect to the KS, TA and TD signals the same processes as are described in connection with FIG. To the input of the data into the control unit i, however, runs a further delay time from, to which the interval IV is assigned in FIG. 2, before the change of the signal TD the input is acknowledged. The subsequent interval V according to FIG. 2 is correct with the interval explained in FIG IV regarding the course the signals KS, TA and TD match again.

In den Teilnehmers 2 wird die Annahme und Prüfung der Adresse auf dem Übertragnngskanal sowie die Annahme oder Ausgabe der Daten mittels zweier Teilnehmersignale TQ1 und TQ2 gesteuert. Das erste Teilnehmersignal TQl geht nach dem Wechsel des ersten Signals KS , zeitlich um die Verzögerungszeit verschoben, mit Beginn des Intervalls II von einer binären 0 auf eine binäre 1 über. Damit wird die Adresse von dem jeweiligen Teilnehmer aufgenommen und auf Übereinstimmung geprüft. Mit dem Wechsel des zweiten Signals TA und nach Ablauf der anschließenden Verzögerungszeit geht das zweiteTeilnehmersignal von einer binären O auf eine binäre 1 über. Daran erkennt der Teilnehmer 2, daß die Adresse von dem Übertragungskanal zurückgenommen wurde. Durch den Wechsel des zweiten Teilnehmersignals TQ2 wird ein erneuter Wechsel des ersten Signals KS hervorgerufen, der in dem adressierten Teilnehmer 2 feste stellt wird. Das Signal KS löst die Zeitverzögerung aus.In subscriber 2, the acceptance and verification of the address is based on the transmission channel as well as the acceptance or output of the data by means of two subscriber signals TQ1 and TQ2 controlled. The first subscriber signal TQl goes after the change of first signal KS, shifted in time by the delay time, with the beginning of Interval II from a binary 0 to a binary 1. This will make the address recorded by the respective participant and checked for conformity. With the Change in the second signal TA and after the subsequent delay time has elapsed the second subscriber signal changes from a binary 0 to a binary 1. To it If the subscriber 2 recognizes that the address has been withdrawn from the transmission channel became. The change in the second subscriber signal TQ2 results in another change of the first signal KS caused, which is fixed in the addressed subscriber 2 will provide. The signal KS triggers the time delay.

die unmittelbar oder bei der Datenübertragung vom Teilnehmer zur Steuereinheit nach einer weiteren Zeitverzögerung zum Wechsel der beiden Teilnehmersignale TQi und TQ2 auf den Wert einer binären 0 führt.directly or during data transmission from the subscriber to the control unit after a further time delay for changing the two subscriber signals TQi and TQ2 leads to the value of a binary 0.

In der Steuereinheit 1 wird zu Beginn eines Übertragungszyklus das erste Steuereinheitensignal KQ1 von einer binären 0 auf eine binäre 1 umgeschaltet. Dieser Wechsel ruft einen Wechsel des ersten Signals KS ton einer binären 1 auf eine binäre 0 hervor. Das erste Steuereinheitensignal hält die binäre 1 während der Beaufschlagung des Übertragungskanals mit Adressensignalen aufrecht. Die Adressensignale bleiben so lange bestehen, bis nach der ersten Verzögerungszeit die Adresse in die Teilnehmer 2 eingegeben wird und nach der Quittierung eine erneute Verzögerungszeit vergangen ist. Das erste Steuereinheitensignal geht also zu Beginn des dritten Intervalls auf eine binäre 0 zurück. Gleichzeitig geht das zweite Steuereinheitensignal von einer binären 0 auf eine binäre 1 über.In the control unit 1, the first control unit signal KQ1 switched from a binary 0 to a binary 1. This change causes a change in the first signal KS ton to a binary 1 a binary 0 emerges. The first control unit signal holds the binary 1 during the application of the transmission channel with address signals upright. the Address signals remain in place until, after the first delay time, the address is entered in the Subscriber 2 is entered and another delay time after the acknowledgment has passed. The first control unit signal therefore goes at the beginning of the third interval back to a binary 0. At the same time, the second control unit signal goes from a binary 0 to a binary 1.

Das erste Steuereinheitensignal KQ1 führt wiederum eine binäre 1, wenn nach der Quittierung durch das Signal KS eine Verzögerungszeit abgelaufen ist. Mit dem Wechsel des zweiten Steuereinheitensignals werden bei der Übertragung von einem Teilnehmer zur Steuereinheit die Daten in diese eingegeben. Gleichzeitig wird auch das dritte Signal TD von einer binären 0 auf eine binäre 1 umgeschaltet. Die Umschaltung bewirkt den Ablauf einer neuen Verzögerungszeit, mit deren Ende beide Steuereinheitensignale KQ 1 und KQ2 auf eine binäre 0 zurückgestellt werden.The first control unit signal KQ1 in turn carries a binary 1, if a delay time has expired after the acknowledgment by the KS signal. With the change of the second control unit signal during the transmission of a subscriber to the control unit entered the data into this. At the same time will the third signal TD also switched from a binary 0 to a binary 1. the Switching causes a new delay time to elapse, at the end of which both Control unit signals KQ 1 and KQ2 are reset to a binary 0.

Eine Vorrichtung zur Durchführung des vorstehend erläuterten Verfärens enthält die drei Steuerleitungen 3,4,5 die von den Signalsn KS, TA und TD beaufschlagt sind. Die drei Steuerleitungen 3,4,5 sind in der Steuereinheit 1 an ein sequentielles logisches Schaltwerk 6 angeschlossen. In den Teilnehmern 2 sind sequentielle logische Schaltwerke 7 mit den Steuerleitungen 3,4,5 verbunden. Das Schaltwerk 6 dient zur Erzeugung der Steuereinheitensignale KQ1 und KQ2. Die Schaltwerke 7 stellen die Teilnehmersignale TQ1 und TQ2 zur Verfügung. Mit den Schaltwerken 6 und 7 wird die Verzögerungszeit erzeugt. Weiterhin verknüpfen die Schaltwerke die drei Signale KS1TA und TD mit den Steuereinheitensignalen KQ1, KQ2 und den Teilnehmersignalen TQ1, TQ2 gemäß nachfolgenden Booleschen Gleichungen: Das sequentielle logische Schaltwerk 7 enthält zwei Flipflopspeicher 8, 9 an deren nichtinvertierten Ausgängen die beiden Teilnehmersignale TQ1 und TQ2 zur Verfiigung stehen. Der nichtinvertierte Ausgang des ersten Speichers 8 und der invertierte Ausgang des zweiten Speichers 9 sind an die Steuerleitungen 4 und 5 angeschlossen.A device for carrying out the above-explained processing contains the three control lines 3, 4, 5 which are acted upon by the signals KS, TA and TD. The three control lines 3, 4, 5 are connected in the control unit 1 to a sequential logic switchgear 6. In the participants 2 sequential logic switching devices 7 are connected to the control lines 3, 4, 5. The switching mechanism 6 is used to generate the control unit signals KQ1 and KQ2. The switching mechanisms 7 make the subscriber signals TQ1 and TQ2 available. The delay time is generated with the switching mechanisms 6 and 7. Furthermore, the switching mechanisms combine the three signals KS1TA and TD with the control unit signals KQ1, KQ2 and the subscriber signals TQ1, TQ2 according to the following Boolean equations: The sequential logic circuit 7 contains two flip-flop memories 8, 9 at the non-inverted outputs of which the two subscriber signals TQ1 and TQ2 are available. The non-inverted output of the first memory 8 and the inverted output of the second memory 9 are connected to the control lines 4 and 5.

Der invertierte Ausgang des Speichers 8 und der nichtinvertierte Ausgang des Speichers 9 sind mit Eingängen eines ODER-Glieds 10 verbunden, dessen Ausgang an die Leitung 3 gelegt ist. Der D-Eingang und der Löscheingang des Speichers 9 sind gemeinsam an den nichtinvertierten Ausgang des Speichers 8 angeschlossen. Der D-Eingang des ersten Speichers 8 wird uon einem ODER-Glied 11 gespeist, dessen einer Eingang mit dem invertierten Ausgang des Speichers 8 verbunden ist, während der andere Eingang an den invertierten Ausgang des zweiten Speichers 9 angeschlossen ist. Die Takteingänge der beiden Speicher 8, 9 werden gemeinsam von einem signalgesteuerten Taktgenerator 12 gespeist.The inverted output of the memory 8 and the non-inverted output of the memory 9 are connected to inputs of an OR gate 10, the output of which is placed on line 3. The D input and the clear input of memory 9 are connected together to the non-inverted output of the memory 8. Of the D input of the first memory 8 is fed uon an OR gate 11, one of which Input is connected to the inverted output of the memory 8, while the other input is connected to the inverted output of the second memory 9 is. The clock inputs of the two memories 8, 9 are jointly controlled by a signal Clock generator 12 fed.

Dem Steuereingang des Taktgenerators 12 ist ein erstes UND-Glied 13 vorgeschaltet, dessen einer Eingang mit einem ersten ODER-Glied 14 verbunden ist. Der zweite Eingang des UND-Glieds 13 wird vom Ausgangssignal eines zweiten ODER-Glieds 15 beaufschlagt. Ein Eingang des ODER-Glieds 14 ist an einen Anschluß 16 gelegt, der bei einem Wechsel des binären Werts eines Signals mit den Leitungen des Kanals von einem Steuersignal beaufschlagt wird. Der Wechsel kann z.B. durch eine Aufschaltung neuer Adressen oder Daten oder durch kurzzeitige Störspannungen hervorgerufen werden. Der zweite Eingang des ODER-Glieds 14 sowie ein Eingang des ODER-Glieds 15 sind gemeinsam an den Ausgang eines zweiten UND-Glieds 17 liegt, dessen einer Eingang vom nichtinvertierten Ausgang des Speichers 8 gespeist wird, während der andere Eingang an den invertierten Ausgang ~ des Speichers 9 angeschlossen ist. Der dritte Eingang des UND-Glieds 17 steht mit der Steuerleitung 4 in Verbindung.The control input of the clock generator 12 is a first AND element 13 upstream, one input of which is connected to a first OR element 14. The second input of the AND gate 13 is the output of a second OR gate 15 applied. An input of the OR gate 14 is connected to a terminal 16, that when the binary value of a signal changes with the lines of the channel is acted upon by a control signal. The change can be made, for example, by an activation new addresses or data or short-term interference voltages. The second input of the OR gate 14 and one input of the OR gate 15 are is common to the output of a second AND element 17, one input of which fed from the non-inverted output of the memory 8 will while the other input is connected to the inverted output ~ of the memory 9. The third input of the AND element 17 is connected to the control line 4.

Ein drittes UND-Glied i8, das einen zweiten Eingang des ODER-Glieds 15 speist, ist mit einem Sperreingang an die erste Steuerleitung 3 gelegt, während der zweite Eingang an den invertierten Ausgang des ersten Speichers 8 angeschlossen ist. Ein weiterer Eingang des ODER-Glieds 15 ist mit einem vierten UND-Glied 19 verbunden, dessen einer Eingang vom invertierten Ausgang des zweiten Speichers 9 gespeist wird. Der zweite Eingang des UND-Glieds 19 steht mit einem weiteren ODER-Glied 20 in Verbindung, das einen an die Steuerleitung 4 angeschlossenen Sperreingang aufweist, während ein zweiter Eingang von einem weiteren UND-Glied 21 gespeist wird, dessen einer Eingang an die Steuerleitung 3 gelegt ist. Der zweite Eingang des UND-Glieds 21 ist von einem Steuersignal aus dem Teilnehmer 2 beaufschlagt.A third AND gate i8, which is a second input of the OR gate 15 feeds, is placed with a blocking input to the first control line 3 while the second input is connected to the inverted output of the first memory 8 is. Another input of the OR element 15 is connected to a fourth AND element 19 connected, one input from the inverted output of the second memory 9 is fed. The second input of the AND gate 19 is connected to a further OR gate 20 in connection, the one to the control line 4 connected blocking input has, while a second input is fed by a further AND element 21, one input of which is connected to control line 3. The second input of the AND gate 21 is acted upon by a control signal from subscriber 2.

Das sequentielle logische Schaltwerk 6 in der Steuereinheit 1 enthält ebenfalls die beiden Speicher 8, 9, deren Takteingänge gemeinsam mit einem signalgesteuerten Taktgeber 12 verbunden sind. An den nichtinvertierten Ausgängen der beiden Speicher8, 9 stehen die beiden Steuereinheitensignale KQ1 und KQ2 zur Verfügung. Die nichtinvertierten Ausgänge der beiden Speicher 8, 9 sind mit einem NAND-Glied 22 verbunden, dessen Ausgang an die Steuerleitung 4 gelegt ist. Ein weiteres NAND-Glied 23, das an die Steuerleitung 3 angeschlossen ist, wird vom nichtinvertierten Ausgang des Speichers 8 und vom invertierten Ausgang des Speichers 9 gespeist. Der invertierte Ausgang des ersten Speichers ist auf den D-Eingang zurückgekoppelt.The sequential logic switchgear 6 in the control unit 1 contains likewise the two memories 8, 9, the clock inputs of which together with a signal-controlled one Clock 12 are connected. At the non-inverted outputs of the two memories8, 9 the two control unit signals KQ1 and KQ2 are available. The non-inverted Outputs of the two memories 8, 9 are connected to a NAND gate 22, whose Output is connected to control line 4. Another NAND gate 23, which is connected to the Control line 3 is connected, is from the non-inverted output of the memory 8 and fed from the inverted output of the memory 9. The inverted output of the first memory is fed back to the D input.

Die beiden nichtinvertierten Ausgänge der Speicher 8,9 sind über ein Exklusiv-ODER-Glied 24 mit dem D-Eingailg des Speichers 9 verbunden.The two non-inverted outputs of the memory 8,9 are via a Exclusive-OR gate 24 connected to the D-input of the memory 9.

Der Steuereingang des Taktgebers 12, der als Verzögerungsschaltung arbeitet, ist in gleicher Weise wir beim Schaltwerk 7 an ein erstes UND-Glied 13 angeschlossen, das von einem ersten und zweiten ODER-Glied 14915 gespeist wird, Der eine Eingang des ODER-Glieds 14 ist mit einem Anschluß 16 verbunden, der ebenfalls mit einem Steuersignal beaufschlagt ist, das bei einer Pegeländerung auf einer Leitung des Kanals, die infolge ihrer höhe als binärer SignalroX7sel in Erscheinung tritt, zum UND-Glied 13 gelangt. Das Steuersignal wird von Überwachungsschaltungen in der Steuereinheit 1 erzeugt. Der eine Eingang des ODER-Glieds 14 wird von einem zweiten UND-Glied 25 gespeist, dessen weitere Eingänge mit der Steuerleitung 3, dem invertierten Ausgang des Speichers 8 und dem nichtinvertierten Ausgang des Speichers 9 verbunden sind. Ein drittes UND-Glied 26, das an den zweiten Eingang des ODER-Glieds 15 sowie an einen Eingang des ODER-Glieds 14 angeschlossen ist, steht an seinen drei Eingängen mit den Stauerleitungen 4 und 5 sowie dem invertierten Ausgang des zweiten Speichers 9 in Verbinden. Ein viertes UND-Glied 27 speist einen weiteren Eingang des ODER-Glieds 15. Die Eingänge des UND-Glieds 27 sind an die Steuerleitung 5 und die nichtinvertierten Ausgänge der Speicher 8 , 9 angeschlossen.The control input of the clock generator 12, which acts as a delay circuit works, is in the same way as with the switching mechanism 7 to a first AND element 13 connected, which is fed by a first and second OR gate 14915, One input of the OR gate 14 is connected to a terminal 16, which is also is acted upon by a control signal, which in the event of a level change on a line of the channel, which appears as a binary signal tube due to its height, reaches the AND gate 13. The control signal is provided by monitoring circuits in the Control unit 1 generated. One input of the OR gate 14 is from a second AND gate 25 fed, the other inputs to the control line 3, the inverted Output of the memory 8 and the non-inverted output of the memory 9 connected are. A third AND gate 26, which is connected to the second input of the OR gate 15 as well is connected to one input of the OR gate 14 is available at its three inputs with the storage lines 4 and 5 as well as the inverted output of the second memory 9 in Connect. A fourth AND element 27 feeds a further input of the OR element 15. The inputs of the AND gate 27 are to the control line 5 and the non-inverted Outputs of the memory 8, 9 connected.

Die nichtinvertierenden Ausgänge der Speicher 8,9 sind weiterhin mit Eingängen e'nes nicht näher bezeichneten NOR-Glieds verbunden, das einen weiteren Eingang aufweist.The non-inverting outputs of the memory 8, 9 are still with Inputs of an unspecified NOR gate connected, which is another Has input.

Der weitere Eingang sowie der Ausgang des NOR-Glieds sind an eine speicherprogrammierbare Datenverarbeitungseinheit angeschlossen. Das Ausgangssignal des NOR-Glieds dient zur Signalisierung des Zugriffs des Übertragungskanals zur Datenverarbeitungseinheit. Der Voreinstelleingang des Speichers 8 ist von einem Signal der nicht dargestellten Datenverarbeitungseinheit beaufschlagbar. Dieses Signal normiert die Steuereinheit 1, durch deren Ausgngssignale wiederum die serguentiellen logischen Schaltwerke 6 in den Teilnehmers 2 normiert werden.The other input and the output of the NOR gate are connected to a Programmable memory data processing unit connected. The output signal of the NOR element is used to signal the access to the transmission channel Data processing unit. The preset input of the memory 8 is of one Signal of the data processing unit, not shown, can be acted upon. This signal normalizes the control unit 1, through its output signals in turn, the serial logic switchgear 6 normalized in the subscriber 2 will.

Die Fig. 4 zeigt fiir einen Teilnehmer 2 die an eine Leitung des Übertragungskanals angeschlossenen Elemente sowie Elemente, deren Eingänge von allen Leitungen des Kanals gespeist werden. Der Teilnehmer 2 enthält für jede Leitung des Übertragungskanals je mçei D-Flipflops 28,29 deren D-Eingänge an die Leitung angeschlossen sind. In Fig. 4 ist eine Leitung 30 des aus mehreren parallelen Leitungen bestehenden Übertragungskanals dargestellt. Die Ausgänge der Speicher 29 sind mit nicht dargestellten Schaltungen zur Weiterverarbeitung der übertragenen Daten verbunden. An die Ausgänge der Flipflops sind dieEingänge eines Vergleichers 31 angeschlossen, dessen weiteren Eingängen die mittels Schaltern 32 einstellbaren Adressensignale des Teilnehmers 2 zuführbar sind. Bei Übereinstimmung der an den Schaltern 32 eingestellten und der an den Ausgängen der Speicher 28 anstehenden Adresse gibt der Vergleicher ein Signal ab, mit dem ein Eingang eines UND-Glieds 33 und eines NAND-Glieds 34 beaufschlagt wird. Dcs UND-Glied 33 speist einen Sperreingang auf, dem das erste Teilnehmersignal TQ1 zuf'ij"rbar ist. Der Ausgang des UND-Glieds 33 steht mit den Takteingängen der Flipflops 29 in Verbindung. Die Löscheingänge der Flipflops 29 sind an ein NAND-Glied 35 angeschlossen, dessen Eingänge einerseits vom zweiten Teilnehmersignal TQ2 und andererseits von einem Steuersignal des Teilnehmers 2 beaufschlagt sind Die Takteingänge der Flipflops 28 werden mit dem ersten Te;lnehmersignal TQ1 beaufschlagt.FIG. 4 shows the subscriber 2 connected to a line of the transmission channel connected elements as well as elements whose inputs from all lines of the Canal are fed. Subscriber 2 contains for each line of the transmission channel each mçei D flip-flops 28,29 whose D inputs are connected to the line. In Fig. 4 is a line 30 of the transmission channel consisting of a plurality of parallel lines shown. The outputs of the memory 29 are connected to circuits not shown connected for further processing of the transmitted data. To the outputs of the flip-flops the inputs of a comparator 31 are connected, its further inputs the address signals of the subscriber 2, which can be set by means of switches 32, can be supplied are. If the values set at the switches 32 and those at the outputs match the memory 28 pending address, the comparator emits a signal with which an input of an AND gate 33 and a NAND gate 34 is applied. Dcs AND element 33 feeds a blocking input to which the first subscriber signal TQ1 can be fed is. The output of the AND element 33 is connected to the clock inputs of the flip-flops 29 in connection. The clear inputs of the flip-flops 29 are connected to a NAND gate 35, whose inputs on the one hand from the second subscriber signal TQ2 and on the other hand from a control signal from subscriber 2 is applied to the clock inputs of the flip-flops 28 are acted upon by the first subscriber signal TQ1.

Die Leitungen 30 des Übertragungskanals sind weiterhin an einen Paritätsgenerator 36 angeschlossen, dessen Ausgang einerseits unmittelbar und andererseits über ein Verzögerungselement 37 mit nachgeschalteter Invertierung mit Eingängen eines Exklusiv-ODER-Glieds 38 verbunden ist, das den Eingang 16 des ODER-Glieds 14 speist.The lines 30 of the transmission channel are still connected to a parity generator 36 connected, the output of which on the one hand directly and on the other hand via a Delay element 37 with downstream inversion with inputs of an exclusive OR element 38 is connected, which feeds the input 16 of the OR gate 14.

Der Ausgang des NAND-Glieds 34, dessen zweiter Eingang vom zweiten Teilnehmersignal TQ2 beaufschlagt wird, steht mit Eingängen von ODER-dliedern 39 in Verbindung. Die zwei ten Eingänge der ODER-Glieder 39 sind an Ausgänge von nicht dargestellten Elementen gelegt, von denen die zu iibertragenden Daten abgegeben werden. Die ODER-Glieder 39 speisen die Leitungen 30 des Übertragungskanals.The output of the NAND gate 34, the second input from the second Subscriber signal TQ2 is applied, is available with inputs of OR elements 39 in connection. The two th inputs of the OR gates 39 are not connected to outputs elements shown, of which the data to be transmitted is output will. The OR gates 39 feed the lines 30 of the transmission channel.

Der Übertragungskanal enthält beispielsweise neben den Steuerleitungen 3,4,5 sechzehn Leitungen für Daten, auf denen Adressen und Daten nacheinander betragen werden. Da die benötigen Adressen zumeist mit einiger als sechzehn parallelen Leitungen erzeugt erden können, stehen bei der Adressierung #och Leitungen für die Übertragung bestimmter Operationen an die Teilnehmer 2 zur Erexrfiigung. Diese Operationen gelangen ebenfalls iiber dieFlipflops 28 zu nicht dargestellten Elementen in den Teilnehmer 2, um z.B. gespeichert zu werden.The transmission channel contains, for example, the control lines 3,4,5 sixteen lines for data on which addresses and data are consecutive will. Since the need addresses mostly with a few than sixteen parallel lines can be generated, there are still lines for the transmission when addressing certain operations to the participants 2 for the execution. These operations succeed also via the flip-flops 28 to elements not shown in the participant 2, e.g. to be saved.

Mit hilfe dieser Operationen ist es möglich, Steuersignale auf die zeiten Eingänge der NAND-Glieder 35 zu geben. Die Inhalte der Flipflops 29 werden dadurch in Verbindung mit dem z-:eiten Teilnehmersignal TQ2 gelöscht. Ferner kann dem adressierten Teilnehmer 2 über die Operationen mitgeteilt erden, ob er als Sender oder Empfänger arbeiten soll. Im zweiten F 11 gibt der Teilnehmer beispielsweise Signale auf weitere Eingänge der UND-Glieder 33, mit denen eine Bedingung fiir die Erzeugung des Taktsignals der Flipflops 29 erfüllt ist, die zur Aufnahme der auf dem Kanal iibertragenen Daten dienen.With the help of these operations it is possible to send control signals to the to give times inputs of the NAND gates 35. The contents of the flip-flops 29 become thereby deleted in connection with the second subscriber signal TQ2. Furthermore can the addressed subscriber 2 informed about the operations whether he as a sender or recipient should work. In the second F 11, for example, the participant gives Signals to further inputs of the AND gates 33, with which a condition for the Generation of the clock signal of the flip-flops 29 is met, which is used to record the on the data transmitted to the channel.

Arbeitet ein Teilnehmer jedoch als Sender, so können über von der Operation abhängige Signale zusätzliche Eingänge der NAND-Glieder 3 beaufschlagt werden. Die ODER-Glieder 39 lassen sich hiermit bis zum dafür vorgesehen Abschnitt des Übertragungszyklus gegen die Ausgabe von Daten sperren.However, if a participant works as a sender, over from the Operation-dependent signals applied to additional inputs of the NAND gates 3 will. The OR gates 39 can hereby be extended to the section provided for this purpose of the transmission cycle against the output of data.

In der Steuereinheit 1 sind die Leitungen z.B. 30, des Übertragungskanals je an die Ausgänge zweier ODER-Glieder 60, 4o sowie die D-Eingängq von Flipflops 4i anges@hlossen.In the control unit 1, the lines are e.g. 30, of the transmission channel each to the outputs of two OR gates 60, 4o and the D inputs of flip-flops 4i connected.

Das erste ODER-Glied 60 ist an einem Eingang über den Ausgang eines Speichers 1i2 mit Adressensignal Enbeaufsthlagbar. Der zweiteEingang des ODEt-Glieds iO wird mit dem zweiten Steuereinheitensignal KQ2 beaufschlagt. Der Ausgang des Speichers 42 ist weiterhin mit einem ODER-Glied 43 verbunden, dessen zweiter Eingang von einem UND-Glied 44 gespeist wird, dessen zwei Eingänge jeweils vom ersten Steuereinheitensignal TQ1 und von einem weiteren Steuersignal beaufschlagt sind. Das ODER-Glied 43 steht mit einem Eingang eines NAND-Glieds 45 in Verbindung, dessen breiterer Eingang mit dem zweiten Steuereinheitensignal KQ2 beaufschlagt ist. Das NAND-Glied 45 speist einen Eingang des ODER-Glieds /i0, dessen zweiter Eingang an einen Umschalter 46 angeschlossen ist. Der eine Eingang des Umschalters 46 wird vom Ausgang eines Flipflops 1+1 gespeist. Der zweite Eingang des Umschalters 46 ist an einen Datenspeicher 46a angeschlossen. Die Anzahl der Elemente 60 bis 126a entspricht der Zahl der fiir Daten bzw. Adressen vorgese enen Leitungen des Übertragungskanals. Die Umschalter 46, bei denen es sich um kontaktlose Schaltelemente handelt, werden durch die Steuereinheit 1 betätigt. Die Stellung der Umschalter 46 hängt davon ab, ob Daten aus den Speichern 46a auf den Ubertragungskanal gegeben werden sollen oder ob nur eine Datenübertragung zwischen zwei Teilnehmern 2 stattfinden soll. Bei einer Datenübertragung zwischen zwei Teilnehmern 2 gelangen die vom sendenden Teilnehmer ausgegebenen Daten in die Flipflops 41 und von dort iiber die Umschalter 46 zu den ODER-Gliedern, die sie wieder dem Übettragungskanal zuführen. Die Flipflops 41 dienen als Zwischenspeicher. Die Übertragung läuft in zwei Zyklen ab.The first OR gate 60 is at an input via the output of a Memory 1i2 with address signal Enbesthlagbar. The second input of the ODEt link OK is applied to the second control unit signal KQ2. The outcome of the Memory 42 is also connected to an OR gate 43, the second input of which is fed by an AND gate 44, the two inputs of which are each from the first control unit signal TQ1 and are acted upon by a further control signal. The OR gate 43 is with an input of a NAND gate 45 in connection, the wider input with the second control unit signal KQ2 is applied. The NAND gate 45 feeds one input of the OR gate / i0, the second input of which is connected to a changeover switch 46 connected. One input of the switch 46 is from the output of a flip-flop 1 + 1 fed. The second input of the switch 46 is to a data memory 46a connected. The number of elements 60 to 126a corresponds to the number of fiir Data or addresses provided lines of the transmission channel. The switches 46, which are contactless switching elements, are controlled by the control unit 1 actuated. The position of the switch 46 depends on whether data from the memories 46a should be given on the transmission channel or whether only a data transmission should take place between two participants 2. When transferring data between two participants 2 get the data output by the sending participant in the Flip-flops 41 and from there over the switch 46 to the OR gates that they return to the transmission channel. The flip-flops 41 serve as a buffer. The transfer takes place in two cycles.

Die Steuereinheit 1 enthält ebenfalls einen an die Leitungen des Übertragungskanals angeschlossenen Paritätsgenerator, dem ebenso loie in den Teilnehmern die Verzögerungsschaltung 37 mit dem Invertierglied und das Exklusiv-ODER-Glied 38 nachgeschaltet sind, das den einen Eingang des ersten ODER-Glieds 14 speist.The control unit 1 also contains one connected to the lines of the transmission channel connected parity generator, which also loie in the participants the delay circuit 37 are connected downstream with the inverting element and the exclusive OR element 38, the one input of the first OR gate 14 feeds.

Der Signalgesteuerte Taktgenerator 12 enthält einen Schmitt-Trigger, an dessen Ausgang sowohl die Takteingänge der Flipflops 8,9 als auch der eine Eingang eines MiR-G-Lieds 48 und ein Widerstand 49 angeschlossen sind. Der Ausgang des mit seinem zweiten Eingang mit dem UND-Glied 13 verbundenen NOR-Glieds 4# speist iiber eine Diode 50 den Eingang des Schmitt-Triggers 47, der weiterhin mit einem Kondensator 51 und dem Widerstand 49 in Verbindung steht.The signal-controlled clock generator 12 contains a Schmitt trigger, at its output both the clock inputs of the Flip-flops 8.9 as one input of a MiR-G song 48 and a resistor 49 are also connected. The output of the NOR gate connected to the AND gate 13 with its second input 4 # feeds the input of the Schmitt trigger 47 via a diode 50, which continues with a capacitor 51 and the resistor 49 is in connection.

Wenn keine Datenübertragung zwischen der Steuereinheit 1 und einem Teilnehmer 2 stattfindet, dann führen die Teilnehmer- und die Steuereinheitensignale TQ1, TQ2, KQ1, KQ2 je einen niedrigen Signalpegel, dem die binäre 0 zugeordnet ist. Durch den Pegel des S gnals TQi wird das Signal TA auf einem niedrigen Pegel gehalten, obwohl an beiden Eingängen des NAND-Glieds 22 hohe Pegel anstehen. Das Signal KS weist einen hohen Pegel auf, weil am invertierten Ausgang des Speichers 8 der Teilnehmer 2 ein hoher Pegel herrscht und das NAND-Glied 23 mit einem hohen und einem niedrigen Pegel gespeist wird.If there is no data transmission between the control unit 1 and a Participant 2 takes place, then carry the participant and the control unit signals TQ1, TQ2, KQ1, KQ2 each have a low signal level to which the binary 0 is assigned. The signal TA is kept at a low level by the level of the signal TQi, although there are high levels at both inputs of the NAND gate 22. The signal KS has a high level because the subscriber at the inverted output of the memory 8 2 there is a high level and the NAND gate 23 with a high and a low level Level is fed.

Zu Beginn diner Datenübertragung wird mit einem Steuersignal auf dem Voreinstelleingang des Speichers 8 der Steuereinheit 1 am nichtinvertierten Ausgang ein hoher Pegel und am invertierten Ausgang ein niedriger Pegel erzeugt.At the beginning of the data transfer, a control signal is sent to the Presetting input of the memory 8 of the control unit 1 at the non-inverted output a high level and a low level at the inverted output.

Das Steuereinheitensignal TQ1 steigt somit auf einen hohen Pegel an. Dies ruft am Ausgang des NAND-Glieds 23 einen niedrigen Pegel hervor, der das Signal KS auf einen niedrigen Pegel absenkt. Vor oder nach der Änderung des Pegels des Signals KQ1 wird auch die Adresse in die Speicher 42 eingegeben. Sobald die Adressensignale nach evtl. Laufzeitverzögerungen ihre vorgegebenen Pegel erreicht haben, gibt das Exklusiv-ODER-Glied 38 einen hohen Pegel an den Eingang t6 ab. Dies ist sowohl in der Steuereinheit als auch in cbn Teilnehmern 2 der Fall.The control unit signal TQ1 thus rises to a high level. This causes a low level at the output of the NAND gate 23, the signal KS drops to a low level. Before or after changing the level of the Signal KQ1, the address is also input into the memory 42. As soon as the address signals after possible runtime delays have reached their specified level, this gives Exclusive-OR gate 38 from a high level at the input t6. This is in both the control unit as well as in cbn subscribers 2 the case.

In jedem Teilnehmer 2 wird durch den niedrigen Pegel des Signals KS und den hohen Pegel am invertierten Ausgang des Speichers 8 das UND-Glied 18 durchlässig gesteuert.In each participant 2 is due to the low level of the signal KS and the high level at the inverted output of the memory 8, the AND gate 18 permeable controlled.

Das gleiche gilt für dasdem UND-Glied 18 nachgeschaltete ODER-Glied 15. Da ein hoher Pegel über den Eingang 56 und das ODER-Glied 14 bereits an einem Eingang des UND-Glieds 13 ansteht, wird dieses ebenfalls fiir den hohen Pegel durchlässig. Durch den Pegelwecfisel am NOR-Glied 48, das bei Fehlen einer Übertragung auf dem Übertragungskanal zwei niedrige Pegel an den Eingängen aufweist s geht das Ausgangssignal auf einen niedrigen Pegel zurück. Der Kondensator 51 entlädt sich anschließeiid über den Widerstand 49. Sobald die Eingangsspannung des Schmitt-Triggers 47 unter dieAnsprechschwelle gefallen ist, steigt das Ausgangssignal auf einen hohen Pegel an, so daß eine Aufladung des Kondensators 51 einsetzt. Der Pegelwechsel am Schmitt-Trigger-Ausgang ruft an den Flipflops 8,9 eine Übernahme der an den D-Eingängen anstehenden Signale hervor.The same applies to the AND gate 18 connected downstream OR element 15. Since a high level via the input 56 and the OR gate 14 already at one Input of the AND gate 13 is present, this is also permeable for the high level. By the level wecfisel at the NOR gate 48, which in the absence of a transmission on the Transmission channel has two low levels at the inputs, the output signal goes back to a low level. The capacitor 51 then discharges via the resistor 49. As soon as the input voltage of the Schmitt trigger 47 falls below the response threshold has fallen, the output signal rises to a high level on, so that the capacitor 51 begins to charge. The level change at the Schmitt trigger output calls the flip-flops 8,9 to accept the signals pending at the D inputs emerged.

Am D-Eingang des Flipflop 8 herrscht der vom invertierten Ausgang iiber das ODER-Glied vorgegebene hohe Pegel, durch den mit dem Taktsignal das Flipflop 9 gesetzt wird. Demgegenüber liegt am D-Eingang des Flipflops 9 eig niedriger Pegel an, so daß bei diesem Speicher keine Änderung der Ausgangssignale auftritt. Der Wechsel der Ausgangssignale des Speichers 8 ist gegeniiber dem Wechsel des Signals ES um die Entladezeit des Kondensators 50 verzögert, die lediglich von der Kapazität und der Größe des Widerstands 49 abhängt.The inverted output prevails at the D input of the flip-flop 8 The high level specified via the OR gate causes the flip-flop to operate with the clock signal 9 is set. In contrast, the D input of the flip-flop 9 is intrinsically low so that there is no change in the output signals in this memory. Of the The change in the output signals of the memory 8 is opposite to the change in the signal ES is delayed by the discharge time of the capacitor 50, which is only due to the capacitance and the size of the resistor 49 depends.

Das Signal TQ1 am nichtinvertierten Ausgang des Speichers 9 steigt deshalb nach Ablauf der durch die Schaltung 12 gegebenen Verzögerungszeit auf einem hohen Pegel an, der damit zu der Leitung 4 gelangt. An den Eingängen des NAND-Glieds 22 herrschen je ein hoher und ein niedriger Pegel.The signal TQ1 at the non-inverted output of the memory 9 rises therefore after the delay time given by the circuit 12 has elapsed on a high level, which thus arrives at line 4. At the inputs of the NAND gate 22 there is a high and a low level.

Sobald in allen Teilnehmern 2 die ersten Teilnehmersignale den hohen Pegel erregt haben, tritt auf der Steuerleitung 4 ebenfalls ein hoher Pegel auf. Die Abhängigkeit des Signals TA von allen Teilnehmersignalen ist in Fig. 1 und 2 durch die geneigte Anstigesflanke angedeutet. Durch den Anstieg des Signals TQ1 auf den hohen Pegel und den Abfall des Signals am invertierten Ausgang des Speichers 8 çird überdies das UND-Glied 18 gesperrt. Daher wird auch das UND-Glied 13 wieder gesperrt, wobei das Ausgangssignal auf den niedrigen Pegel zurückgeht. An dem einen Eingang des NOR-Glieds 48 tritt somit wieder der niedrige Pegel auf. Wenn am Schmitt-Trigger-Eingang durch die Aufladung des Kondensators 51 ein über der Ansprechschwelle liegendes Potential herrscht, wechselt das Ausgangspotential auf den niedrigen Pegel über, der am Ausgang des NOR-Glieds 48 den hohen Pegel erzeugt. Über die Diode 50 wird deshalb der hohe Pegel am Kondensator 51 festgehalten. Daher können an der Verzögerungsschaltung 12 keine weiteren Schwingungen entstehen.As soon as in all participants 2 the first participant signals the high Have excited level, occurs on the control line 4 also on a high level. The dependence of the signal TA on all subscriber signals is shown in FIGS. 1 and 2 indicated by the inclined slope. Due to the rise of the signal TQ1 to the high level and the fall of the signal at the inverted output of the memory 8th Furthermore, the AND element 18 is blocked. Hence that too AND gate 13 blocked again, the output signal going back to the low level. The low level thus occurs again at one input of the NOR element 48. If at the Schmitt trigger input by the charging of the capacitor 51 an over If there is a potential lying around the response threshold, the output potential changes to the low level, which generates the high level at the output of the NOR gate 48. The high level on the capacitor 51 is therefore retained via the diode 50. Therefore no further oscillations can occur at the delay circuit 12.

Durch den Anstieg des Signals TA auf einen hohen Pegel, wird das UND-Glied 25, an dessen weiteren Eingängen von den Speichern 8 und 9 abgegebene, hohe Pegel anliegen über das ODER-Glied durchlässig gesteuert, so daß der hohe Pegel über das ODER-Glied 15 zum UND-Glied 13 gelangt, rdessen zweiter Eingang einer das ODER-Glied 14 und den Eingang 16 bereits mit einem hohen Pegel beaufschlagt ist. Daher steigt der Pegel an, durch den das Ausgangssignal auf einen niedrigen Pegel absinkt. Der Kondensator 50 enthält sich deshalb über den Widerstand 49. Es beginnt eine Verzögerungszeit nach deren Ablauf das Ausgangssignal des Schmitt-Triggers 47 in der Steuereinheit 1 auf den hohen Pegel ansteigt, der einer binären 1 zugeordnet ist. Die Arbeitsweise der Schaltung 19 wurde oben im Zusammenhang mit den Te!lnehmern 2 bereits eingehend erläutert. Mit dem vom Schmitt-Trigger 47 erzeugten Taktsignal wird der am D-Eingang des Speichers 8 anstehende niedrige Pegel eingespeichert, so daß der Pegel des Steuereinheitensignals KQ1 auf den niedrigen Wert zurückgeht. Da die beiden nichtinvertierten Ausgänge der Speicher 8 9 zum Zeitpunkt des Taktsignals unterschiedliche Pegel aufweisen, gibt das Exklusiv-ODER-Glied 21t einen hohen Pegel ab, der in den Speicher 9 übernommen wird. Deshalb steigt das zweite Steuereinheitensignal TQ2 am nichtinvertierten Ausgang des Speichers 9 auf den hohen Pegel an.When the signal TA rises to a high level, the AND gate 25, at the other inputs of which the memories 8 and 9 emit high levels applied via the OR gate controlled permeable, so that the high level via the OR gate 15 arrives at AND gate 13, the second input of which is the OR gate 14 and the input 16 is already acted upon with a high level. Hence increases indicates the level by which the output signal drops to a low level. Of the Capacitor 50 therefore abstains via resistor 49. A delay time begins after it has expired, the output signal of the Schmitt trigger 47 in the control unit 1 rises to the high level associated with a binary 1. The way of working the circuit 19 has already been discussed in detail above in connection with the subscribers 2 explained. With the clock signal generated by the Schmitt trigger 47, the signal at the D input of the memory 8 pending low level stored, so that the level of the control unit signal KQ1 goes back to the low value. As the two non-inverted outputs the memory 8 9 have different levels at the time of the clock signal, the exclusive-OR gate 21t outputs a high level which is stored in the memory 9 is taken over. Therefore, the second control unit signal TQ2 rises on the non-inverted Output of the memory 9 to the high level.

Mit dem Anstieg des Signals TQ1 auf den hohen Pegel wird die auf den Übertragungsleitungen anstehende Adresse in die Speicher 28 aller Teilnehmer eingegeben, die den vorgegebenen Wert mit den an den Schaltern 32 eingestellten Werten vergleichen. Bei Übereinstimmung gibt der Vergleicher 31 den hohen Pegel ab, mit dem ein Eingang des UNDTGlieds 33 beaufschlagt wird.With the rise of the signal TQ1 to the high level, the signal is set to the Transmission lines pending address entered into the memory 28 of all participants, which compare the specified value with the values set on switches 32. If they match, the comparator 31 outputs the high level with which an input of the UNDT member 33 is acted upon.

Mit dem Anstieg des Steuereinheitensignals TQ2 auf den hohen Pegel gehen alle ODER-Glieder 39 hohe Pegel an die Leitungen des Übertragungskanals ab. Dadurch ist die Adressenausgabe beendet.With the rise of the control unit signal TQ2 to the high level go all OR gates 39 from high levels to the lines of the transmission channel. This ends the address output.

Der Anstieg des Signals TA auf den hohen Pegel stößt auch die Verzögerungsschaltungen 12 in den Teilnehmern 2 über die durchläggis gesteuerten UND-Glieder 17, die ODER-Glieder 15 und die UND-Glieder 13 an. Daher werden nach Ablauf der Verzögerungszeit von den Schmitt-Triggern 47 Taktsignale abgegeben, mit denen sich die Werte in den Speichern 8 nicht ändern, während die hohen Pegel der ersten Teilnehmersignale TQ1 in die Speicher 9 übe<>mmen werden.The rise of the signal TA to the high level also pushes the delay circuits 12 in the participants 2 via the durchläggis controlled AND elements 17, the OR elements 15 and the AND gates 13. Therefore, after the delay time of the Schmitt triggers 47 output clock signals with which the values are stored in the memories 8 does not change while the high level of the first subscriber signals TQ1 is in the Memory 9 can be used.

Dadurch steigen die Teilnehmersignale TQ2 die hohen Pegel an. Uber die ODER-Glieder 10 wird die dritte Steuerleitung 5 deshalb mit hohen Pegeln beaufschlagt. Wenn die Umschaltvorgänge in allenTeilnehmern 2 abgeschlossen sind, wechselt das Signal KS daher auf den hohen Pege#l. Die Abhängigkeit des Wechsels von den Umschaltvorgängen der Teilnehmer 2 wurde in den Fig. 1 und 2 durch eine geneigte Anstiegsflanke des Signals KS angedcutet. Mit der Einspei cherung des hohen Pegels in die Speicher 9 gehen die Signale an den invertierten Speicherausgängen auf die niedrigen# Pegel zurück. Das zuerst auf den niedrigen Pegel abgefallene Signal zieht das Signal TD auf'der Steuerleitung 5 auf den niedrigen Pegel zurück.As a result, the subscriber signals TQ2 rise to the high level. Above the OR gates 10, the third control line 5 is therefore subjected to high levels. When the switching processes in all subscribers 2 are completed, it changes Signal KS therefore at the high level. The dependence of the change on the switching processes participant 2 was shown in FIGS. 1 and 2 by an inclined leading edge of the Signals KS indicated. With the storage of the high level in the memory 9 go the signals at the inverted memory outputs the low # level back. The signal that went low first pulls the signal TD on the control line 5 back to the low level.

Mit dem Anstieg des Signals TQ2 auf den hohen Pegel werden die ODER-Glieder 40 freigegeben. Daher gelangen die Daten von den Speichern 46 auf die Leitungen des Übertragungskanals.When the signal TQ2 rises to the high level, the OR gates become 40 released. Therefore, the data from the memories 46 reach the lines of the transmission channel.

Wenn eine Datenübertragung von der Steuereinheit 1 zu einem der Teilnehmer 2 vorliegt, führt das Signal am zweiten Eingang des UND-Glieds 21 einen hohen Pegel. Durch den Anstieg des Signals KS wird deshalb das UND-Glied 21 durchlässig und gibt den hohen Pegel über das ODER-Glied 20 an das UND-Glied 19 weiter, an dessen zweitem Eingang vom Speicher 9 her ein hoher Pegel anliegt. Die Verzögerungsschaltung 12 wird deshalb über das UND-Glied 19, das ODER-Glied 15 und das UND-Glied 13 angeregt. Nach Ablauf der Verzögerungszeit entsteht am Ausgang des Schmitt-Triggere 47 das Taktsignal, durch das in beide Speicher 8, 9 niedrige Pegel eingegeben werden, d.h. beide Teilnehmersignale TQ1, TQ2 fallen auf niedrige Pegel zurück.When a data transmission from the control unit 1 to one of the participants 2 is present, the signal at the second input of the AND gate 21 has a high level. Due to the rise of the signal KS, the AND gate 21 is therefore permeable and gives the high level via the OR gate 20 to the AND gate 19 on, at the second Input from memory 9 is a high level. The delay circuit 12 is therefore excited via the AND gate 19, the OR gate 15 and the AND gate 13. After the delay time has elapsed, the output of the Schmitt trigger 47 occurs Clock signal by which low levels are inputted into both memories 8, 9, i. both subscriber signals TQ1, TQ2 drop back to low levels.

Das die Datenübertragung von der Steuereinheit 1 zum Teilnehmer 2 anzeigende Signal steht ebenso wie das die gültige Adresse anzeigende Signal mit einem hohen Pegel am UNB-Glied 33 an. Sobald das Teilnehmersignal TQ1 den Pegel wechselt, gelangen Taktimpulse auf die Takteingänge der Speicher 29, so daß die auf dem Übertragungskanal anstehenden Daten in den adressierten Teilnehmer übernommen werden.That is the data transmission from the control unit 1 to the subscriber 2 The signal indicating the valid address is also available, as is the signal indicating the valid address a high level at the UNB gate 33. As soon as the subscriber signal TQ1 has reached the level changes, clock pulses arrive at the clock inputs of the memory 29, so that the Data pending on the transmission channel are transferred to the addressed subscriber will.

Mit dem Rückgang des Pegels des ersten Teilnehmersignals TQ1 sinkt auch der Pegel des Signals TA auf den niedrigen Wert ab.With the decrease in the level of the first subscriber signal TQ1 decreases the level of the signal TA also decreases to the low level.

Mit dem Anstieg des Signals KS und den von den Speichern 8, 9 abgegebenen Signalen wird das UND-Glied 25 durchlässig, sO daß über das ODER-Glied 15 und das UND-Glied 13 die Verzögerungsschaltung 12 in der Steuereinheit 1 zur Abgabe eines Taktimpulses nach Ablauf der Verzögerungszeit angeregt wird. Beim Auftreten des Taktimpulses stehen am D-Eingang des Speichers 8 und am D-Eingang des Speichers 9 der hohe Pegel an. Das Steuereinheitensignal KQ~ geht deshalb auf den höhen Pegel über, während das Steuereinheitensignal KQ2 auf seinem hohen Pegel verharrt. Das bedeutet, daß die Eingänge des NAND-Glieds 23 mit einem hohen nnd einem niedrigen Pegel beaufschlagt werden. Der Ausgang des NAND-Glieds 23 nimmt deshalb den hohen Pegel an. Das Signal TD kann dadurch auf den hohen Pegel ansteigen.With the rise of the signal KS and the output from the memories 8, 9 Signals the AND gate 25 is permeable, so that through the OR gate 15 and the AND gate 13, the delay circuit 12 in the control unit 1 for outputting a Clock pulse is excited after the delay time has elapsed. When the The clock pulse is available at the D input of the memory 8 and at the D input of the memory 9 the high level. The control unit signal KQ ~ therefore goes to the high level over, while the control unit signal KQ2 remains at its high level. That means that the inputs of the NAND gate 23 with a high and a low Level are applied. The output of the NAND gate 23 therefore takes the high Level on. The signal TD can thereby rise to the high level.

Mit dem hohen Pegel des Signals TD und den hohen Pegeln der Steuereinheitensignale KQ1, KQ2 wird das UND-Glied 27 durchlässig, wobei über das ODER-Glied 15 und das UND-Glied 13 die Verzögerungsschaltung 12 angeregt wird. Am D-Eingang des Speichers 8 herrscht der niedrige Pegel des invertierten Ausgangs des Speichers 8. Das Exklusiv-ODER-Glied 24 gibt ebenfalls den niedrigen Pegel an den D-Eingang des Speichers 9 ab. Mit dem von der Verzögerungsschaltung 12 erzeugten Taktimpuls werden die Steuereinheitensignals TQ1 und TQ2 auf niedrige Pegel zurückgestellt. Damit ist sowohl die Adressierung als auch die Übertragung der Daten von der Steuereinheit 1 zum Teilnehmer 2 beendet.With the high level of the TD signal and the high levels of the control unit signals KQ1, KQ2, the AND gate 27 is permeable, with the OR gate 15 and the AND gate 13, the delay circuit 12 is excited. At the D input of the memory 8 the low level of the inverted output of the memory 8 prevails. The exclusive OR gate 24 also outputs the low level to the D input of the memory 9. With the clock pulse generated by the delay circuit 12 become the control unit signals TQ1 and TQ2 reset to low levels. So that is both addressing and the transmission of the data from the control unit 1 to the subscriber 2 is ended.

Bei der Übertragung von Daten von einem ausgewähltsn Teilnehmer 2 zu der Steuereinheit 1 läuft zuerst ein Adressierungsvorgang ab, der mit den oben geschilderten Adressierungsvorgang übereinstimmt. Der ausgewählte Teilnehmer stellt an Hand der Adresse und des gleichzeitig mit der Adresse vorgegebenen Operationscodes fest, daß eine Übertragung von Daten aus dem Teilnehmer verlangt wird. Daher tritt das Signal am zweiten Eingang des UND-Glieds 21 nicht auf. Dadurch wird sowohl das UND-Glied 20 als auch das UND-Glied 33 gesperrt. Die Teilnehmersignale TQ1, TQ2 werden nicht mit dem Wechsel des Signals KS nach Ablauf der Verzögerungszeit auf niedrige Pegel zurückgestellt.When transferring data from a selected subscriber 2 to the control unit 1 is first an addressing process from that with the above described addressing process matches. The selected participant poses on the basis of the address and at the same time as the Address given Operation codes stipulate that a transfer of data is required from the subscriber will. Therefore, the signal at the second input of the AND gate 21 does not appear. Through this both the AND gate 20 and the AND gate 33 is blocked. The participant signals TQ1, TQ2 are not activated when the KS signal changes after the delay time has elapsed reset to low levels.

Das Steuereinheitensignal KQi geht nach dem Wechsel des Signals KS auf den hohen Pegel nach der Verzögerungszeit erneut auf den hohen Pegel über. Dadurch herrschen an beiden Eingängen des NAND-Glieds 22 die hohen Pegel, sO daß der Ausgang is auf einen niedrigen Pegel gezogen wird.The control unit signal KQi goes after the change in the signal KS to the high level again after the delay time to the high level. Through this the high levels prevail at both inputs of the NAND gate 22, so that the output is pulled low.

Dabei wird das ODER-Glied i7 durchlässig. Der am ODER-Glied-Ausgang auftretende hohe Pegel wird über das UND-Glied 19i das ODER-Glied i5 und das UND-Glied 13 zur Verzögerunsechaltung 12 weitergeleitet, die nach Ablauf der V rzögerungszeit ein Taktsignal abgibt, mit dem beide Speicher 8, 9 an ihren nichtinvertierten Ausgängen auf die niedrigen Pegel zurückgestellt werden. Durch den Pegelwechsel des Teilnehmersignals TQ1 wird das Signal TD zum Übergang auf den hohen Pegel veranlaßt. Danach laufen die bereits oben beschriebenen Vorgänge bis zum Ende des Übertragungszyklus ab. Die Daten gelangen vom Teilnehmer mit dem Übergang des zweiten Teilmehmersignals TQ2 auf den hohen Pegel zu den Leitungen des Übertragungskanals.The OR gate i7 becomes permeable. The one at the OR gate output Occurring high level is via the AND gate 19i, the OR gate i5 and the AND gate 13 forwarded to the delay circuit 12, which after the delay time emits a clock signal with which both memories 8, 9 at their non-inverted outputs be returned to the low levels. By changing the level of the participant signal TQ1 causes the TD signal to go high. Then run the processes already described above until the end of the transmission cycle. The data arrive from the subscriber with the transition of the second subscriber signal TQ2 high to the lines of the transmission channel.

Die Takteingänge der Flipflop%41 werden iiber ein UND-Glied an dessen Eingängen die beiden Steuereinheitensignale anliegen, bei dem Wechsel des Pegels des ersten Steuereinheitensignals, der bei vorhandenem hohem Pegel des zwei ten Steuereinheitensignals auftritt, mit einem Taktimpuls beaufschlagt. Dabei gelangen die auf den Leitungen anstehenden Daten in die Speicher 41 der Steuereinheit 1.The clock inputs of the flip-flop% 41 are connected to it via an AND gate Inputs the two control unit signals are present when the level changes of the first control unit signal, which when the second level is high Control unit signal occurs, acted upon with a clock pulse. Get there the data on the lines in the memory 41 of the control unit 1.

Bei Wechseln der Signalpegel auf den Leitungen des Übertragungskanals verhindert ein niedriger Signalpegel am Ausgang des Exklusiv-ODER-Glieds 38 über den Eingang 16 und das OBER-Glied 14 die Anregung der Veriögerungssohaltungen 12. Der oben erläuterte Ablauf setzt daher voraus, daß die Daten gleiche Pegel eine gewisse Zeit auf den Leitungen beibehalten. Dadurch kann der Einfluß kurzzeitiger Störimpulse auf die Übertragung verhindert werden.When changing the signal level on the lines of the transmission channel prevents a low signal level at the output of the exclusive OR gate 38 over the input 16 and the UPPER member 14 the excitation of the delay postures 12. The sequence explained above therefore assumes that the data have the same level Maintain a certain amount of time on the lines. As a result, the influence can be short-term Interference pulses on the transmission are prevented.

Mit der oben beschriebenen Anordnung können eine sehr große Anzahl von Teilnehmern 2 adressiert werden. Neben kompliziert aufgebauten Teilnehmern, z.T". Meßgeräten, Druckern, usw, lassen sich auf einfache Teilnehmer, z.B.With the arrangement described above, a very large number can be addressed by subscriber 2. In addition to participants with a complicated structure, partly ". Measuring devices, printers, etc., can be assigned to simple participants, e.g.

Neldekontakte, an das Ubertragunegsystem mittels wenig aufwendigen Schaltungen anschließen. Es ist nicht erforderlich, daß die Teilnehmer zahlreiche und verwickelte Befehle verarbeiten können, d.h. andie'lntelligenz'tder Teilnehmer werden nur geringe Anforderungen gestellt.Neldekontakte, to the transfer system by means of little effort Connect circuits. It is not necessary that the participants be numerous and can process intricate commands, i.e. to the intelligence of the participants only low requirements are made.

Wegen der Störsicherheit kann der Übertragungskanal eine große Länge aufweisen. Es lassen sich demnach verstreut angeordnete Teilnehmer, die z.B. in industriellen Anlagen installiert sind, an den Übertragungskanal anschließen.Because of the interference immunity, the transmission channel can be long exhibit. According to this, scattered participants, e.g. in industrial systems are installed, connect to the transmission channel.

Claims (10)

Pat entanspriiche Verfahren zur Übertragung von Daten zwischen einer Steuereinheit und einem oder mehreren Teilnehmern, die iiber einen gemeinsamen Ubertragungskanal miteinander in Verbindung stehen, dadurch gekennzeichnet, daß die Adressierung eines Teilnehmers (2) und die Ubertragung weiterer Daten innerhalb eines Übertragungszyklus von drei Signalen (KS, TA, TD) gesteuert werden, wobei mit einem Wechsel der binären Werte des ersten Signals (KS) der Zyklusbeginn bestimmt und nach Ablauf einer vorgegebenen Verzögerungszeit die Übernahme der Adresse eingeleitet wird, deren Übernahme durch einen Wechsel der binären Werte des zweiten Signals (TA) quittiert wird, durch den nach erneutem Ablauf der Verzögerungszeit die Adresse zuriickgenommen und die Daten auf den Übertragungskanal geschaltet werden, deren Freigabe mit einem den binären Anfangswert des ersten Signals (KS) wiederherstellenden Wechsel quittiert wird, durch den nach einem weiteren Ablauf der Verzögerungszeit die Daten in die Teilnehmer oder die Steuereinheit eingegeben werden, deren Eingabe durch einen Wechsel der binären Werte des dritten Signals (TD) quittiert wird, durch den nach Ablauf einer weiteren Verzögerungszeit der Übertragungszyklus beendet wird.Patent claims method for transferring data between a Control unit and one or more subscribers who share a common transmission channel are connected to each other, characterized in that the addressing of a Participant (2) and the transmission of further data within a transmission cycle can be controlled by three signals (KS, TA, TD), with a change of binary Values of the first signal (KS) determine the beginning of the cycle and after a predetermined one Delay time the takeover of the address is initiated, its takeover by a change in the binary values of the second signal (TA) is acknowledged by the after the delay time has elapsed again, the address is withdrawn and the data be switched to the transmission channel, their release with one of the binary The change that restores the initial value of the first signal (KS) is acknowledged, by which the data in the participants after a further expiry of the delay time or the control unit can be entered, its input by changing the binary values of the third signal (TD) is acknowledged by the after a further delay time the transmission cycle is ended. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß in jedem Teilnehmer (2) nach Ablauf der auf den Wechsel des ersten Steuersignals (KS) folgenden Verzögerungszeit ein erstes Tilnelimersignal (TQI) auf einen anderen binären Wert umgeschaltet wird, durch den die Adresse in die Tcilnemr (2) eingegeben wird, daß ein zweites Teilnehmersignal (TQ2) von einem Wechsel des zweiten Signals (TA) auf einen anderen binären Wert umgeschaltet wird und daß die beiden Teilnehmersignale (TQt,TQ2) nach einem erneuten Wechsel des ersten Signals (KS) unter Eingabe der Daten in den Teilnehmer oder durch einen Wechsel deszweiten Signals (TA) iäckgesetzt werden.2. The method according to claim 1, characterized in that in each Subscriber (2) after the end of the change in the first control signal (KS) following Delay time a first Tilnelimer signal (TQI) to another binary value is switched by which the address entered in the Tcilnemr (2) is that a second subscriber signal (TQ2) from a change in the second signal (TA) is switched to another binary value and that the two subscriber signals (TQt, TQ2) after another change of the first signal (KS) by entering the Data in the subscriber or by a change in the second signal (TA) will. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß mit dem Wechsel des binären Werts eines ersten Steuereinheitensignals (KQI), durch den die Adresse auf den Ubertragungskanal geschaltet wird, der Wechsel des ersten Signals (KS) hervorgerufen wird, daß nach dem Wechsel des zweiten Signals (TA), um die Verzögeriings zeit verschoben, das erste Steuereinheitensignal (TQ1) zuriickgestellt und der binäre Wert eines zweiten Steuereinheitensignals (KQ2) zur Beaufschlagung des Übertragungskanals mit Daten geändert wird, daß das erste Steuereinheiten signal nach dem erneuten Wechsel des ersten Signals (TA) nach Ablauf der Verzögerungszeit zur Eingabe der Daten wiederum geändert wird und daß die beiden Steuereinheitensignale (KQ1, KQ2) nach dem Wechsel des dritten Signals (TD) nach Ablauf der Verzögerungszeit zur Beendigung des Übertragungszyklus zurjickgestellt werden.3. The method according to claim 1, characterized in that with the Change of the binary value of a first control unit signal (KQI) through which the Address is switched to the transmission channel, the change of the first signal (KS) is caused that after the change of the second signal (TA) to the delay time shifted, the first control unit signal (TQ1) reset and the binary one Value of a second control unit signal (KQ2) to act on the transmission channel is changed with data that the first control units signal after the renewed Change of the first signal (TA) after the delay time for entering the Data is changed again and that the two control unit signals (KQ1, KQ2) after the change in the third signal (TD) after the end of the delay time of the transmission cycle. 4. Anordnung zur Durchfiihrung des Verfahrens nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß fiir die drei Signale (KS,TA,TD) drei Steuerleitungen (3,4,5) vorhanden sind, die in den Teilnehmern (2) und in der Steuereinheit (1) mit jeweils einem sequentiellen logischen Schaltwerk (6,7) verbunden sind, mit dem in den Teilnehmern (2) die zwei Teilnehmersignale (TQ1, TQ2) und in der Steuereinheit (1) die beiden Steuereinheitensignals (KQ1, KQ2) erzeugbar sind, und daß mit dem sequentiellen logischen Schaltwerk die Verzögerungszeit erzeugbar und die Verkniipfung zwischen den drei Signalen (KS,TA,TD) sowie den Teilnehmer- und Steuereinheitensignalen derart ausgeführt ist, daß das dritte Signal (TD) dem invertierten zweiten Teilnehmersignal (TQ2), das zweite Signal (TA) dem ersten Teilnehmersignal (TQ1) in Konjunktion mit der ~invertierten konjunktiven Verknüpfung der beiden Steuereinheiten signale (KQ1, KQ2) und das erste Signal (KS) der negierten konjunktiven Verknüpfung zwischen dem ersten und dem negierten zweiten Steuereinhitensignal (KQl,KQ2) in Konjunktion mit der disjunktiven Verknüpfung des negierten ersten und des zweiten Teilnehmersignals (TQ2) entspricht.4. Arrangement for performing the method according to claim 1 or one of the following, characterized in that for the three signals (KS, TA, TD) three control lines (3, 4, 5) are present in the subscribers (2) and in the Control unit (1) each connected to a sequential logic switchgear (6,7) are, with which in the participants (2) the two participant signals (TQ1, TQ2) and the two control unit signals (KQ1, KQ2) can be generated in the control unit (1) are, and that the delay time can be generated with the sequential logic switching mechanism and the link between the three signals (KS, TA, TD) and the subscriber and control unit signals is designed such that the third signal (TD) dem inverted second subscriber signal (TQ2), the second signal (TA) the first subscriber signal (TQ1) in conjunction with the ~ inverted conjunctive link of the two control units signals (KQ1, KQ2) and the first signal (KS) of the negated conjunctive link between the first and the negated second control unit signal (KQ1, KQ2) in Conjunction with the disjunctive connection of the negated first and second Subscriber signal (TQ2) corresponds. 5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß das sequentielle logische Schaltwerk in den Teilnehmere (2) zwei Flipflops (8,9) enthält, an deren nichtinvertierten Ausgängen die beiden Teilnehmersignale (TQl1 TQ2) verfügbar sind, daß der nichtinvertierte Ausgang des ersten und der invertierte Ausgang des zweiten Speichers (8,9) mit der zweiten und dritten Steuerleitung (4,5) verbunden sind, daß der nichtinvertierte und der invertierte Ausgang des ersten und zweiten Speichers (8,9) disjunktiv an die erste Steuerleitung (3) angeschlossen sind, daß der D-Eingang und der Löscheingang des zweiten Speichers, (9) gemeinsam vom nichtinvertierten Ausgang des #weiten Speichers gespeist sind, daß der D-Eingang des ersten Speichers (8) disåunktiv von den Signalen der invertierten Ausgänge der beiden Speicher beaufschlagt ist, daß die Takteingänge beider Speicher (8,9) von einem signale steuerten Taktgenerator (12) gespeist sind, dessen Steuereingang ein erstes UND-Glied (13) vorgeschaltet ist, das zweii mit einem ersten und einem zweiten ODER-Glied (14,15) verbundene Eingänge aufweist, daß an einen Eingang des ersten ODER-Glieds ein bei einem Wechsel der binären Signalwerte auf den Übertragungsleitungen seinen binären Wert änderndes Signal gelegt ist, daß der zweite Eingang des ersten und ein Eingang des zweiten ODER-Glieds gemeinsam von einem zweiten UND-Glied (17) gespeist sind, wissen Eingänge an die nichtinvertierten Ausgänge der Speicher (8,9) und die zweite Steuerleitung (4) angeschlossen sind, daß ein drittes, einen weiteren Eingang des zweiten ODER-Glieds (15) speisendes UND-Glied (18) mit einem Eingang an den invertierten Ausgang des ersten Speichers (8) und mit dem zweiten Sperreingang an die erste Steuerleitung (3) gelegt ist und daß ein viertes , einen weiteren Eingang des dritten ODER-Glieds (15) speisendes UND-Glied (19) mit einem Eingang an den nichtinvertierten Ausgang des zweiten Speichers (9) und mit dem zweiten Eingang an ein weiteres ODER-Glied (20) angeschlossen ist, dessen einer Sperreingang gemeinsam mit einem Eingang des ersten UND-Glieds von der zweiten Steuerleitung (4) gespeist ist, während der andere Eingang des weiteren ODER-Glieds (20) von einem weiteren UND-Glied gespeist ist, das vom ersten Signal (KS) und einem Steuersignal beaufschlagt ist.5. Arrangement according to claim 4, characterized in that the sequential logic switchgear in the participants (2) contains two flip-flops (8,9), at their the two subscriber signals (TQl1 TQ2) are available to non-inverted outputs, that the non-inverted output of the first and the inverted output of the second Memory (8,9) are connected to the second and third control line (4,5), that the non-inverted and the inverted output of the first and second memory (8,9) are disjunctively connected to the first control line (3) that the D input and the clear input of the second memory, (9) common to the non-inverted one Output of the #wide memory are fed that the D input of the first memory (8) The signals from the inverted outputs of the two memories are applied in a disunctive manner is that the clock inputs of both memories (8,9) from a signal steered Clock generator (12) are fed, the control input of which is a first AND element (13) is connected upstream, the two with a first and a second OR gate (14,15) has connected inputs that an input of the first OR gate at a change in the binary signal values on the transmission lines its binary The value changing signal is placed that the second input of the first and one input of the second OR gate are fed jointly by a second AND gate (17), know inputs to the non-inverted outputs of the memory (8,9) and the second Control line (4) are connected that a third, another input of the second OR gate (15) feeding AND gate (18) with an input to the inverted Output of the first memory (8) and the second blocking input to the first control line (3) is placed and that a fourth, another input of the third OR gate (15) feeding AND element (19) with an input to the non-inverted output of the second memory (9) and with the second input to a further OR gate (20) is connected, one of which is a blocking input together with an input of the first AND gate from the second control line (4) is fed, while the other The input of the further OR element (20) is fed by a further AND element, which is acted upon by the first signal (KS) and a control signal. 6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß in jedem Teilnehmer (2) die Leitungen des Übertragungskanals an D-Eingänge von D-Flipflops (28) angeschlossen sind, deren Takteingängen das erste Teilnehmersignal (TQd) zuführbar ist, daß den Ausgängen der Speicher (28) eine Adressenvergleichsschaltung nachgeschaltet ist, daß die Leitungen an D-Eingänge weiterer Flipflops (29) angeschlossen sind1 deren Löscheingänge von einem NAND-Glied (35) gespeist sind, dessen Eingänge vom zweiten Tdinehmersignal (TQ2) und einem Steuersignal beaufschlagt sind, daß die Takteingänge der weiteren Flipflops (29) über eine Torschaltung (33) vom invertierten ersten Teilnehmersignal (TQ1) beaufschlagt sind und daß die Leitungen des Übertragungskanals an ODER Glieder (31) angeschlossen sind, denen zu übertragende Daten zufiihrbar sind.6. Arrangement according to claim 5, characterized in that in each Subscriber (2) the lines of the transmission channel to D inputs of D flip-flops (28) are connected, the clock inputs of which the first subscriber signal (TQd) can be supplied is that the outputs of the memory (28) an address comparison circuit it is connected downstream that the lines are connected to D inputs of further flip-flops (29) sind1 whose reset inputs are fed by a NAND gate (35) whose inputs are acted upon by the second Tdinehmersignal (TQ2) and a control signal that the clock inputs of the other flip-flops (29) via a gate circuit (33) from the inverted first subscriber signal (TQ1) are applied and that the lines of the transmission channel are connected to OR elements (31) to which data to be transmitted can be fed are. 7. Anordnung nach Anspruch , dadurch gekennzeichnet, daß das seruentielle logische Schaltwerk in der Steuereinheit (1) zwei Flipflops (8,9) enthält an deren nichtinvertierten Ausgängen die beiden 'iteuereinheitensignale (KQi,KQ2) verfiigbar sind, daß die nichtinvertierten Ausgänge der beiden Speicher (8,9) über ein NAND-Glied (22) an die zweiteSteuerleitung (4) sowie der nichtinvertierte Ausgang des ersten und der invertierte Ausgang des zweiten Speichers über ein weiteres NAND-Glied (23) an die erste Steuerleitung (3) angeschlossen sind, daß der invertierte Ausgang des ersten Speichers (8) auf den D-Eingang rückgekoppelt ist, daß die beiden nichtinvertierten Spiicherausgänge über ein Exklusiv-ODER-Glied (24) mit dem D-Eingang des zweiten Speichers (9) verbunden sind, daß die Takteingänge der beiden Speicher (8,9) von einem signalgesteuerten Taktgenerator (12) gespeist sind, dessen Steuereingang ein erstes UND-Glied (13) vorgeschaltet ist, das zwei mit einem ersten und einem zweiten ODER-Glied (14, 15) verbundene Eingänge aufweist, daß an einen Eingang des ersten ODER-Glieds (14) ein bei einem Wechsel der Binärwerte der Signale auf den Ubertragungsleitunten seinen binären Wert änderndes Signal gelegt ist, daß der zweite Eingang des ersten und ein Eingangdes zweiten ODER-Glieds (14,15) gemeinsam von einem zweiten UND-Glied (25) gespeist sind, dessen weitere Eingänge an die invertierten Ausgänge der Speicher (8,9) angeschlossen sind, daß ein drittes, das zweite ODER-Glied (15) speistende UND-Glied (25) mit der ersten Steuerleitung (3) sowie dem nichtinvertierten Ausgangdes ersten und dem invertierten Ausgang des zweiten Speichers verbunden ist, und daß ein viertes, das zweite ODER-Glied speisende UND-Glied (27) an die dritte Steuerleitung (5) sowie die nichtinvertierten Ausgänge der Speicher (8,9) angeschlossen ist.7. Arrangement according to claim, characterized in that the serial logic switching mechanism in the control unit (1) contains two flip-flops (8,9) at their The two control unit signals (KQi, KQ2) are available to non-inverted outputs are that the non-inverted outputs of the two memories (8,9) via a NAND gate (22) to the second control line (4) as well as the non-inverted output of the first and the inverted output of the second memory via a further NAND gate (23) are connected to the first control line (3) that the inverted output of the first memory (8) is fed back to the D input that the two non-inverted Memory outputs via an exclusive OR gate (24) with the D input of the second Memory (9) are connected that the clock inputs of the two memories (8,9) of a signal-controlled clock generator (12) are fed, the control input of which is a first AND gate (13) is connected upstream, the two with a first and a second OR gate (14, 15) has connected inputs that to an input of the first OR gate (14) on when the binary values of the signals on the transmission lines change its binary value changing signal is placed that the second Input of the first and an input of the second OR gate (14,15) common to a second AND gate (25) are fed, the other inputs to the inverted Outputs of the memory (8,9) are connected that a third, the second OR gate (15) feeding AND element (25) with the first control line (3) and the non-inverted one Output of the first and the inverted output of the second memory is connected, and that a fourth, the second OR gate feeding AND gate (27) to the third Control line (5) and the non-inverted outputs of the memory (8, 9) are connected is. 8.Anordnung nach anspruch 7, dadurch gekennzeichnet, daß in der Steuereinheit (1) die Leitungen des UTbertragungskanals je an die Ausgänge von ODER-Gliedern (39,40) und die D-Eingä:rs v~-nFlipflops (41) gelegt sind, daß die ODER-Glieder (60, 40) die einerseits von Adressensignalen bzw. Datensignalen beaufschlagbar sind, an ihren zweiten Eingängalvom zweiten Steuereinheitensignal (KQ2) bzw. einem weiteren Signal beaufschlatbar sind, das von einem NAND-Glied (45) erzeugbar ist, dem das zweite Steuereinheitensignal (KQ2) und ein von einem ODER-Glied (43) abgegebenes Signal zuführbar ist. 8. Arrangement according to claim 7, characterized in that in the control unit (1) the lines of the transmission channel each to the outputs of OR gates (39,40) and the D-inputs: rs v ~ -n flip-flops (41) are placed so that the OR gates (60, 40) which on the one hand can be acted upon by address signals or data signals, at their second input from the second control unit signal (KQ2) or a further signal are acted upon, which can be generated by a NAND element (45) to which the second Control unit signal (KQ2) and a signal output by an OR gate (43) is feedable. 9. Anordnung nach Anspruch 4 oder einem der folgenden, dadurch gekennzeichnet, daß der signalgesteuerte Taktgenerator (12) einem Schmitt-Trigger (47) enthält dessen Ausgang übereinen Widerstand (log) auf den Eingang zuriickgekoppelt ist, an den weiterhin ein Kondensator (51) und eine Diode (50) angeschlossen sind, die von einem NOR-Glied (lso) gespeist ist, dessen Einer Eingang an-.den Schmitt-Trigger-Ausgang und dessen anderer Eingang von dem ersten UND-Glied (13) geppeist ist.9. Arrangement according to claim 4 or one of the following, characterized in that that the signal-controlled clock generator (12) contains a Schmitt trigger (47) thereof Output is coupled back via a resistor (log) to the input to which furthermore a capacitor (51) and a diode (50) are connected, which of a NOR element (lso) is fed, one input of which is connected to the Schmitt trigger output and the other input of which is fed by the first AND element (13). 10. Anordnung nach Anspruch 4 oder einem der folgenden, dadurch gekennzeichnet, daß die Leitungen des Übertragungskanals mit einem Paritätsgenerator (36) verbunden sind, der über ein Verzögerungsglied mit Signalinvertierung (37) und direkt an ein Exklusiv-ODER-glied angeschlossen ist, dessen Ausgang einen Eingang des ersten ODER-Glieds (14) speist.10. Arrangement according to claim 4 or one of the following, characterized in that that the lines of the transmission channel are connected to a parity generator (36) are, via a delay element with signal inversion (37) and directly to a Exclusive OR element is connected, the output of which is an input of the first OR element (14) feeds.