DE2553591B1 - Speichermatrix mit einem oder mehreren ein-transistor-speicherelementen - Google Patents

Speichermatrix mit einem oder mehreren ein-transistor-speicherelementen

Info

Publication number
DE2553591B1
DE2553591B1 DE19752553591 DE2553591A DE2553591B1 DE 2553591 B1 DE2553591 B1 DE 2553591B1 DE 19752553591 DE19752553591 DE 19752553591 DE 2553591 A DE2553591 A DE 2553591A DE 2553591 B1 DE2553591 B1 DE 2553591B1
Authority
DE
Germany
Prior art keywords
line
doped
field effect
drain electrode
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19752553591
Other languages
English (en)
Other versions
DE2553591C2 (de
Inventor
Guenther Dipl-Ing Meusburger
Jenoe Dipl-Phys Tihanyi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19752553591 priority Critical patent/DE2553591C2/de
Publication of DE2553591B1 publication Critical patent/DE2553591B1/de
Application granted granted Critical
Publication of DE2553591C2 publication Critical patent/DE2553591C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Description

  • Aufgabe der vorliegenden Erfindung ist es, eine Speichermatrix der eingangs genannten Art anzugeben, bei der die Regenerierzeit verlängert werden kann Die Aufgabe wird dadurch gelöst, daß die dotierte Leitung so ausgebildet oder geführt ist, daß sie mindestens die Drainelektrode jedes Feldeffekttransistors wenigstens U-förmig in einem Abstand umschließt, der mindestens so groß ist, daß bei den beim Betrieb auftretenden maximalen Spannungsdifferenzen zwischen der Drainelektrode und der dotierten Leitung keine elektrische Verbindung über das dazwischenliegende Substrat zustande kommen kann. Durch diese Maßnahme werden die Sperr- und Leckströme, die die Drainelektrode entladen, erheblich vermindert, wodurch die Regenerierzeit erheblich erhöht wird.
  • In einer bevorzugten Ausführungsform ist die dotierte Leitung so ausgebildet, daß sie jeweils zwischen zwei Spalten an den Gegenelektroden der Speicherkondensatoren mindestens einer Spalte an jeweils der von der Drainelektrode des Feldeffekttransistors abgewandten Seite vorbeigeführt ist und daß sie bei jedem Speicherelement kammzinkenartige seitliche Auswüchse aufweist, wobei zwischen zwei solchen Auswüchsen mindestens ein Speicherkondensator und die Drainelektrode des Feldeffekttansistors sich befinden. Vorzügsweise wird sie so ausgeführt, daß die dotierte Leitung an beiden Längsseiten kammzinkenartige seitliche Auswüchse aufweist, daß jeweils zwischen zwei Auswüchsen an der einen Längsseite ein Auswuchs an der anderen Längsseite vorhanden ist, daß jeweils zwischen zwei Auswüchsen wenigstens ein Speicherkondensator und eine Drainelektrode eines Speicherelementes sich befinden und daß jedes Speicherelement an der einen Längsseite der dotierten Leitung an die auf dieser Seite liegende Bitleitung und jedes Speicherelement an der anderen Längsseite an die auf dieser anderen Seite liegenden Bitleitung angeschlossen ist Weiter wird sie vorzugsweise so ausgebildet, daß die seitlichen Auswüchse den Gegenelektrodenbereich des Speicherkondensators berühren.
  • Eine andere bevorzugte Ausführungsform ist so ausgebildet, daß die dotierte Leitung jeweils zwischen zwei Bitleitungen mit mäanderförmigem Verlauf geführt ist, daß in jeder Mäanderbucht mindestens der Speicherkondensator und die Drainelektrode des Feldeffekttransistors sich befinden und daß jedes Speicherelement jeweils über die geöffnete Seite der Mäanderbucht an die dort vorbeigeführte Bitleitung angeschlossen ist Bei Speichermatrizen der eingangs genannten Art wird die Bitleitung in der Regel als eine dotierte Leitung ausgeführt Bei solchen Speichermatrizen ist es notwendig, daß die dotierte Leitung nur bis auf einen Abstand an diese Bitleitung heranreicht oder herangeführt ist, wobei der Abstand mindestens so groß ist, daß bei den beim Betrieb auftretenden maximalen Spannungsdifferenzen zwischen der Bitleitung und der dotierten Leitung keine elektrische Verbindung über das dazwischenliegende Substrat zustandekommen kann.
  • Die angegebenen Speichermatrizen weisen eine erheblich höhere Regenerierzeit als herkömmliche Speichermatrizen auf. Bei ihrer Herstellung sind jedoch keine zusätzlichen Verfahrensschritte notwendig Außerdem wird die Speicherplatzdichte bzw. die Informationsdichte einer angegebenen Speichermatrix nur unwesentlich gegenüber herkömmlichen Speichermatrizen erhöht.
  • Die Erfindung wird insbesondere an Hand eines Ausführungsbeispiels in den Figuren näher erläutert F i g. 1 zeigt in Draufsicht einen Ausschnitt aus dem Ausführungsbeispiel; F i g 2 zeigt im Querschnitt entlang der Schnittlinie 1-1 das Ausführungsbeispiel; F i g 3 zeigt im Querschnitt entlang der Schnittlinie II-II das Ausführungsbeispiel; F i g 4 zeigt eine erste Organisationsform einer Speichermatrix; F i g. 5 zeigt eine zweite Organisationsform einer Speichermatrix.
  • In der F i g. 1 ist in Draufsicht ein Ausschnitt aus einem Ausführungsbeispiel einer angegebenen Speichermatrix mit einem vollständigen Speicherelement und seiner Umgebung dargestellt. Es handelt sich dabei um die Ausführungsversion mit kammzinkenartigen seitlichen Auswüchsen an der dotierten Leitung. An einer Oberfläche eines Substrats aus dotiertem Halbleitermaterial, beispielsweise p-dotiertes Silizium, sind eine dazu entgegengesetzt dotierte Bitleitung 10 und eine ebenfalls zum Substrat entgegengesetzt dotierte Leitung 20 vorhanden. Die Bitleitung 10 bildet zugleich die Sourceelektrode des Feldeffekttransistors des Speicherelementes. Die Drainelektrode dieses Feldeffekttransistors ist durch das entgegengesetzt zum Substrat dotierte Gebiet 30 gegeben. Die Oberfläche des Substrats ist mit einer elektrisch isolierenden Schicht bedeckt, die hier nicht gezeichnet ist Auf dieser Schicht befinden sich die Torelektrode 40 des Feldeffekttransistors und die Gateelektrode 50 des Speicherkondensators. Die Gegenelektrode dieses Speicherkondensators befindet sich unter dieser Gateelektrode. Die Gateelektrode 50 des Speicherkondensators ist über eine elektrische Leitung 51 und über ein Kontaktloch mit der Drainelektrode 30 des Feldeffekttransistors verbunden. Die entgegengesetzt zum Substrat dotierte Leitung 20 weist nun kammzinkenartige seitliche Auswüchse 21 und 22 auf, die die Gegenelektrode des Speicherkondensators berühren und in einem Abstand an der Drainelektrode des Feldeffekttransistors vorbeiführen. Diese seitlichen Auswüchse sind bis auf einen Abstand an die Bitleitung 10 herangeführt Der Abstand zwischen dotierter Leitung und Drainelektrode bzw. Bitleitung muß dabei mindestens so groß sein, daß bei den beim Betrieb auftretenden maximalen Spannungsdifferenzen zwischen der dotierten Leitung und der Drainelektrode bzw. der Bitleitung keine elektrische Verbindung über das dazwischenliegende Substrat zustande kommen kann. Mindestens auf der Gateelektrode 50 und auf der elektrisch leitenden Verbindung 51 ist eine weitere, hier nicht gezeichnete elektrisch isolierende Schicht aufgebracht, auf der die ebenfalls hier nicht gezeichnete Wortleitung, die die Torelektroden der Feldeffekttransistoren in einer Zeile miteinander verbindet. Es können folgende laterale Abmessungen gewählt werden: Breite der dotierten Leitung, der Auswüchse und der Bitleitung jeweils 5 um; Fläche des Speicherkondensators 15 x 10 um2; Fläche der Drainelektrode 4 x 7 um2; Fläche der Torelektrode des Feldeffekttransistors 10 x 8 um2; kleinster Abstand der dotierten Leitung von der Bitleitung bzw. von der Drainelektrode 8 um. Alle lateralen Abmessungen lassen sich im übrigen aus der F i g. 1 mit Hilfe des angegebenen Maßstabes entnehmen.
  • In der F i g. 2 ist ein Querschnitt längs der Schnittlinie 1-1 in F i g. 1 durch das Ausführungsbeispiel dargestellt.
  • An Hand dieser Figur sei zugleich ein bevorzugtes Herstellungsverfahren beschrieben. Auf einer Oberfläche eines p-dotierten Siliziumsubstrats 1 mit einer Dotierung von beispielsweise 3 x 1015 cm-3, das einen Substratanschluß 11 aufweist, wird durch Oxidation eine Siliziumdioxidschicht von beispielsweise 1,2 jtm erzeugt.
  • Diese Schicht wird bis auf den Bereich unterhalb der danach aufzubringenden leitenden Verbindung 51, unter der sie stehenbleibt, weggeätzt Es wird nun durch Oxidation eine Siliziumdioxidschicht 71 von 0,12 um auf diese Oberfläche aufgebracht und nur an den Stellen weggeätzt, an denen die dotierte Leitung 20, die Drainelektrode 30 und die Bitleitung 10 entstehen sollen. Nach diesem Ätzen (oder auch vorher) werden die Gateelektrode 50, die elektrische Verbindung 51 und die Torelektrode 40 aus jeweils einer Polysiliziumschicht von beispielsweise 1,5 llm aufgebracht. Nun werden die Bitleitung 10, die Drainelektrode 30 und die dotierte Leitung 20 mittels Diffusion mit beispielsweise Phosphoratomen oder durch lonenimplantation mit beispielsweise Arsenionen erzeugt Es werden dadurch gleichzeitig die Polysiliziumschichten 40, 51 und 50 leitend gemacht Als Dotierungen für die Bitleitung, die Drainelektrode und die dotierte Leitung werden beispielsweise 5 x 1019 cm-3 oder mehr gewählt. Bei Verwendung von lonenimplantation ist es nicht notwendig, die Schicht 71 wegzuätzen. Da aber jedoch ein Kontaktloch für die elektrische Verbindung zwischen Drainelektrode und Gateelektrode hergestellt werden muß, ist auf jeden Fall ein Ätzschritt notwendig.
  • Die Oberfläche der Anordnung wird erneut oxidiert, so daß eine zusätzliche Siliziumdioxidschicht 72 von einer Schichtdicke von beispielsweise 1 um entsteht Über der Torelektrode des Feldeffekttansistors wird ein Kontaktloch erzeugt und anschließend wird auf die Oberfläche eine Wortleitung 60, beispielsweise durch Bedampfen der Oberfläche mit Aluminium erzeugt. Diese Wortleitung ist über das Kontaktloch mit der Torelektrode des Feldeffekttransistors verbunden.
  • In der Fig. 3 ist ein Ouerschnitt längs der Schnittlinie Il-II durch das Ausführungsbeispiel nach F i g 1 dargestellt Links und rechts neben der Drainelektrode 30 sind an der Oberfläche des Substrats 1 die seitlichen Auswüchse 21 und 22 vorhanden, die dieselbe Dotierung wie die dotierte Leitung 20 aufweisen.
  • Der Speicherkondensator ist ein MlS-Kondensator.
  • Dabei sei der Begriff MIS-Kondensator in erweitertem Sinne verstanden, d h. die Gateelektrode dieses Kondensators muß nicht aus Metall sein, sondern kann auch aus anderen Materialien bestehen. Außerdem kann er wie im dargestellten Ausführungsbeispiel ein Inversionsrandschichtkondensator sein. Es kann aber auch ein Kondensator verwendet werden, dessen Gegenelektrodenbereich entgegengesetzt zum Substrat dotiert ist Die Speichermatrix wird in an sich bekannter Weise (siehe genannte Veröffentlichung) betrieben, wobei die dotierte Leitung über ihren Anschlußkontakt auf eine feste Bezugsspannung, beispielsweise Massepotential, gelegt wird Eine Erhöhung der Regenerierzeit kommt nun dadurch zustande, daß ein Teil der für die Entladung der Diainelektrode verantwortlichen Ladungsträger von der sie mindestens teilweise umgebenden dotierten Leitung abgesaugt werden. In diesem Zusammenhang ist zu bemerken, daß die dotierte Leitung auch unter gewissen Umständen getaktet werden darf. In unserer älteren Patentanmeldung P 2441 385.2 (VPA 7417137) wurde nämlich vorgeschlagen, an die dotierte Leitung während des Auslesens einen gegenüber der Bezugsspannung positiven (negativen) Impuls bei p<n-)dotiertem Substrat anzulegen. Es kann dadurch das Lesesigual erheblich verstärkt werden (dies hat allerdings nur Sinn, wenn der MlS-Speicherkondensator ein Inversionsrandschichtkondensator ist).
  • Diese Maßnahme kann auch bei der hier angegebenen Speichermatrix getroffen werden. Der Vorteil der erheblich erhöhten Regenerierzeit wird dadurch nicht beeinträchtigt Es sind eine Reihe von Organisationsformen für den Aufbau einer angegebenen Speichermatrix möglich.
  • Zunächst sei bemerkt, daß die dotierte Leitung das einzelne Speicherelement auch geschlossen umschließen kann. Es muß in diesem Fall jedoch dann die Bitleitung überbrückt werden. Zweckmäßig ist es aus diesem Grund, wenn die dotierte Leitung das Element nur U-förmig umschließt.
  • In der F i g. 4 ist ein Ausschnitt aus einer bevorzugten Organisationsform für eine angegebene Speichermatrix in einem vereinfachten Schaltbild dargestellt. Die Bitleitungen sind dort mit den Bezugszeichen 100 und 101, die Wortleitungen mit den Bezugszeichen 200 bis 205, die Speicherkondensatoren mit den Bezugszeichen 500 bis 505 und die Feldeffekttransistoren mit den Bezugszeichen 600 bis 605 versehen. Die zwischen den beiden Bitleitungen verlaufende dotierte Leitung 20 ist so ausgeführt, daß sie an beiden Langsseiten kammzinkenartige seitliche Auswüchse 201 bis 208 aufweist Jeweils zwischen zwei Auswuchten an der einen Längsseite ist ein Auswuchs an der anderen Längsseite vorhanden. Jeweils zwischen zwei Auswuchten befinden sich wenigstens ein Speicherkondensator und eine Drainelektrode eines Speicherelementes. Jedes Speicherelement an der einen Längsseite der dotierten Leitung ist an die auf dieser Seite liegenden Bitleitung und jedes Speicherelement an der anderen Längsseite an die auf dieser anderen Seite liegenden Bitleitung angeschlossen. Zum Aufbau einer großen Speichermatrix mit vielen Speicherplätzen wird die in F i g. 4 dargestellte Grundform nach links und rechts (und natürlich nach oben und unten) identisch fortgesetzt, d. h. der zwischen den beiden Bitleitungen 100 und 101 liegende Teil wiederholt sich links von der Bitleitung 100 und/oder rechts von der Bitleitung 101 identisch und ist wie in F i g. 4 an zwei Bitleitungen angeschlossen.
  • Jeweils die links von einer dotierten Leitung liegenden Speicherelemente sind zeilenweise durch je eine Wortleitung (in der F i g. 4 sind dies die Wortleitungen 200, 202 und 204) miteinander verbunden. Dasselbe gilt für die rechts von einer dotierten Leitung liegenden Speicherelemente (in der F i g. 4 sind dies die Wortleitungen 201, 203 und 205). Für jedes Speicherelement kann die in F i g. 1 dargestellte Ausführungsform verwendet werden. Es ist dabei zweckmäßig, wenn die Auswüchse an der einen Längsseite der dotierten Leitung genau in der Mitte zwischen zwei Auswüchsen an der anderen Längsseite liegen. Jede Wortleitung kann dann geradlinig geführt werden und liegt dann genau über der Mittellinie zwischen zwei Auswüchsen bzw. genau über einem Auswuchs. Für die Breite der Wortleitung wird bei den in F i g 1 angegebenen lateralen Abmessungen etwa 5 um gewählt.
  • In der F i g. 5 ist ein Ausschnitt aus einer anderen bevorzugten Organisationsform für eine angegebene Speichermatrix in einem vereinfachten Schaltbild angegeben. Die Bitleitungen sind mit den Bezugszeichen 1000, 1001, 1002, die Wortleitungen mit den Bezugszeichen 2000 bis 2003, die Speicherkondensatoren mit den Bezugszeichen 5000 bis 5007 und die Feldeffekttransistoren mit den Bezugszeichen 6000 bis 6007 versehen. Die dotierte Leitung 20 ist zwischen zwei Bitleitungen 1000 und 1001 bzw. 1001 und 1002 mit mäanderförmigem Verlauf geführt In jeder Mäanderbucht befindet sich mindestens der Speicherkondensator und die Drainelektrode des Feldeffekttransistors eines Speicherelementes. Jedes Speicherelement ist jeweils über die offene Seite der Mäanderbucht an die dort vörbeigeführte Bitleitung angeschlossen. Für jedes Speicherelement kann die in F i g. 1 dargestellte Ausführungsform verwendet werden. Die dotierte Leitung 20 wird allerdings nicht wie dort am unteren Ende von den Auswüchsen 21 und 22 seitlich weitergeführt, sondern von deren oberen Enden. Es können wieder die durch den Maßstab gegebenen lateralen Abmessungen verwendet werden. Die Wortleitungen können auch hier geradlinig geführt werden.
  • Bei Verwendung der in F i g. 1 angegebenen Abmessungen wird für die Breite jeder Wortfeitung etwa 5 um gewählt.

Claims (6)

  1. Patentansprüche: 1. Speichermatrix mit einem oder mehreren in Zeilen und Spalten auf einer Oberfläche eines, mit einem Substratanschluß versehenen Substrats aus dotiertem Halbleitermaterial angeordneten Ein-Transistor-Speicherelementen, wobei jedes Ein-Transistor-Speicherelement aus einem Feldeffekttransistor mit Source-, Tor- und Drainelektrode und aus einem MlS-Speicherkondensator besteht, dessen Gateelektrode mit der Drainelektrode des Feldeffekttransistors elektrisch leitend verbunden ist und wobei die Sourceelektroden der Feldeffekttransistoren in jeweils einer Spalte durch mindestens eine Bitleitung miteinander verbunden sind, wobei die Torelektroden der Feldeffekttransistoren in jeweils einer Zeile durch mindestens eine Wortleitung miteinander verbunden sind, und bei der mindestens eine entgegengesetzt zum Substrat dotierte Leitung mit Anschlußkontakt zum Anlegen einer Bezugsspannung an sie an der Substratoberfläche vorhanden ist, die so geführt ist, daß sie den Gegenelektrodenbereich an der Substratoberfläche unter der Gateelektrode eines jeden Speicherkondensators wenigstens berührt, da durch ge kennzeichn e t, daß die dotierte Leitung so ausgebildet oder geführt ist, daß sie mindestens die Drainelektrode jedes Feldeffekttransistors wenigstens U-förmig in einem Abstand umschließt, der mindestens so groß ist, daß bei den beim Betrieb auftretenden maximalen Spannungsdifferenzen zwischen der Drainelektrode und der dotierten Leitung keine elektrische Verbindung über das dazwischenliegende Substrat zustande kommen kann.
  2. 2. Speichermatrix nach Anspruch 1, dadurch gekennzeichnet, daß die dotierte Leitung jeweils zwischen zwei Bitleitungen an den Gegenelektroden der Speicherkondensatoren mindestens einer Spalte an der von der Drainelektrode des Feldeffekttransistors abgewandten Seite vorbeigeführt ist und daß diese Leitung bei jedem Speicherelement kammzin kenartige Auswüchse (20, 21, 201 bis 208) aufweist, wobei zwischen zwei solchen Auswüchsen mindestens der Speicherkondensator und die Drainelektrode des Feldeffekttransistors eines Speicherelementes sich befinden.
  3. 3. Speichermatrix nach Anspruch 1, dadurch gekennzeichnet, daß die dotierte Leitung jeweils zwischen zwei Bitleitungen mit mäanderförmigem Verlauf geführt ist, daß in jeder Mäanderbucht mindestens der Speicherkondensator und die Drainelektrode des Feldeffekttransistors eines Speicherelementes sich befinden und daß jedes Speicherelement jeweils über die offene Seite der Mäanderbucht an die dort vorbeigeführte Bitleitung angeschlossen ist
  4. 4. Speichermatrix nach Anspruch 2, dadurch gekennzeichnet, daß die dotierte Leitung an beiden Längsseiten kammzinkenartige seitliche Auswüchse (201 bis 208) aufweist, daß jeweils zwischen zwei Auswuchten an der einen Längsseite ein Auswuchs an der anderen Längsseite vorhanden ist, daß jeweils zwischen zwei Auswilchsen wenigstens ein Speicherkondensator und eine Drainelektrode eines Speicherelementes sich befinden und daß jedes Speicherelement an der einen Längsseite der dotierten Leitung an die auf dieser Seite liegenden Bitleitung und jedes Speicherelement an der anderen Längsseite an die auf dieser anderen Seite liegenden Bitleitung angeschlossen ist.
  5. 5. Speichermatrix nach Anspruch 2 oder 4, dadurch gekennzeichnet, daß die seitlichen Auswüchse den Gegenelektrodenbereich des Speicherkondensators berühren.
  6. 6. Speichermatrix nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß mindestens eine Bitleitung als dotierte Bitleitung an der Substratoberfläche ausgeführt ist und daß die dotierte Leitung nur bis auf einen Abstand an diese Bitleitung heranreicht oder herangeführt ist, wobei der Abstand mindestens so groß ist, daß bei den beim Betrieb auftretenden maximalen Spannungsdifferenzen zwischen der Bitleitung und der dotierten Leitung keine elektrische Verbindung über das dazwischenliegende Substrat zustande kommen kann.
    Die vorliegende Erfindung betrifft eine Speichermatrix mit einem oder mehreren in Zeilen und Spalten auf einer Oberfläche eines, mit einem Substratanschluß versehenen Substrats aus dotiertem Halbleitermaterial angeordneten Ein-Transistor-Speicherelementen, wobei jedes Ein-Transistor-Speicherelement aus einem Feldeffekttransistor mit Source-, Tor- und Drainelektrode und aus einem MiS-Speicherkondensator besteht, dessen Gateelektrode mit der Drainelektrode des Feldeffekttransistors elektrisch leitend verbunden ist und wobei die Sourceelektroden der Feldeffekttransistoren in jeweils einer Spalte durch mindestens eine Bitleitung miteinander verbunden sind, wobei die Torelektroden der Feldeffekttransistoren in jeweils einer Zeile durch mindestens eine Wortleitung miteinander verbunden sind und bei der mindestens eine entgegengesetzt zum Substrat dotierte Leitung mit Anschlußkontakt zum Anlegen einer Bezugsspannung an sie an der Substratoberfläche vorhanden ist, die so geführt ist, daß sie den Gegenelektrodenbereich an der Substratoberfläche unter der Gateelektrode eines jeden Speicherkondensators wenigstens berührt.
    Speichermatrizen der eingangs genannten Art sind bekannt und werden beispielsweise in der DT-AS 17 74482 mit dem Titel »Kapazitiver wortorientierter Speicher unter Verwendung von Feldeffekt-Transistoren« dargestellt (siehe dort insbesondere Fig3) und beschrieben. Die im Speicherelement gespeicherte Information ist durch Spannung an der Gateelektrode des Speicherkondensators gegenüber einer Bezugsspannung an der dotierten Leitung gegeben. Diese Spannung sinkt jedoch im Laufe der Zeit ab, da Sperr-und Leckströme von der Drainelektrode des Feldeffekttransistors in das Substrat fließen und letztere somit entladen wird. Es muß deshalb die Information in gewissen Zeitabständen (Regenerierzeit) wieder erneuert werden.
DE19752553591 1975-11-28 1975-11-28 Speichermatrix mit einem oder mehreren Ein-Transistor-Speicherelementen Expired DE2553591C2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19752553591 DE2553591C2 (de) 1975-11-28 1975-11-28 Speichermatrix mit einem oder mehreren Ein-Transistor-Speicherelementen

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19752553591 DE2553591C2 (de) 1975-11-28 1975-11-28 Speichermatrix mit einem oder mehreren Ein-Transistor-Speicherelementen

Publications (2)

Publication Number Publication Date
DE2553591B1 true DE2553591B1 (de) 1977-03-31
DE2553591C2 DE2553591C2 (de) 1977-11-17

Family

ID=5962957

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19752553591 Expired DE2553591C2 (de) 1975-11-28 1975-11-28 Speichermatrix mit einem oder mehreren Ein-Transistor-Speicherelementen

Country Status (1)

Country Link
DE (1) DE2553591C2 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2720533A1 (de) * 1977-05-06 1978-11-09 Siemens Ag Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen
DE2728927A1 (de) * 1977-06-27 1979-01-18 Siemens Ag Ein-transistor-speicherelement
DE3441062A1 (de) * 1983-11-11 1985-05-23 Hitachi, Ltd., Tokio/Tokyo Halbleiter-speichervorrichtung
EP0373885A3 (de) * 1988-12-13 1991-03-13 Fujitsu Limited Integrierte Halbleiteranordnung mit Paaren von Teilen unbestimmter Spannung

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2720533A1 (de) * 1977-05-06 1978-11-09 Siemens Ag Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen
DE2728927A1 (de) * 1977-06-27 1979-01-18 Siemens Ag Ein-transistor-speicherelement
DE3441062A1 (de) * 1983-11-11 1985-05-23 Hitachi, Ltd., Tokio/Tokyo Halbleiter-speichervorrichtung
EP0373885A3 (de) * 1988-12-13 1991-03-13 Fujitsu Limited Integrierte Halbleiteranordnung mit Paaren von Teilen unbestimmter Spannung

Also Published As

Publication number Publication date
DE2553591C2 (de) 1977-11-17

Similar Documents

Publication Publication Date Title
DE3788499T2 (de) Halbleiter-Grabenkondensator-Struktur.
DE3929129C2 (de)
DE2705503C3 (de) Halbleiterspeicheranordnung
DE2841453C2 (de) Halbleiterspeicherzelle
DE69013094T2 (de) Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung.
DE2630571B2 (de) Ein-Transistor-Speicherzelle mit in V-MOS-Technik
DE2814973A1 (de) Halbleiterspeichervorrichtung und verfahren zu ihrer herstellung
DE19747776A1 (de) Halbleiterspeicher und Verfahren zu dessen Herstellung
DE2751592C2 (de) Halbleiter-Speicherschaltung
DE102005040847B4 (de) Single-Poly-EPROM-Baustein und Verfahren zur Herstellung
DE4203565C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE19822523B4 (de) Nichtflüchtige Halbleiter-Speicherzelle, nichtflüchtiges Halbleiterspeicher-Bauteil und Verfahren zum Herstellen eines nichtflüchtigen Halbleiterspeicher-Bauteils
DE3134233C2 (de)
DE69009196T2 (de) EEPROM, dessen Löschgate-Elektrodenmuster, die Muster des Source-Bereiches kreuzen und Verfahren zur Herstellung desselben.
DE4123158C2 (de) Verfahren zur Herstellung von zueinander parallel ausgerichteten Leiterschichtabschnitten
DE1639349C3 (de) Feldeffekt-Transistor mit isolierter Gate-Elektrode, Verfahren zu seiner Herstellung und Verwendung eines solchen Feldeffekt-Transistors in einer integrierten Schaltung
EP0596975B1 (de) Kompakte halbleiterspeicheranordnung und verfahren zu deren herstellung
DE2713876C2 (de) Ladungsgekoppeltes Element (CCD)
DE2553591C2 (de) Speichermatrix mit einem oder mehreren Ein-Transistor-Speicherelementen
DE19747589A1 (de) Nichtflüchtige Speichereinrichtung und Verfahren zu ihrer Herstellung
DE19614011C2 (de) Halbleiterbauelement, bei dem die Tunnelgateelektrode und die Kanalgateelektrode an der Grenzfläche zum Tunneldielektrikum bzw. Gatedielektrikum durch eine Isolationsstruktur unterbrochen sind
DE2728928A1 (de) Ein-transistor-speicherelement
DE19813169A1 (de) Halbleiterspeicher mit streifenförmiger Zellplatte
DE2223341C3 (de) Speicherelement und daraus aufgebaute dynamische Randomspeicher
EP0931339A1 (de) Dram-kondensator mit gestapelten elektroden und verfahren zur herstellung desselben

Legal Events

Date Code Title Description
E77 Valid patent as to the heymanns-index 1977
8339 Ceased/non-payment of the annual fee