DE2549392C3

DE2549392C3 - Verfahren zur Erhöhung der Zuverlässigkeit von integrierten Speicherbausteinen und zur Verbesserung der Ausbeute von nach außen hin fehlerfrei erscheinenden Speicherbausteinen bei ihrer Herstellung

Info

Publication number: DE2549392C3
Application number: DE19752549392
Authority: DE
Inventors: Hans Dipl.-Ing. 8000 Muenchen Haeusele; Hans-Joerg Dipl.-Ing. 8190 Wolfratshausen Penzel
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-11-04
Filing date: 1975-11-04
Publication date: 1978-07-27
Also published as: NL7612146A; FR2331122A1; FR2331122B3; DE2549392A1; GB1557684A; DE2549392B2

Description

Bei zukünftigen Halbleiterspeichern werden sowohl größere Speicherkapazitäten insgesamt als auch größere Kapazitäten je Speicherbaustein angestrebt. Trotzdem muß die Zuverlässigkeit dieser Speicher im Betrieb gewährleistet sein.

Die Sicherung von Speicherinbalten durch Fehlerkorrekturmaßnahmen ist bereits bekannt. Zur Anwendung kommen hierbei insbesondere Verfahren, mit denen Einzelfehler korrigiert und Doppelfehler erkannt werden können (Vgl. »The Bell System Technical Journal«, Vol. 26, April 1950, Seiten 147 bis 160 und »IBM Journal of Research and Development«, Vol. 14, Juli 1970, Seiten 395 bis 400). Bei der Anwendung der Fehlerkorrekturverfahren wird von ursprünglich fehlerfreien Speicherbausteinen ausgegangen, von denen der eine oder andere während des Betriebs ausfallen kann, ohne daß dadurch Informationen verloren gehen.

Mit der Forderung nach Vergrößerung der Kapazitäten der Speicherbausteine wird auch der Wunsch nach Verbilligung der Speicher immer dringlicher. Ein wichtiger Beitrag hierzu wäre die Verbesserung der Ausbeute an fehlerfreien integrierten Bausteinen, die derzeit bei wenigen Prozent liegt. Trotz der zunehmend besseren Beherrschung der Herstellungsverfahren ist wegen der Erhöhung der Bausteinkapazität in Zukunft

■■>» eher noch eine Verschlechterung der Ausbeute zu erwarten.

Nun deuten jedoch bisherige Untersuchungen von Halbleiterherstellern darauf hin, d.aß ein erheblicher Anteil von Speicherbausteinen, die derzeit als fehlerhaft ausgeschieden werden, nur Einzelfehler aufweist. Die Anzahl der Speicherbausteine, die eine Häufung von Fehlern oder einen Totalausfall ze;igen, ist dagegen in der Regel gering.

Wenngleich inzwischen auch Maßnahmen bekanntgeworden sind, welche in beschränktem Umfang auch den Einsatz fehlerhafter Speicherbausteine beim Aufbau von Speichern zulassen, ist es doch wünschenswert, hierzu ausschließlich auf fehlerfrei arbeitende Bausteine zurückgreifen zu können. Durch die Literaturstellen »Elektronische Rechenanlagen«, 1969, Heft 6, Seiten 321-329 und 1972, Heft 4, Seiten 160-170 ist es bekannt, auf dem Bausteinchip an sich überzählige, d. h. redundante Speicherzellen vorzusehen, gegebenenfalls vorhandene defekte Speicherzellen gezielt unwirksam zu machen und redundante Speicherzellen der Wirkung nach an deren Stelle zu setzen. Die gezielte Abtrennung oder Zerstörung der defekten Speicherzellen setzt zunächst die genaue Kenntnis ihrer Lage voraus und ist zudem schwierig durchzuführen. Darüber hinaus sind die bekannten Maßnahmen auf Speicherzellen mit komplementären Ausgängen beschränkt.

Der Erfindung liegt die Aufgabe zugrunde, Maßnahmen anzugeben, die Speicherbausteine nach außen hin fehlerfrei erscheinen lassen, obwohl intern möglicherweise Fehler vorhanden sind. Dabei soll weder die Kenntnis der Lage dieser Fehler, noch sollen Eingriffe in den Speicherbaustein erforderlich sein.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Hauptanspruchs angegebenen Maßnahmen gelöst.

Die Erfindimg wird im folgenden näher erläutert. Die Zeichnung zeigt das Blockschaltbild eines Speicherbausteins mit Fehlerkorrektureinnchtiing, bei dem ein willkürlich herausgegriffener handelsüblicher Speicherbaustein (vgl. Datenblatt 2107 B der Intel Corp. vom Mai 1975) in der entsprechenden Weise ergänzt wurde. Der bekannte, für den Aufbau von Speichern mit wahlfreiem Zugriff geeignete Speicherbaustein in dynamischer MOS-Technik besitzt in dem eigentlichen Speicherbereich MA eine Kapazität von 4096 Bit (4K-BU), die in 64 Zeilen zu je 64 Bit angeordnet sind. Der Speicherbaustein enthält zudem noch Decoder RD und CD für die Zeilenadresse AO-A5 und die Spaltenadresse A6—AtI, Schreib-Lese-Verstärker CA, eine Eingabe-Ausgabe-Einheit I/O und eine Ablaufsteuereinheit TC, welche nach Auslösung durch da-· CE-Signal interne Vorgänge, wie die Erzeugung von Taktimpulsen, die Aktivierung der Schreib-Lese-Verstärker, die Übernahme der Adressen und anderes veranlaßt.

Der bekannte Speicherbaustein ist, wie auch andere Speicherbausteine, die nach außen hin das gleiche oder ein ähnliches Verhalten zeigen, intern wortorganisiert. Bei jedem Leseaufruf steht also intern ein Wort mit 64 Bit, d. b. der Inhalt einer Zeile, zur Verfügung. Davon wird jedoch durch die Spaltenadresse nur ein einzelnes Bit ausgewählt und auf den Datenausgang Dout des Speicherbausteins durchgeschaltet.

Analog hierzu kann in den Speicherbaustein bei einem Schreibvorgang auch nur ein an dem Dateneingang Din anliegendes Bit eingeschrieben werden. Intern wird dabei das durch die Zeilenadresse ausgewählte

Wort gelesen, das durch die Spaltenadresse bestimmte Bit durch das neu einzugebende Bit ersetzt und das modifizierte Wort wieder eingeschrieben.

Die in der Zeichnung zusätzlich dargestellten, bisher nicht behandelten Funktionseinheiten dienen zur Fehlererkennung und Fehlerkorrektur, Es sind dies eine erste und eine zweite Schaltungsanordnung für die Korrekturbitbildung KBX und KB 2, eine Anordnung für die Syndrombiterzeugung SB, ein Fehlerortdecoder FOD und eine Korrekturschaltung KL

Bei einem Schreibaufruf werden durch die Schaltung für die Korrekturbitbildung KBX aus den 64 Bit des modifizierten Wortes 7 Korrekturbit gebildet und in den Speicherbereich MA zusätzlich zu dem modifizierten Datenwort eingegeben. Dazu muß jede Zeile des Speicherbereichs auf 71 Bit verlängert werden. Entsprechend werden auch 7 Schreib-Lese-Verstärker CA mehr als bisher benötigt.

Bei einem Leseaufruf werden aus den 64 Bit des gelesenen Datenworts mit Hilfe der zweiten Schaltungsanordnung für die Korrekturbildung KB 2 ebenfalls 7 Korrekturbil gebildet und der Schaltungsanordnung für die Syndrombiterzeugung zugeführt. Desgleichen erhält die Schaltungsanordnung für die Syndrombiterzeugung SB die aus den redundanten Speicherzellen gelesenen Korrekturbit. Sie vergleicht die Korrekturbit der beiden Gruppen stellenrichtig miteinander und teilt das Ergebnis dem Fehlerwortdecoder FOD mit. Hat der Vergleich einen einfachen Fehler angezeigt, dann erzeugt der Fehlerortdecoder FOD auf einer seiner 64 Ausgangsleitungen ein Signal, welches mit Hilfe der Korrekturschaltung KL die Invertierung des gefälschten Bits bewirkt. Das durch die Spaltenadresse ausgewählte Bit wird über den Datenausgang Dout ausgegeben. Gleichzeitig wird das korrigierte Wort über das Leitungsbündel UW und die neuerdings abgeleiteten Korrekturbit in den Speicherbereich MA zurückgeschrieben.

Der Aufbau der einzelnen Funktionseinheiten für die Fehlerkorrektur, die sich in Abhängigkeit von dem jeweils verwendeten Korrekturcode in Einzelheiten geringfügig unterscheidet, ist grundsätzlich bekannt. Eine Anordnung, die sich besonders durch einen geringen Aufwand für dien Fehlerortdecoder auszeichnet, ist durch die DE-OS 23 44 019 bekanntgeworden.

Besondere Vorteile bietet die in den Speicherbaustein integrierte Fehlerkorrektureinrichtung bei Speichern, die ihre Information regelmäßig wieder auffrischen müssen (dynamische Speicher). Während eines Regenerier-Zyklus steht wie beim Lesen immer ein ganzes Datenwort im Baustein zur Verfügung und kann deshalb auch korrigiert werden. Auf diese Weise können sporadische Fehler in einzelnen Speicherzellen schon kurz nach ihrer Entstehung beseitigt werden, so daß sie sich nicht akkumulieren. Dadurch wird die Gefahr für die Entstehung von Doppelfehlern (nicht korrigierbare Fehler) herabgesetzt und die Zuverlässigkeit der Speicherbausteine wesentlich verbessert.

Da die Bereitstellung einer Fehlerkorrektureinrichtung innerhalb des Speicherbausteins die Kosten und _t das Risiko für das Auftreten eines Fehlers primär erhöht, soll in folgenden der dadurch bedingte Mehraufwand grob geschätzt werden. Der Abschätzung des zusätzlichen Flächenbedarfs liegt ein 16K-Bit-Speicherbaustein, der als nächster Entwicklungsschritt _h anzustreben ist, zugrunde. Es wird ferner davon ausgegangen, daß eine Speicherzelle einschließlich des Speicherkondensators den Flächenbedarf von 1,5 Transistoren hat. Damit ergibt sich:

a) für den redundanten Speicherplatz das Äquivalent von

128 χ 8 χ 1,5 = 1536 Transistoren,

b) für die Fehlerkorrektureinrichtung
Korrekturbitbildung;

11 χ 16EXKLUSIV-0DER-Glieder

= 11 χ 16 χ 6 Transistoren
16 χ 7 Bit Parityschaltung
ι = 16 χ 7 χ bTransistoren

Korrekturschaltung:
128 EXKLUSIV-ODER-Glieder

= 128 χ 6 Transistoren
Fehlerortdecoder:

128 UND-Glieder mit je 8 Eingängen

= 128 χ 10 Transistoren.

Rechnet man der Fehlerkorrektureinrichtung noch rund 300 Transistoren für sonstige Zwecke zu, dann entsteht ein gesamter Flächenbedarf für etwa 5500 Transistoren.

Der Flächenbedarf für die löK-^veicherzellen entspricht etwa 24 000 Transistoren. Berücksichtigt man noch die Speicherperipherie ohne Fehlerkorrektureinrichtung, dann kommt man auf den Gesamtflächenbedarf von rund 30 000 Transistoren. Dem stehen die rund 5500 T-.-insistoren für die Fehlerkorrektureinrichtung gegenüber, was eine Erhöhung des Flächenbedarfs um etwa 18% bedeutet und somit keineswegs vernachlässigbar ist.

Beachtet man jedoch, daß ein gemäß der Erfindung mit einer Fehlerkorrektureinrichtung ausgestatteter Baustein nach außen hin sogar dann vollkommen fehlerfrei erscheint und voll einsatzfähig ist, wenn in jeder Zeile ein Einzelfehler vorhanden ist, dann wird der Vorteil der erfindungsgemäßen Maßnahme ganz erkennbar. Sie steigert nicht nur die Zuverlässigkeit der Speicherbausteine, sondern ist auch dazu geeignet, die Ausbeute bei ihrer Herstellung mit einem hohen Faktor zu vervielfachen.

In ähnlicher Weise wie bei Speicherbausteinen für Speicher mit wahlfreiem Zugriff läßt sich eine Fehlerkorrektur auch innerhalb von Speicherbausteinen zum Aufbau für serielle Speicher (z. B. CCD-Speicher) durchführen. Hierzu wird die Anzahl der Speicherschleifen so weit vergrößert, daß die zur Fehlerkorrektur erforderlichen Korrekturbit untergebracht werden können.

Darüber hinaus eröffnet die blockweise Zusammenfassung der in den Schleifen stehenden Datenbit und die Verlängerung der Schleifen um die für die Aufnahme der Korrekturbit notwendigen Bitstellen die Möglichkeit, serielle Fehlerkorrektureinrichtungen innerhalb dieser Speicherbausteine anzuordnen.

Sie'a man die beiden zuletzt genannten Möglichkeiten gleichzeitig vor, dann kann man Fehler sowohl in der Wort- als auch in der Bitrichtung in Kauf nehmen. Beide Fehler können sogar gleichzeitig auftreten, ohne nach außen hin störend in Erscheinung zu treten. In Speicherbausteinen für dynamische serielle Speicher wird die Fehlerkorrektur auch während der Reger.erier-Zyklen wirksam. Darüber hinaus können auch die zum Auffinden der adressierten Information nötigen Schiebeschritte zur Fehlerkorrektur verwendet werden.

Eine besonders hohe Zuverlässigkeit von Speichern erhält man, wenn man zusätzlich zu der Fehlerkorrektur in jedem Speicherbaustein eine zentrale Fehlerkorrektur, wie bisher üblich, für den ganzen Speicher vorsieht. Wegen der externen Einzelbitverarbeitung der

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Speicherbausteine können dann auch Fehler hingenom- gruppen von einem Bit ist die nachstehende Siriiktu

men werden, die von den Fehlerkorrektureinrichtungen besonders wirksam:

in den Speicherbausteinen selbst nicht mehr korrigiert a) Fehlerkorrektur in jedem Speicherbaustein

werden können. Vor allem bei sehr großen Speichern b) Fehlerkorrektur auf jeder Speicherbaugruppe

und einer externen Datenbreite auch der Speicherbau- ■ c) Zentrale Fehlerkorrektur.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Verfahren zur Erhöhung der Zuverlässigkeit von integrierten Speicherbausteinen und zur Ver- '. besserung der Ausbeute von nach außen hin fehlerfrei erscheinenden Speicherbausteinen bei ihrer Herstellung, dadurch gekennzeichnet, daß in den Speicherbaustein eine SEC-DED-Fehlerkorrektureinrichtung integriert und zusätzli- in ehe Speicherkapazität für die Aufnahme der Korrekturbits vorgesehen wird.

2. Verfahren nach Anspruch 1 zur Anwendung bei Speicherbausteinen für serielle Speicher, gekennzeichnet durch die folgenden Merkmalsgruppen ΐί einzeln oder gemeinsam:

a) die Anzahl der Speicherschleifen wird um die zur Aufnahme der Korrekturbits erforderliche Anzahl erhöht und eine Parallel-Fehlerkorrektureinrichtung vorgesehen, _>o

b) die in den Schleifen stehenden Datenbit werden blockweiae zusammengefaßt, die Schleifen werden 11 .τι die zur Aufnahme der Korrekturbits erforderlichen Bitstellen verlängert und eine serielle Fehlerkorrektureinrichtung wird vorge- r> sehen.

3. Speicherbaustein zur Durchführung des Verfahrens nach Anspruch 1. gekennzeichnet durch eine integrierte SEC-DED-Fehlerkorrektureinrichtung.

4. Speicherbaustein nach Anspruch 3, dadurch in gekennzeichnet, daß die bei einem Regenerier-Zyklus gelesener Daten über die Korrekturschaltung (KL) der FehlerkorrektureinrHitung geleitet werden.

5. Aus Speicherbausteinen nach Anspruch 3 oder 4 ι > aufgebaute Speicheranordnung, gekennzeichnet durch eine SEC-DED-Fehlerkorrektureinrichtung auf Baugruppenebene und/oder Gesamtspeicherebene.