DE2531927A1 - Polykristallines silizium-widerstandselement fuer integrierte schaltungen - Google Patents

Polykristallines silizium-widerstandselement fuer integrierte schaltungen

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DE2531927A1
DE2531927A1 DE19752531927 DE2531927A DE2531927A1 DE 2531927 A1 DE2531927 A1 DE 2531927A1 DE 19752531927 DE19752531927 DE 19752531927 DE 2531927 A DE2531927 A DE 2531927A DE 2531927 A1 DE2531927 A1 DE 2531927A1
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Description

Dipl.-lng. H. Sauerland · Dn.-ing. R. König ■ Dipl.-lng. K, Bergen
Patentanwälte · 4odo Düsseldorf so · Cecilienallee 76 · Telefon
16. Juli 1975 29 786 B
RCA Corporation, 30 Rockefeiler Plaza, New York, N.Y. 10020 (V.St.A.)
"Polykristallines Silizium-Widerstandselement für integrierte Schaltungen"
Die Erfindung bezieht sich auf integrierte Halbleiterschaltungsbauelemente, die aus Halbleitermaterial in der Form dünner, schichtähnlicher Körper oder Inseln auf isolierenden Substraten hergestellt werden, sowie auf ein Verfahren zu ihrer Herstellung.
Integrierte Schieberegisterschaltungselemente wurden bisher in Siliziuminseln hergestellt, die epitaxial auf isolierenden Substraten wie z.B„ auf Saphiren, gebildet wurden. Diese Schaltungen bedienen sich gewöhnlich komplementärer, isolierter p- und n-Kanalfeldeffekttransistoren, die in getrennten Inseln auf dem Substrat ausgebildet werden. Getrennte Inseln, die anfänglich p- bzwo nleitend sind, werden für die n- bzw. p-Kanal-Transistoren benötigte Gewöhnlich wird diese Struktur dadurch erreicht, daß man zuerst eine Siliziumschicht des einen Leitfähigkeitstyps herstellt und dann einen Teil dieser Schicht so wegätzt, daß Inseln dieses einen Leitfähigkeitstyps übrig bleiben. Danach stellt man dann eine zweite Siliziumschicht des entgegengesetzten Leitfähigkeitstyps zwischen den ersten Inseln her und ätzt dann die zweite Schicht derart, daß sich Inseln dieses entgegengesetzten Leitfähigkeitstyps bilden»
fu
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_ 2 —
Bei der Herstellung von Schieberegistern des statischen Typs, in welchem CMOS-Bauelemente auf einem einzigen Substrat integriert werden, bestand ein immer wiederkehrendes Problem darin, einen integrierbaren Widerstand für eine Strom-Rückkopplungs-Schleife des Registers zu bekommen, wobei der Widerstand fabrikationsmäßig so hergestellt werden kann, daß die einzelnen Fabrikationsschritte mit der gegenwärtigen CMOS/SOS-Verarbeitungstechnologie vereinbar sind. Zu den Methoden, die bisher angewandt wurden, um die Strom-Rückkopplungs-Schleife mit hohem Widerstand zu erhalten, gehören das Zuschalten eines externen Widerstandes und die Benutzung eines Ableittransistors, der in den einzelnen CMOS-Herstellungsschritten durch eine Vergrößerung der Weite des Kanalbereichs eines bestimmten Transistors gebildet wurde,, Aufgabe der vorliegenden Erfindung ist es, die erwähnten Nachteile zu vermeiden, insbesondere zu erreichen, daß die Herstellung des Elements mit den einzelnen CMOS-Herstellungsschritten voll und ganz vereinbar ist, ohne daß dazu erheblicher zusätzlicher Aufwand erforderlich ist. Diese Aufgabe wird mit der Erfindung dadurch gelöst, daß das Bauelement einen Halbleiterkörper, mindestens zwei voneinander getrennte, leitende, an den Körper angeschlossene Kontakte, einen Kanal, der die beiden Kontakte trennt, ein "falsches" Gate, das über dem Kanal angebracht ist, und ein isolierendes, den Körper tragendes Substrat enthält.
Anhand der beigefügten Zeichnungen, in denen ein bevorzugtes Ausführungsbeispiel dargestellt ist, wird die Erfindung nachfolgend näher erläutert. Es zeigen:
Fig. 1 bis 9 Schnittansichten zur Darstellung der verschiedenen Herstellungsschritte, mit welchen die Fabrikation des vorliegenden, polykristallinen Silizium-Widerstandselementes vereinbar ist;
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Fig. 10 bis 12 Schnittansichten zur Darstellung der für die Herstellung des Widerstandselementes dieser Erfindung notwendigen Schritte;
Fig. 15 eine Schnittansicht der Diffusion der Sources und Drains eines n-Kanal-MOS-Elements und eines p-Kanal-MOS-Elements auf dem gleichen Substrat mit dem polykristallinen Silizium-Widerstandselement;
Fig. 14 eine Schnittansicht eines fertiggestellten n-Kanal-MOS-Transistors, eines fertigen p-Kanal-MOS-Transistors und eines vollständigen polykristallinen Silizium-Widerstandselements gemäß der Erfindung, sämtlich auf demselben Substrat;
Fig. 15 eine Schnittansicht zur Darstellung der Bildung von metallisierten Gate-Kontakten auf einer Isolierschicht, die auf den polykristallinen Silizium-Gate-Kontakten ausgebildet wurde;
Fig. 16 ein Schaltbild eines Schieberegisters, das ein Widerstandselement als Strom-Rückkopplungs-Schleife enthält; und
Fig. 17 eine Schnittansicht einer anderen Methode zur Bildung von Source- und Drain-Kontakten direkt durch zuvor aufgebrachte n- und p-dotierte Oxiddiffusionsschichten.
Wie bereits erwähnt, wurde das erfindungsgemäße Bauelement so ausgelegt, daß seine Herstellung mit den gegenwärtigen CMOS-Herstellungsschritten und der entsprechenden Technologie vereinbar ist. Die SOS-Herstellungsschritte können am leichtesten anhand der Fig. 1 verstanden werden. Dort ist ein Substrat 20 gezeigt, auf
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welchem sich Halbleiterinseln 21 und 22 befinden. Das Substrat 20 besteht aus Saphir, und die Halbleiterinseln 21 und 22 sind aus Silizium hergestellt. Obwohl dies der Abbildung nicht zu entnehmen ist, entstehen diese Halbleiterinseln dadurch, daß zuerst eine Schicht aus Silizium auf das Saphirsubstrat 20 aufgebracht wird. Wie dem Durchschnittsfachmann bekannt ist, werden die Halbleiterinseln 21 und 22 gewöhnlich mit Hilfe einer Maskiertechnik, bei welcher Fotolack benutzt wird, hergestellt. Dabei wird, nachdem sich eine Siliziumdioxidschicht über der Siliziumschicht gebildet hat, das Siliziumdioxid nach dem Muster, das für den daraufliegenden Fotolack gewählt wurde, geätzt. Sobald dies geschehen ist, werden die Siliziuminseln mit Hilfe eines geeigneten Ätzmittels und entsprechend dem Siliziumdioxidmuster, das sich über dem Silizium gebildet hat, geätzt. Danach wird das Siliziumdioxidmuster, das sich noch auf den Siliziuminseln befindet, entfernt.
Um sowohl p-Kanal- als auch n-Kanal-Transistoren auf demselben Substrat herstellen zu können, bedarf es eines zusätzlichen Schrittes über das SOS-Verfahren zur Bildung von Siliziuminseln hinaus» Wenn zum Beispiel die Siliziuminsel 21 η-leitend und die Siliziuminsel 22 p-leitend sein soll, dann sieht das Herstellungsverfahren wie folgt aus: Zuerst wird eine Schicht n-leitenden Siliziums auf das Substrat aufgebracht. Dann werden aus dieser Schicht Inseln herausgeätzt, die genügend Abstand voneinander haben müssen. Auf die so entstandenen Inseln aus η-leitendem Silizium wird dann eine Schicht aus Siliziumdioxid aufgebracht. Danach wird p-leitendes Silizium über die ganze Substratstruktur zwischen den zuvor ausgebildeten Inseln aus n-leitendem Silizium aufgebracht. Mit Hilfe der Fotolack- und
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Siliziumdioxid-Masken-Technik werden, wie zuvor erwähnt, die p-leitenden Siliziuminseln auf dem Substrat zwischen den η-leitenden Siliziuminseln ausgebildet. Um das der Erfindung zugrundeliegende polykristalline Silizium-Widerstandselement zu schaffen, wird auf dem Substrat genügend Platz für die nachfolgende Bildung mehrerer dieser Elemente zur Verfügung gehalten. Das über der η-leitenden Siliziuminsel freiliegende Siliziumdioxid und das Siliziumdioxid, das die p-leitende Siliziuminsel abdeckt, werden dann mit einem geeigneten, selektiven Ätzmittel entfernt. Somit ist die in Fig. 1 gezeigte Struktur erstellt, in welchem die Siliziuminsel 21 η-leitend und die Siliziuminsel 22 p-leitend ist. Darüber hinaus sind beide so auf dem Substrat 20 angeordnet, daß noch ein zusätzlicher Platz 23 in angemessener Größe für die Erstellung des polykristallinen SiIiziumwiderstands-Elements dieser Erfindung zur Verfügung stehtο
Aus Gründen der Einfachheit werden die Herstellungsschritte bei der Bildung von MOS-Transistorelementen so dargestellt, daß zuerst nur die Bildung eines einzelnen n-Kanal-Transistors und eines einzelnen p-Kanal-Transistors erläutert wird. Diese Schritte werden in den Fig. 1 bis 9 gezeigt und nachfolgend erklärt. Selbstverständlich können diese Elemente auch jeweils als Teil eines komplementären Satzes gesehen und hergestellt werden.
Die Ausbildung des isolierten Gates im MOS-Verfahren, wie sie in Fig. 2 gezeigt wird, beginnt mit der Ablagerung oder dem Wachsen der Schicht 24, die aus einem Isoliermaterial wie Siliziumdioxid oder einem Nitrid oder einem ähnlichen Material besteht. Diese Schicht
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wird auf der gesamten Oberfläche der SOS-Struktur aufgebracht. Der nächste Schritt besteht in der Ausbildung eines polykristallinen Silizium-Gates für jede Siliziuminsel oben auf dem Bereich für den jeweiligen Kanal (s.Fig. 3). Diese Gates sind zentral über der zuvor aus Isoliermaterial gebildeten Schicht 24 auf den Siliziuminseln angebracht. Eine geeignete Maske wird zur Begrenzung der Geometrie dieser Gates benutzt. Die Ausbildung der polykristallinen Silizium-Gates 28 und 29 für die η-leitende Insel 21 bzw. für die p-leitende Insel 22 wird in Fig. 3 gezeigt. Die Gate-Oxide 30 und 31 (s.Fig. 4) werden durch Abätzen der freistehenden Teile der aus einem geeigneten Oxid hergestellten Isolierschicht 24 gebildet.
Zur Fortführung der Herstellung der p-Kanal-Struktur 48 wird eine Schicht 45 aus stark mit Phosphor dotiertem Siliziumdioxid (n+-Schicht) über der gesamten SOS-Struktur aufgebracht, wie es in Fig. 5 gezeigt ist. Da es nicht wünschenswert ist, die η -Schicht 45 aus Siliziumdioxid während der Diffusion in Berührung mit dem Source- und Drain-Bereich der p-Kanal-Struktur 48 zu haben, wird die Struktur 49 mit einer Schicht 46 aus Fotolack abgedeckt (s.Fig. 6), und die freiliegenden Teile der Schicht 45 über der p-Kanal-Struktur (Fig. 8) werden weggeätzt. Fig. 7 zeigt die Struktur, wobei die freiliegenden Teile der Schicht 45 entfernt sind. Die Source- und Drain-Bereiche der η-leitenden Insel 21 sind darin völlig freiliegend gezeigt. Wie Fig. 8 zeigt, ist eine p+-Schicht über der gesamten Struktur aufgebracht und insbesondere auf den Source- und Drain-Bereichen der n-leitenden Halbleiterinsel 21. Diese Struktur wird mit bekannten Methoden erwärmt, damit sich pn-Übergänge unterhalb der
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Gates bilden. Dadurch, daß die Schicht 47 stark mit Bor dotiert ist (p+-Schicht), wird die Siliziuminsel
21 in eine Insel umgewandelt, die zwei p+-Typ-Leitfähigkeitsbereiche hat, welche durch einen n-Typ-Leitfähigkeitsbereich oder p-Kanal voneinander getrennt sind. Die Siliziuminsel 22 wird in eine Struktur umgewandelt, die zwei n+-Typ~Leitfähigkeitsbereiche hat, welche durch einen p-Typ-Leitfähigkeitsbereich oder η-Kanal voneinander getrennt sind. Die Schichten 45 und 47 aus dotiertem Siliziumdioxid können mit einem geeigneten Siliziumdioxidätzmittel entfernt werden, um die Source- und Drain-Bereiche der Strukturen freizulegen, so daß auf ihnen die metallisierten Kontakte ausgebildet werden können (s. Fig. 14). Andererseits können die Schichten 45 und 47 verbleiben, wenn durch sie die Löcher 41, 42, 43 und 44 für die Sources und Drains hindurchgeätzt werden (s.Fig. 17).
Um die Source- und Drainlöcher für die MOS-Elemente zu begrenzen, wird eine zusätzliche Schicht 35 aus einem Isolierstoff auf alle nach oben freiliegend? Oberflächen der SOS-Strukturen aufgebracht. Dies ist in Abbildung 9 (Fig. 9) gezeigt, wo die Schicht 35 aus z.B. Siliziumdioxid auf allen freiliegenden Oberflächen des Substrats 20 wie auch über den polykristallinen Gates 28 und 29, den freiliegenden Oberflächen der Siliziuminseln 21 und
22 und den freistehenden Teilen der Gate-Oxide 30 und
31 aufgebracht ist. Danach werden die Source- und Drain-Löcher für jedes Bauteil durch die Schicht 35 geätzt. Diese Löcher 41, 42, 43 und 44 sind in Fig. 9 gezeigt.
Fig. 9 zeigt außerdem, daß Metallkontakte 51, 52, 53 und 54 in den entsprechenden Löchern 41, 42, 43 und 44 für Source- und Drain-Kontakte ausgebildet sind. Ähnlich
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sind Metallkontakte 101, 102, 103, 104, 105 und 106 in den Bauteilen gemäß Fig. 17 ausgebildete Der abschließende Herstellungsschritt besteht in der Erstellung eines Metall- oder anderen leitenden Kontaktes, der mit den polykristallinen Silizium-Gates 28 und 29 verbunden ist. Obwohl dies hier nicht gezeigt ist, werden in den dem gegenwärtigen Stand der Technik entsprechenden Bauelementen die externen leitenden Kontakte für die polykristallinen Silizium-Gates 28 und 29 der Abbildung 9 (Fig. 9) dadurch gebildet, daß man zuerst ein Loch in die Oxidschicht 35 direkt über einem Teil des polykristallinen Siliziums für das Gate hineinätzt, das sich vom Kanal entfernt befindet.
In den vorausgegangenen Abschnitten wurden die üblichen Herstellungsschritte bei der Fertigstellung einer integrierten Schaltung beschrieben, die η-Kanal- und p-Kanal-MOS-Transistören besitzt.
Unter Hinweis auf die Figuren 1 und 10 bis 17 wird nun gezeigt, wie durch die Aufnahme einiger, neuartiger Schritte in das bisherige Verfahren, ein polykristallines Silizium-Widerstandselement ebenfalls auf dem Substrat ausgebildet werden kann, je nach Bedarf für einen späteren Einbau in einer geeigneten integrierten Schaltung zusammen mit den η-Kanal- und p-Kanal-Transistorelementen. Um eine Insel aus polykristallinem Silizium an der Stelle 23 der Fig. 1 auszubilden, wird eine Schicht 61 aus polykristallinem Silizium über der ganzen Struktur aufgetragen, wie es in Fig. 10 gezeigt ist. (Die Siliziuminseln 21 und 22 sind durch einen Siliziumdioxidbelag 60 geschützt). Durch die Anwendung der bekannten Fotolack-Maskentechnik auf einer Siliziumdioxidschicht wird eine Siliziumdioxidmaske 62 über der poly-
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kristallinen Siliziumschicht 61 an der Stelle gebildet, wo die polykristalline Siliziuminsel auf dem Substrat 20 gewünscht wird. Der freiliegende Teil der Schicht 61 wird weggeätzt bis auf den durch die Siliziumdioxidmaske 62 geschützten Teil (s. Fig. 11). Das Ätzen führt somit zu einer polykristallinen Siliziuminsel 63. Wie aus Fig. 12 ersichtlich ist, wird die Siliziumdioxidmaske 62 und der Siliziumdioxidbelag 60 durch Ätzen entfernt; der Herstellungsvorgang wird mit der Bildung einer Schicht 67 aus Siliziumdioxid fortgesetzt. Von diesem Punkt an wird das Herstellungsverfahren in der gleichen Art und Weise fortgeführt, wie es zuvor anhand der Figuren 2 bis 8 gezeigt wurde. Wegen der Einführung der Herstellung der polykristallinen Siliziuminsel 63 in die bisherigen Herstellungsschritte werden jedoch nicht die in Fig. 8 gezeigten Strukturen erzeugt, sondern der in Fig. 13 dargestellte Aufbau. Ein Teil dieses Aufbaus ist die polykristalline, p-leitende Siliziuminsel 63 mit "falschen" Source- und Drain-Bereichen des p+-Typs. Durch Dotieren einer hohen Konzentration von Bor in die Source- und Drain-Bereiche 56 und 57, die für die polykristalline Siliziuminsel 63
gebildet wurden, wird die Insel in eine p+-p-p+-Insel umgewandelt, wie es Fig. 13 zeigt. Wie man aus Fig. 14 ersehen kann, wird das Herstellungsverfahren mit dem Entfernen der stark mit Phosphor bzw. Bor dotierten Siliziumdioxidschichten 45 und 47 fortgesetzt (s. Figc 13). Metallkontakte 66 und 70 werden für das Widerstandselement gebildet und durch die "falsche" Gate-Struktur 71 getrennt.
Durch die Anwendung des erfindungsgemäßen Verfahrens wurde auch eine Technik für die Herstellung von MOS-Transistoren mit hoher Schwellspannung gefunden. Ein weiteres neues Element ist ein polykristalliner Silizium-
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widerstand. Ein Beispiel dieses Bauelements ist in Fig. 15 durch die Ausbildung von einem isolierten Metall- oder leitenden Kontakt auf dem polykristallinen Siliziumwiderstandselement verdeutlicht. Die Technik, die völlig mit dem beschriebenen polykristallinen MOS/SOS-Herstellungsverfahren vereinbar ist, führt zu Bauelementen mit einer Gate-Oxid-Dicke, die von der Dicke des Kanaloxids bestimmt wird. Eine noch größere Dicke des Gate-Oxids kann dadurch erzeugt werden, daß man die dotierten Oxidschichten 45 und 47 (s. Fig. 13) auf der Struktur beläßt und einfach durch Ätzen durch diese Schichten hindurch die Source- und Drainlöcher 41, 42, 43, 44, 64 und 65 von oben öffnet und mit Kontakten 101, 102, 103, 104, 105 und 106 versieht, wie in Fig. 17 gezeigt ist. Wegen des dicken, effektiven Oxids unter den Gates 96, 97 und 98 (s.Fig. 17) haben diese Elemente einen minimalen Kapazitätswert vom Gate zum Substrat. Dies führt zu einer Maximierung der Geschwindigkeit des Bauelements, während gleichzeitig der Leistungsverbrauch minimisiert wird. Folglich ist jedes der in den Fig. 15 oder 17 erläuterten Elemente für den Gebrauch in einer Strom-Rückkopplungs-Schleife für eine, wie in Fig. 16 gezeigte, integrierte CMOS-Schieberegisterschaltung geeignet. Daher kann entweder der p-Kanal-MOS-Transistor 80, oder der n-Kanal-Transistor 81, oder der polykristalline Siliziumwiderstand 82 der Fig. 15 für das Widerstandselement R in der Fig. 16 benutzt werden.
Die in Fig. 16 gezeigte Schaltung ist ein Standard-Schieberegister, bestehend aus einem CMOS-Übertragungsgatter 90, einem CMOS-Inverter 91, einem CMOS-Übertragungsgatter 92 und einem CMOS-Inverter 93, die alle in_ Reihe geschaltet sind. Die Takt Signalspannungen V und V
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werden an das entsprechende n-Kanal-Gate Tdzw. p-Kanal-Gate des Übertragungsgatterelements 90 angelegt. Für das Übertragungsgatterelement 92 werden die Taktspannungsimpulse zu den Gates der Kanäle umgekehrt. Durch den Einsatz entweder des polykristallinen Siliziumwiderstandselementes 82 oder 85, oder entweder der Transistoren mit hoher Schwellenspannung 80, 81 oder 83, 84 (s. Fig. 15 und 17) für den Widerstand R in der Rückkopplungsschleife 94 der Schaltung gemäß Fig. 16 wird das dynamische Schieberegister in ein statisches Schieberegister umgeändert. Die Schaltung in Fig. 16 kann, nach Hinzufügen der Rückkopplungsschleife, Daten auf unbestimmte Zeit halten.
Die epitaktische Schicht des Siliziums hat in typischer Ausbildung eine Dicke von 0,6 {.an. Das Substrat ist ein (1TO2) Saphir-Einkristall, der bis zu einer Konzentration von 1 bis 2 χ 10 Atomen/cnr dotiert wurde. Die polykristalline Siliziumschicht für das Widerstandselement ist gewöhnlich 0,5 /■ m dick und in der Regel bis zu Konzentrationen von 1,0 bis 3,0 χ 10 ' Atomen/cm dotiert.
Für Trägerkonzentrationen von mehr als ungefähr 4,0 χ 10 ' Atomen/cm in der polykristallinen Siliziumschicht bleibt die Beweglichkeit konstant und ändert sich der Flächenwiderstand linear mit der Konzentration.
Für ein Schieberegister aus p-Kanal- und n-Kanal-Transistoren mit Kanallängen von 0,2/c m und Kanalweiten von 0,2 Km und einer Taktfrequenz von 25 MHz muß R
ungefähr 10 0hm sein, um den Ausgang des Ausgangsinverters auf unter 0,6 V fallenzulassen mit weniger
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als 2,4 V auf dem Takteingang.
Eine Spannung, die an den Gate-Eingang des Widerstandselements vom Taktsignal angelegt wird, kann zur Reduzierung des Überschußstromflusses auf ein Mindestmaß benutzt werden. Wenn das Gate eingeschaltet ist, nimmt der Widerstand des polykristallinen Siliziumelements um etwa 80% ab.
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Claims (5)

  1. 253 i927 - 13 -
    RCA Corporation, 30 Rockefeller Plaza, New York, N.Y. 10020 (V.St.A.)
    Patentansprüche:
    C 1./kalbleiterschaltungselement mit hohem elektrischem Widerstand, dadurch gekennzeichnet, daß das Bauelement einen Halbleiterkörper (63), mindestens zwei voneinander getrennte, leitende, an den Körper (63) angeschlossene Kontakte (64, 65)> einen Kanal, der die beiden Kontakte (64, 65) trennt, ein "falsches" Gate, das über dem Kanal angebracht ist, und ein isolierendes, den Körper (6?) tragendes Substrat (20) enthält.
  2. 2. Bauelement nach Anspruch 1, dadurch gekennzeichnet , daß der Körper eine Siliziuminsel mit drei Leitfähigkeitsbereichen ist, wobei sich auf dem zentralen Bereich ein isoliertes, polykristallines Silizium-Gate (77) befindet.
  3. 3. Bauelement nach Anspruch 2, gekennzeichnet durch ein zusätzliches Metall-Gate über dem Silizium-Gate (77) und einen dotierten Oxidisolator, der das Silizium-Gate (77) von dem Metall-Gate (98) trennt.
  4. 4. Bauelement nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Körper eine polykristalline Siliziuminsel mit drei Bereichen des gleichen Leitfähigkeitstyps ist, von denen die beiden Außenbereiche eine hohe Fremdatomkonzentration haben und der zentrale Bereich eine mäßige Konzentration an Fremdatomen aufweist, wobei jeder der beiden Außenbereiche hoher Fremdatomkonzentration mit einem der leitenden Kon-
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    takte verblinden ist.
  5. 5. Bauelement nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das "falsche" Gate eine erste Schicht aus einem Isoliermaterial, eine zweite, auf die erste Schicht gelegte Schicht aus polykristallinem Silizium, und eine dritte Schicht aus Isoliermaterial über der ersten und zweiten Schicht enthält.
    6. Bauelement nach einem oder mehreren der Ansprüche 1 bis 5, gekennzeichnet durch eine zusätzliche leitende Kontaktschicht auf der dritten Schicht am obersten Teil des Gats direkt über dem Kanal.
    7. Bauelement nach Anspruch 4, dadurch gekennzeichnet , daß die polykristalline
    17 Siliziuminsel mit Bor in Konzentrationen von 1,0 χ 10
    17 ^5
    bis 3,0 χ 10 ' Atomen/cm dotiert ist und einen Flächenwiderstand von 10 bis 10 Ohm/cnr hat.
    8. Integrierte Schaltung des Typs, der ein Schieberegister enthält, das aus einem ersten CMOS-Ubertragungsgatter, einem ersten CMOS-Inverter mit einer gemeinsamen Gate-Elektrode, die mit dem Ausgang des ersten Gats verbunden ist, einem zweiten Ubertragungsgatter, dessen Eingang mit dem Ausgang des ersten Inverters verbunden ist, und aus einem zweiten CMOS-Inverter mit einer gemeinsamen Gate ■ Elektrode, die mit dem Ausgang des zweiten CMOS-Gates verbunden ist, besteht, gekennzeichnet durch ein Widerstandselement, das aus einer pol;y ■ kristallinen Siliziuminsel mit drei Bereichen des glej ohen Leitfähigkeitstyps besteht, wovon zwei Bereiche eine Lohe Fremdatomkonzentration haben und mit leitenden Kontakten
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    verbunden sind und wobei der andere Bereich die zuerst erwähnten Bereiche voneinander trennt und eine mäßige Fremdatomkonzentration besitzt und das Widerstandselement zwischen dem Ausgang des zweiten CMOS-Inverters und dem Eingang des ersten CMOS-Inverters integriert ist.
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DE19752531927 1974-07-23 1975-07-17 Polykristallines silizium-widerstandselement fuer integrierte schaltungen Pending DE2531927A1 (de)

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