DE3119137A1

DE3119137A1 - Halbleiter und verfahren zu deren herstellung

Info

Publication number: DE3119137A1
Application number: DE19813119137
Authority: DE
Inventors: Muni M. 11746 Huntingdon Station N.Y. Mitchell
Original assignee: Arris Technology Inc; General Instrument Corp
Current assignee: Arris Technology Inc
Priority date: 1980-05-29
Filing date: 1981-05-14
Publication date: 1982-03-04
Also published as: GB2077495B; CA1154543A; JPS5756975A; FR2483685B1; GB2077495A; FR2483685A1; US4379305A

Description

Beschreibung

Die Erfindung betrifft Halbleiter, insbesondere V-Nuten MOSFETs, also Metalloxid-Halbleiter-Feldeffekt-Transistoren und Verfahren zu deren Herstellung.

Für Hochleistungsanwendungen ausgelegte Halbleiteranordnungen können verschiedene Ausführungsformen hergestellt werden, einschließlich bipolare und MOSFETs, wobei die MOSFETs aber mehrere Vorteile gegenüber bipolaren Ausführungsformen aufweisen. So bieten sie u.a. (1) einen grösseren Sicherheitsbetriebsbereich, und zwar wegen des ihnen eigenen negativen Temperaturkoeffizienten; (2) MOSFET-Anordnungen können bei einem niedrig Gate-durchgesteuerten Strom gesteuert werden und sie können daher direkt durch den Ausgang von MOS LSI Ausgangsstufen getrieben werden; (3) MOSFETs können extrem schnell abgeschaltet werden, da keine Minoritätsträger-Speichereffekte auftreten; und (4) MOSFETs sind frei von sekundärem Durchbruch, da kein Strom-"hogging" (current hogging) vorhanden ist.

MOSFET-Anordnungen können ebenfalls in einer Vielzahl von verschiedenen Ausführungsformen hergestellt werden. Ein besonderes Interesse gilt aber neuerdings den V-Nut MOSFETs, die auch als V-MOS-Anordnungen bezeichnet v/erden, die gegenüber herkömmlichen MOSFET-Anordnungen mehrere Vorteile aufweisen. Es wird beispielsweise auf den Artikel "A High Power Mosfet With Vertical Drain Electrode and Meshed Gate Structure" von Yoshida, Kubo and Ochi, IEEE Journal of Solid State Circuits, Band SC-11, Nr. 4, August 1976 und "V-MOS A Breakthrough in Power MOSFET Technology" von Shaeffer, Siliconix, Inc., Application Note AN76-3m Mai 1976 verwiesen.

Bedauerlicherweise haben bekannte V-Nut MOSFET-Anordnungen, obwohl sie gegenüber herkömmlichen Ausführungsformen einen bemerkenswerten Fortschritt darstellen, nicht die erhoffte Anerkennung gefunden. Dies ist teilweise auf die höheren Kosten der V-MOS zurückzuführen, die ihrerseits durch die grössere Komplexität der Herstellung bedingt sind. Besonders beschwerlich und lästig sind die zahlreichen kritischen Photomasken-Arbeiten, die bei der Herstellung von V-Nut MOSFET-Anordnungen erforderlich sind.

Aufgabe der Erfindung ist es daher, eine V-Nut MOSFET-Bauweise zu schaffen, bei der alle Nachteile der herkömmlichen V-Nut-MOSFET-Anordnungen ausgeschaltet sind.

Zur Lösung dieser und anderer Aufgaben dient erfindungsgemäss eine V-MOS, Feldeffekt-Halbleiteranordnung mit Gate-, Source- und Drain-Elektroden. Die Anordnung besteht aus einem planaren dotierten Silizium-Substrat, auf das eine erste dotierte Siliziumschicht epitaxial aufgewachsen ist, auf die wiederum eine zweite dotierte Siliziumschicht epitaxial aufgewachsen ist. Mindestens zwei parallel im Abstand voneinander angeordnete erste V-Nuten erstrecken sich teilweise durch die erste und vollständig durch die zweite Schicht, aber nicht in das Substrat. Mindestens zwei, parallel im Abstand voneinander angeordnete zweite V-Nuten erstrecken sich durch die erste und zweite Siliziumschicht in das Substrat. Die ersten und zweiten V-Nuten, deren Wände mit Polysilizium beschichtet sind, sind orthogonal zueinander orientiert und sie begrenzen bzw. bestimmen durch ihre Schnittstellen mindestens eine im wesentlichen rechteckige, isolierte, elektrisch spannungsfreie (electrically floating) Zone der zweiten dotierten Schicht, die als die Substrat-Elektrode der Anordnung wirkt. Die restlichen nicht isolierten Zonen der zweiten Schicht wirken als Gate-Elektrode der Anordnung und das Substrat wirkt als Drain-Elektrode.

Die Erfindung wird anhand einiger in den Zeichnungen dargestellter Ausführungsformen näher erläutert. Es zeigen:

Fig. 1 eine Querschnittansicht eines Siliziumsubstrats,

wie es erfindungsgemäss verwendet wird; Fig. 2 eine Querschnittansicht des Substrats gemäss Fig. 1, nachdem weitere Arbeitsgänge durchgeführt worden sind;

Fig. 3 eine Querschnittansicht des Substrats gemäss Fig. 2 nach einer ersten photolithographischen Behandlung; Fig. 4 eine Querschnittsansicht des Substrats gemäss Fig. 3 mit eingearbeiteter V-Nut;

Fig. 5 eine Querschnittansicht des Substrats gemäss Fig. 4, bei dem eine V-Nut mit Siliziumdioxid und Polysilizium beschichtet ist;

Fig. 6 eine Querschnittansicht des Substrats gemäss Fig. 5 nach weiteren Bearbeitungsstufen;

Fig. 7 eine Querschnittansicht des Substrats gemäss Fig. 6, bei dem eine weitere Schicht aus Siliziumdioxid auf die V-Nuten aufgewachsen ist;

Fig. 8 eine Querschnittansicht, die zwei benachbarte V-Nuten und ein gemeinsames Substrat zeigt;

Fig. 9 eine Querschnittansicht des Substrats gemäss Fig. 8,

die die Anordnung mit metallisierter Oberfläche zeigt;

Fig. 10 eine Planaransicht eines Bereichs eines Halbleiterplättchens mit mehreren erfindungsgemässen Anordnungen;

Fig. 11 eine Draufsicht einer anderen erfindungsgemässen Ausführungsform, bei der zusätzliches Source-Material angrenzend an jede der Anordnungen ausgebildet ist, um Ätzunter —höhlung zu verringern; Fig. 12 eine Querschnittansicht eines Substrats das zur Herstellung einer anderen Ausführungsform der erfindungsgemässen Anordnung verwendet wird;

Fig. 13 eine Querschnittansicht des Substrats gemäss Fig. 12, nach weiteren Bearbeitungsstufen; *

Fig. 14 eine Querschnittansicht des Substrats gemäss

Fig. 13 nach einer ersten photolithographischen

Bearbeitungsstufe;

Fig. 15 eine Querschnittansicht des Substrats gemäss Fig. mit geöffneter V-Nut; und

Fig. 16 eine Querschnittansicht des Substrats gemäss Fig. 15,

dessen V-Nut mit einem Belag aus dotiertem Polysili-

zium beschichtet ist.

Das erste Beispiel einer erfindungsgemässen Ausführungsform ist eine V-Nut MOSFET, deren V-Nuten in zwei orthogonalen Dimensionen verlaufen und dabei eine halbkontinuierliche Gitterkonfiguration bilden. Eine solche Anordnung maximiert die Peripherie des MOSFET-Kanals für jedes gegebene Siliziumgebiet und hat daher für ein gegebenes Siliziumgebiet einen höheren Ausgangsstrom und einen niedrigeren "Einschalt-Widerstand" als ein herkömmlicher interdigitierter V-MOS Leistungstransistor, bei dem sich die V-Nuten nur in einer Dimension erstrecken. Ein weiterer Vorteil dieser gitterartigen Gate-Struktur besteht darin, dass - obwohl der Kontakt zum PoIy-Silizium in einem Bindungsgebiet erfolgt, das von den aktiven Gate-Nuten entfernt ist - der Reihenwiderstand y S des Gates drastisch verringert ist, und zwar aufgrund der halbkontinuierlichen Natur der Struktur. Dies wiederum gewährleistet einen verbesserten Frequenzgang, da das Gate-Produkt, d.h.

das Produkt von vS mal Cg, die Gate-Kapazität, entsprechend gesenkt ist.

Wie aus Fig. 1 ersichtlich ist, besteht die erste Herstellungsstufe einer erfindungsgemässen Anordnung darin, dass eine relativ leicht dotierte n~ epitaxiale Siliziumschicht 11 auf ein stark dotiertes n+ Siliziumsubstrat 10 aufgewachsen wird. Eine zweite epitaxiale Schicht 12 aus ρ Material wird dann auf die Oberseite der ersten epitaxialen Schicht 11 aufgewachsen.

Die Dicke und der spezifische Widerstand der ersten Schicht 11 hängt natürlich von der Durchbruchsspannung BVDSS der herzustellenden Anordnung ab. In ähnlicher Weise hängt die Dicke und der spezifische Widerstand der zweiten epitaxialen Schicht 12 von der Schleusenspannung und der Durchreichspannung von Drain zu Source der herzustellenden Anordnung ab. Die Dicke der zweiten epitaxialen Schicht wird auch durch die Oberfläche der V-Nut-Gate-öffnungen bestimmt, mit einer Minimum-Dicke, die etwa 0.7 χ Xg (Öffnung) entspricht.

Für eine Anordnung mit einer Durchbruchsspannung von 40 bis 60 V gilt, dass die epitaxiale Schicht 11 eine Dicke von 4 Mikron und einen spezifischen Widerstand von 0,8 Ohm/cm hat. Die Dicke und der spezifische Widerstand der epitaxialen Schicht 12 beträgt 3 Mikron und 3 bis .5 Ohm/cm. Es ist offensichtlich, dass für höhere Durchbruchsspannungen der spezifische Widerstand der η epitaxialen Schicht 11 ansteigt. So wird beispielsweise für eine Anordnung mit 450 V Durchbruchsspannung diese Schicht eine Dicke von etwa 25 Mikron mit einem spezifischen Widerstand von 12.5 Ohm/cm aufweisen.

Um noch höhere Durchbruchsspannungen zu erreichen, wurde gefunden, dass das elektrische Feld der Oberfläche der Anordnung durch Verwendung von floatenden p- Ringen profiliert werden kann. Erfindungsgemäss werden diese Ringe dadurch erhalten, dass die V-Nutung entlang der Aussenseite der Peripherie des aktiven Gebiets fortgesetzt wird, um isolierte p- Zonen zu bilden, die elektrisch spannungsfrei gelassen werden und die dazu dienen, die Sperrschicht seitlich auszudehnen, so dass das durch das Drain-zu-Source-Potential erzeugte elektrische Feld reduziert werden kann. Die Anzahl solcher p- Ringe und der Abstand von Mitte-zu-Mitte, der zum Anheben der Durchbruchsspannung bis zur theoretischen Grenze für einen Flächenanschluss erforderlich ist, wird empirisch ermittelt.

Wo die Anwendungen des Stromkreises so sind, dass zusätzlich zu der normalen Vorwärtssperrung einer jeden MOSFET-Anordnung auch eine Rückwärtssperrung erforderlich ist, kann das n+ Substrat 10 (Fig. 1) durch ein p+ Substrat ersetzt werden. Wenn dies der Fall ist und die gleichen oder ähnlichen doppelten epitaxialen Schichten auf das Substrat aufgewachsen werden, kann die Drain-zu-Source-Spannung negativ werden (für einen η Kanal-Struktur) und der n- zu p+ Substratanschluss wird dann die Spannungen bis zur Durchbruchsspannung dieses Schlusses sperren. Auf diese Weise arbeitet eine erfindungsgemässe MOSFET-Anordnung, ähnlich wie ein Thyristor.

Um eine maximale Leistungsdichte zu erreichen, werden die Source- und Gate-V-Nut-Zellen vorteilhaft so nahe zueinander wie möglich angeordnet. Dies hat den zusätzlichen Vorteil der geringstmöglichen Kosten für die Anordnung, da die Grosse der Chips für ein gegebenes Ausgangsstrom- oder ein "Einschalt-Widerstands"-Niveau verringert wird. Ausserdem ist bekannt, dass der Ertrag der Anordnung in umgekehrtem Verhältnis zur Anzahl der photolithographischen Arbeitsgänge steht, die zur Herstellung der Anordnung erforderlich sind. Daraus folgt, dass durch Verringerung der Anzahl der erforderlichen Arbeitsgänge der Ertrag erhöht und die Kosten des Chips gesenkt werden.

Bei der Herstellung einer erfindungsgemässen V-Nut-Anordnung wird gemäss Fig. 2 ausgegangen von einem n+ oder p+ Siliziumsubstrat 10 der Krxstallorientierung 100 mit einer ersten epitaxial aufgewachsenen n- Schicht 11 und einer auf der ersten Schicht epitaxial aufgewachsenen zweiten p- Schicht 12. Danach wird auf diese p- Schicht 12 eine Schicht aus Siliziumnitrid 13 in einer Tiefe von etwa 2,000 Α-Einheiten aufgebracht. Anschliessend wird auf diese Siliziumnitrid-Schicht 13 eine Schicht 14 aus Siliziumdioxid abgelagert, wobei entweder

ein Hoch- oder ein Niedrig-Temperaturverfahren angewandt wird. Auch diese Schicht 14 wird in einer Tiefe von annäherid 2,000 Ä aufgebracht. Danach werden unter Verwendung irgendeiner bekannten photolithographischen Technik die Zonen 16 (Fig. 3) geöffnet, die die Source- und Gate-Nuten bilden sollen. Ein Muster kann beispielsweise durch Auflegen einer Photomaske (photoresistenten Schablone) auf die Siliziumdioxid-Schicht 14 geätzt werden. Durch Verwendung eines entsprechenden Ätzmittels, beispielsweise eine ge pufferte Standard-Hussäure (HF), wird nur das Siliziumdioxid weggeätzt und der Ätzvorgang wird automatisch beendet, wenn das Ätzmittel die Siliziumnitrid (Si₃N₄)-Schicht 13 erreicht.

Danach folgt ein zweiter photolithographischer Arbeitsgang, um nur die V-Nutgebiete zu öffnen (Fig. 4). Dies ist der einzige kritische Ausrichtvorgang bei der Herstellung dieser Anordnung. Wie aus Fig. 4 ersichtlich ist, wird eine photoresistente Schicht 17 auf die schablonierte Siliziumdioxid-Maske 14 gelegt, die nach dem Belichten und Entwickeln durch irgendein entsprechendes Ätzverfahren geätzt wird. Das Ätzen wird beispielsweise mit einem heissen Phosphorsäure-oder einem Plasma-Ätzmittel durchgeführt, das sich durch die Siiiziumnitrid-Schicht frißt und dabei die gewünschte■V-Nutöffnung im p- Material 12 bildet, die mit ihrem unteren Ende in das n-Material 11 ragt.

Ohne die photoresistente Schicht 17 zu entfernen (Fig. 5), wird in einem nächsten Arbeitsgang eine Schicht 18 aus Siliziumdioxid über die gesamte V-Nutzone abgelagert. Dabei wird ein entsprechendes Tieftemperatur-Plasmaablagerungsverfahren angewandt. Zweckmässig erfolgt diese Plasmaablagerung bei einer Temperatur von etwa 25° C, obwohl auch Temperaturen 3C bis zu 250° C Toleriert werden können. Die Tiefe der Siliziumdioxid-Schicht ist nicht kritiscn, sollte aber in einer Grössenordnung von 1500 A liegen, über die gesamte Ober-

fläche wird dann eine Schicht 19 aus reinem Polysilizium in einer Tiefe von 10,000 A aufgesprüht. Es ist bekannt, dass das abgelagerte Silizium und das aufgesprühte Polysilizium auf der photoresisten Schicht 17 nicht gut haften. Daher kann diese Schicht 17 leicht abgezogen werden (Fig. 6), beispielsweise auf chemischem Wege oder durch irgendein Plasma-Ätzverfahren, das das Siliziumdioxid und das Polysilizium an allen Stellen ausser in den Nutgebieten wegnimmt.

Anschliessend wird die Dichte der abgelagerten Filme erhöht, beispielsweise durch erhöhte Temperaturen im Bereich von 900° bis 1100° C in einer Stickstoffatmosphäre. Dann wird das gesamte Plättchen geätzt, beispielsweise indem es einem entsprechenden Ätzmittel ausgesetzt wird, das fähig ist, das Siliziumnitrid zu lösen, um die p-Siliziumzone angrenzend an die Nutgebiete 22 (Fig. 7) freizulegen. Auch hier eignen sich Plasma-Ätzmittel oder entsprechende chemische Ätzvorgänge. Danach wird die gesamte Scheibe einem n+ Dotiermittel, wie einer Phosphor- oder Arsenverbindung ausgesetzt und beispielsweise durch Diffusion dotiert. Die Schichten aus SiO₂ und ^S^3^N4 14 bzw. 13 decken die Diffusionsmittel gegenüber der p- Schicht 12 ab, mit Ausnahme - natürlich - in Zonen 22 angrenzend an die Nutgebiete, die auf diese Weise zu n+ Material dotiert werden, wie das bei der Polysiliziumschicht 19 in der Nut der Fall ist. Dann werden die n+ Diffusionsmittel in den Körper des Halbleitermaterials in einer oxydierenden und/oder Dampf-Umgebung eingebracht, die auch dazu dient, eine dicke (5,000 bis 10,000 A) Si0₂~Zone 21 auf dem PoIysilizium-Gate so wie über die n+ Source-Seiten 22 aufzuwachsen. Die n+ Sourcen werden vorteilhaft bis zu einer Tiefe von etwa 1 Mikron so wie seitlich eindiffundiert (Fig. 7).

Danach wird die gesamte Scheibe in einem entsprechenden chemischen SiO₂-Ätzmittel oder einem Plasma-Ätzmittel geätzt, um die ursprünglich abgelagerte SiO^-Schicht 14 zu entfernen, die, wie erwähnt, nur eine Dicke von etwa 2,000 A aufweist. Daher wird die 5.000 bis 10,000 Ä SiO₃-Zone 21 durch diesen SiCU-ÄtzVorgang nicht wesentlich beeinträchtigt. Nach diesem SiO--Ätzvorgang wird mit einem entsprechenden chemischen oder einem entsprechenden Plasma-Ätzmittel das Si^N- geätzt, um die ursprünglich in einer Dicke von 2,000 A abgelagerte Si₃N₄-SChIClIt 13 zu entfernen (Fig. 8).

Daraufhin wird das Polysiliziummaterial in der Gate-Zone durch einen dritten photolithographischen Arbeitsgang geöffnet, um die "Pad"-gebiete (pad areas) aufzubauen. Dieser dritte photolithographische Arbeitsgang ist ebenfalls nicht kritisch und kann zweckmässig zum Ätzen des in dem Bereich verbliebenen SiO₄ verwendet werden, in dem die "Pads" gebildet werden.

Auf die gesamte Oberfläche des so vorbereiteten Plättchens wird eine metallische Schicht 23 aufgedampft oder aufgesprüht, beispielsweise bis zu einer Tiefe von 20,000 A . Es können verschiedene Metalle hierfür verwendet werden, bevorzugt wird aber Aluminium. Schliesslich wird in einem vierten, ebenfalls nicht kritischen photolithographischen Arbeitsgang das Metall geätzt, um das Gate vom Rest der Siliziumoberfläche zu trennen, die natürlich die Source-Elektrode enthält. Mit dem beschriebenen Verfahren ist es möglich, einen Mitte-zu-Mitte Gate-Abstand von 10 Mikron oder weniger zu erreichen. Fig. 10 ist eine Ansicht auf die Oberseite des Plättchens und zeigt deutlich, dass die V-Nuten in beiden X und Y Richtungen geätzt sind. In der Zeichnung sind mit dem Bezugszeichen 31 die Source-Nuten gekennzeichnet und die rechteckigen Gebiete 33 und 34 sind die Kontakt-"Pads" für die Anordnungen.

Die Struktur gemäss Fig. 10 hat die klassische "Manhattan"-Geometrie und diese kann unter gewissen Umständen ein Problem schaffen. Dieses liegt daran, dass obwohl die Seitenwände entlang einer jeder der vier Seiten eines jeden Source-Gebiets die erwarteten 111 Standard-Kristallflächen haben, auf denen die V-MOS Schaltungsanordnungen gebildet werden sollen, an jeder Innenecke, wo die Nuten einander schneiden, schneller ätzende 112 und 331 Kristallflächen freigelegt sind, was ein Unterhöhlen zur Folge hat. Eine solche Unterhöhlung kann durch Einstellen und Variieren der verschiedenen Ätzverbindungen verringert werden, beispielsweise durch Zugabe kleiner Mengen von Hydrazin zur Ätzlösung, sowie durch Anpassen der Ätζtemperatur, oder durch Verwendung von Photomaskenausgleich, um sicherzustellen, dass rechteckige Ecken gebildet werden. Diese zusätzlichen Arbeitsgänge komplizieren aber das Herstellungsverfahren und es wäre vorteilhaft, wenn diese Verfahrensstufen ausgeschaltet werden könnten.

Es wurde gefunden, dass ein Weg zur Lösung dieser Aufgabe darin besteht, das topologische Layout zu ändern und dabei das Unterhöhlen der Ecken vollständig aμszuschalten sowie den weiteren Vorteil zu schaffen, die aktive V-MOS-Nuten-Peripherie per Gebietseinheit zu vergrössern und dabei noch eine weitere Erhöhung der Leistungs- und Stromdichte zu erzielen. Die Grundlage für diese Entdeckung ist die Erkenntnis, dass das Gebiet an der Schnittstelle der V-Nuten ein "Totraum" ist, der nichts zur aktiven Gate-Peripherie und daher auch nichts zum Ausgangsstrom beiträgt. Erfindungsgemäss enthält die modifizierte Anordnung an jeder Schnittstelle ein zusätzliches Source-Zellengebiet, das entweder an den Ecken mit den vorhandenen Zellen koinzident ist oder das die vorhandenen Zellen an jeder Ecke leicht überlappt. Diese Anordnung ist in Fig. 11 gezeigt und es ist deutlich, dass mit einer solchen Anordnung das Ätzmittel keine konvexe Ecke "sieht". Auf diese Weise ist ein Unterhöhlen der Ecken aus-

geschaltet. Wenn die Schaltungsanordnung gemäss Fig. 11 mit derjenigen in Fig. 10 verglichen wird, ist es möglich, die aktive Kanalperipherie für das Wiederholgebiet des ursprünglichen Musters zu vergleichen, das 5 Mikron breite Nuten und Mikron χ 5 Mikron Sourcegebiete verwendet, was eine lineare Gate-Peripherie von 20 Mikron pro μΜ² Zone ergibt. Andererseits ergibt die Anordnung gemäss Fig. 11 für die gleiche Layout-Formel eine lineare Gate-Peripherie von 32 Mikron mit 1 Mikron Ecküberlappung und 40 Mikron Gate-Peripherie für ein koinzidentes Muster. Dies bedeutet eine 60 - 100 % Verbesserung der Leistungs-dichte gegenüber der Anordnung gemäss Fig. 10, während gleichzeitig alle genannten Probleme der Eck-Unterhöhlung ausgeschaltet sind.

Anhand von Fig. 11 werden die vier Source-zonen 41, 42, 43 und 44 erläutert. In der modifizierten Anordnung ist die Zone zwischen den Anordnungen 46, die nicht durch die Metair lisierung 34 bedeckt ist, als eine zusätzliche Sourcezone gestaltet und,eingestellt auf das durch die strichpunktierte Linie 47 begrenzte Zellengebiet ist ersichtlich, dass - wie beschrieben - die zusätzlichen Source-zonen wunschgemäss zum Ausgangsstrom beitragen. Da ferner die zusätzlichen Source-zonen mit den Ecken der Haupt-Source-zone 42 in Kontakt stehen, erfolgt aus den vorhin beschriebenen Gründen keine ünterhöhlung.

In der Anordnung gemäss Fig. 11 ist die Gate-Peripherie pro Zelle-Wiederholgebiet 32 μΜ pro 100 μΜ². Dies unterscheidet sich von der Zahl 30 μΜ pro 100 μΜ² für die Anordnung gemäss Fig. 10, was eine 6,67 % Erhöhung des aktiven Strom-Abwicklungsgebiets (currant handling area) bedeutet. Die Anordnung gemäss Fig. 11 niMnt eine typische 1 Mikron Mittelzonen-Überlappung der ursprünglichen Source-Seä.ten ein.

Eine weitere erfindungsgemässe Ausführungsform gestattet wesentlich weniger und viel einfachere Verfahrensschritte, wobei gleichzeitig die Anzahl der Photomasken-Arbeitsgänge auf ein Minimum reduziert sind. Die Vorteile dieser abgeänderten Ausführungsform sind:

(1) die Source ist selbst-registrierend zum Gate (z.B. zu den Nutenmasken);

(2) es werden nur vier Photomasken benötigt, nämlich (a) die Gate-(Nut-)Photomaske,

(b) die Source-Kontaktphotomaske,

(c) die Gate-"Pad"-Kontaktphotomaske und

(d) die Metallisier-Photomaske. Von diesen erfordert nur die Source-Kontaktphotomaske ein gewisses Maß an Ausrichttoleranz ;

(3) die Verwendung einer flachen n+ Source-Diffusion mit Aluminium legiert durch die Source zum Körperanschluss schafft einen ausgezeichneten Source-zu-Körper Kurzschluss, mit der Folge von hohen Drain-zu-Source Dauerspannungen, die sich den Drain-zu-Körper-Anschluß-Durchbruchsspannungen nähern.

Wie aus Fig. 12 ersichtlich,ist der Ausgangspunkt für die abgeänderte Ausführungsform der gleiche wie bei der ersten Ausführungsform gemäss Fig. 1. Auf einem n+ dotierten Siliziumsubstrat 10 ist eine Doppelschicht von epitaxialen Filmen 11 und 12 aufgewachsen. Bei der zweiten erfindungsgemässen Ausführungsform ist die p- Schicht 12 etwa 2,75 Mikron dick und Vt einen spezifischen Widerstand von 0,5 Ohm/cm. Die Dicke der n- Schicht 11 ist auch hier eine Funktion der Spannung, die die Schaltungsanrodnung aushalten muß. Für eine 00 VaLt. Anordnung beispielsweise hätte die n- Schicht 11 einen pe."ifiöchen Widerstand von 1,6 Ohm/cm und eine Dicke von etwa G "-likron. Das Substrat hat eine Sb-dotierte Kristallorien-

tierung 100, wobei das Siliziumsubstrat einen spezifischen Widerstand von 0,005 bis 0,01 Ohm/cm aufweist.

Beim ersten Arbeitsgang der zweiten Ausführungsform wird ein n+ Dotiermittel über die gesamte Oberseite des Plättchens diffundiert, wobei vorteilhaft eine Verbindung wie Arsenik verwendet wird, um Flachstück (shallow) X(j) zu erhalten. Dies ist durch die Schicht 51 in Fig. 12 dargestellt. Danach wird auf diese n+ Schicht 51 eine Schicht aus Siliziumnitrid aufgebracht (Fig. 13), wobei entweder ein Hochtemperatur-Niederschlagsverfahren oder ein Niedrigtemperatur LPCVD-Verfahren angewandt wird. Diese Si₃N₄ 4 Schicht ist mit dem Bezugszeichen 52 in Fig. 13 gekennzeichnet. Danach wird auf diese Si.,N.~Schicht 52 eine Schicht 53 aus SiO₂ niedergeschlagen (Fig. 13), wofür irgendeine herkömmliche Arbeitsweise verwendet wird.

Der nächste Verfahrensschritt besteht darin, öffnungen 55 in die Siliziumdioxidschicht 53 genau an den Stellen anzubringen, an denen die V-Nuten gebildet werden sollen (Fig. 14 und 15). In ähnlicher Weise, wie sie zusammen mit den Fig. 3 und 4 beschrieben sind, werden dann die unterliegenden exponierten Siliziumnitrid- und anderen Schichten geätzt, wobei entsprechende Ätzverfahren angewandt werden. Geeignet ist beispielsweise eine Standard Äthylendiaminpyrocatecholpyrazin-Lösung. Das Plättchen wird dann sorgfältig gereinigt.

Als nächstes wird Gate-Oxidmaterial in die V-Zone aufgewachsen, wie es durch das Bezugszeichen 56 in Fig. 15 angegeben ist. Dieses Material, das typischerweise SiO₂ ist, wird dann geglüht. Danach wird über die gesamte Fläche des

Plättchens eine Schicht 57 aus Polysilizium in einer Dicke von 5,000 bis 10,000 A niedergeschlagen. Anschließend wird

- 1δ -

Phosphor in das Polysilizium diffundiert, um den Blechwiderstand des Materials so weit wie möglich zu senken, im Idealfall auf einen Wert im Bereich von 15 Ohm/Quadrat. Vorteilhaft wird das Polysilizium während des Diffusionsvorgangs bis zu einer Tiefe von etwa 3.000 bis 5,000 Ä stark oxidiert.

Danach folgt ein zweiter photolithographischer Arbeitsgang, um die Kontaktzonen zwischen den V-Nuten zu öffnen. Die Ausricht- oder Abgleich-toleranz für diesen Arbeitsgang ist auch nicht kritisch, da dieses öffnen irgendwo innerhalb des 5 Mikron-Abstands zwischen benachbarten V-Nuten erfolgen kann. Als nächstes wird die SiO_-Schicht geätzt, wobei beispielsweise eine gepufferte HF-Lösung verwendet wird, und dann wird das Polysilizium hinab bis zur Nitridschicht geätzt, beispielsweise im langsamen EDPP-Ätzverfahren. Die Photomaske wird dann abgezogen und gereinigt und die Seitenwände des bloßgelegten PolySiliziums werden erneut stark oxidiert. Anschließend wird das Nitrid aus den Kontaktgebieten herausgeätzt, um die Konfiguration gemäss Fig. 16 zu schaffen. Die erneut oxidierten Seitenwände der Polysiliziumschicht 57 sind mit 58 gekennzeichnet. Dann wird ein dritter photolithographischer Arbeitsgang durchgeführt, um das Gate-Verbindungs-"Pad" (gate bonding pat) zu öffnen und Polysilizium blosszulegen. Nach dieser Stufe wird das Plättchen mit Aluminium oder mit einer Silizium-(flashed)- Aluminium (1-2 %)-Legierung bei einer ausreichend hohen Temperatur metallisiert, beispielsweise bei 500 bis 575° C, damit die Legierung durch die dünne n+ Source-Diffusion 51 geht und einen Kurzschluss zwischen dem p- Substrat 12 und der n+ Source-Anschlußschicht 51 schafft. Dies ist ein sehr kritischer Arbeitsgang, da es erforderlich ist, eine Dauer-Durchbruchsspannung BVDS von mindestens 80 % der Flächendurchbruchsspannung in der rf- zu p- Flächenberührung zu erreichen. Schließlich wird in einem

vierten und letzten photolithographischen Arbeitsgang die Oberseite des Plättchens mit Aluminium beschichtet, das dann mit einem Muster versehen wird, um die Gate-Bindungs-"Pads" und die Source-"Pads" zu bilden, die den Rest der Oberseite der Anordnungen umfassen. Es gibt noch ein anderes Verfahren, das - falls gewünscht - zur Bildung der Gate-Kontakte angewandt werden. Bei dieser Ausführungsform wird nach dem Phosphor-Dotieren des Polysiliziums eine 1,000 Ä dicke Siliziumnitridschicht auf die gesamte Oberfläche des Plättchens aufgebracht. In einem zweiten photolithographischen Arbeitsgang wird von der gesamten Fläche der Anordnung das Nitrid entfernt, mit Ausnahme der Stellen, an denen das Gate-Bindungsgebiet verbleiben soll. Dann wird das Polysilizium bis zur Nitr: ^.schicht durchgeätzt, wie bei der zweiten erfindungsgemässen Ausführungsform, und die so blossgelegten Seitenwände werden erneut oxidiert. Schließlich wird, wie vorhin, durch die Source η+ Zone metallisiert und die für die Gate-Bindur>gs-"Pads" und Source-"Pads" benötigten Metallmuster werden photo-gezeichnet.

Claims

Anmelder: General Instrument Corporation 225 Allwood Drive, Clifton, New Jersey 0 7012 Halbleiter und Verfahren zu deren Herstellung ANSPRÜCHE

1. Ein V-MOS-Feldeffekt-Halbleitertransistor mit Gate-, Source- und Drain-Elektroden, bei dem auf einem planaren, dotierten Siliziumsubstrat eine erste dotierte Schicht epitaxial aufgewachsen und auf dieser ersten Siliziumschicht eine zweite Siliziumschicht epitaxial aufgewachsen ist, dadurch gekennzeichnet, dass eine Vielzahl von ersten, parallel im Abstand voneinander angeordneten, durch die erste und zweite Siliziumschicht

Europäischer Patentvertreter — European Patent Attorney — Mandatalre en Brevets Europeens

(11, 12) hindurchgehende V-Nuten ausgenommen und eine Vielzahl von zweiten parallel im Abstand voneinander angeordneten durch die erste und zweite Siliziumschicht (11, 12), nicht aber durch das Substrat (10) hindurchgehenden V-Nuten ausgenommen sind, die Wände aller V-Nuten mit dotiertem Polysilizium (19) beschichtet und die V-Nuten orthogonal zueinander angeordnet sind und durch ihre Schnittstellen mindestens eine im wesentlichen rechteckige, isolierte, elektrisch-spannungsfreie Zone der zweiten dotierten Schicht (12) begrenzen, die als Körper-Elektrode der Schaltungsanordnung wirkt und die restlichen nicht-isolierten Zonen der zweiten Schicht (12) als die Gate-Elektrode und das Substrat (10) als Drain-Elektrode wirken.

2. Halbleitertransistor nach Anspruch 1, dadurch gekennzeichnet, dass sich die ersten V-Nuten durch die erste und zweite Siliziumschicht (11,12) nicht aber in das Substrat (10) erstrecken.

3. Halbleitertransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Oberfläche der zweiten epitaxial aufgewachsenen Schicht
Zone versehen ist.

wachsenen Schicht (12) mit einer hochdotierten η oder ρ

4. Halbleitertransistor nach Anspruch 1, dadurch gekennzeichnet, dass sich die ersten V-Nuten durch die erste und zweite Siliziumschicht (11,12) in das Substrat (10) erstrecken, wobei jede Zone elektrischen Kontakt mit mindestens einer Ecke der vier unmittelbar angrenzenden elektrisch-spannungsfreien Zonen hat, wobei eine einzelne Schaltungsanordnung bestimmt ist durch

(a) eine elektrisch-spannungsfreie Sourcezone und Teile von vier unmittelbar angrenzenden zusätzlichen Sourcezonen;

(b) die V-Nut-Gate-Elektrode; und

(c) das Substrat (10), als Drain-Elektrode?

5. Halbleitertransistor nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Substrat (10) 100 Einkristallsilizium, hochdotiert η , die erste epitaxiale Schicht (11) leicht dotiertes η Silizium und die zweite Schicht (12) leicht ρ dotiertes Silizium enthalten.

6. Halbleitertransistor nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Substrat (10) 100 Einkristallsilizium, hochdotiert ρ , die erste epitaxiale Schicht (11) leicht dotiertes n~ Silizium und die zweite epitaxiale Schicht (12) leicht dotiertes ρ Silizium enthält.

7. Halbleitertransistor nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Zonen in der zweiten Siliziumschicht (12) unmittelbar angrenzend an die Wände der V-Nuten η dotiert sind und Source-Zonen angrenzend an die Nuten bilden.

8. Verfahren zur Herstellung eines V-MOS-Feldeffekt-Halbleitertransistors mit Gate-, Source- und Drain-Elektroden, dadurch gekennzeichnet, dass auf einem planaren dotierten Siliziumsubstrat zunächst eine erste und zweite epitaxiale Schicht aufgebracht wird, die entgegengesetzt dotiert sind, in die erste und zweite Schicht, nicht aber in das Substrat, mindestens zwei V-Nuten in einer ersten Richtung parallel im Abstand voneinander geöffnet werden und orthogonal zu der Richtung, der ersten V-Nuten mindestens zwei, parallel im Abstand voneinander verlaufende V-Nuten geöffnet werden, die sich nach unten erstrecken und durch ihre Schnittstellen mindestens eine, im wesentlichen rechteckige, isolierte, elektrisch-spannungsfreie Zone der zweiten dotierten Schicht begrenzen, die als Source-Elektrode wirkt, auf die Wände der V-Nuten eine Polysiliziumschicht aufgebracht wird und dann diese Polysiliziumschioht dotiert und dabei die Gate-Elektrode gebildet wird. *

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass in der zweiten dotierten epitaxialen Schicht eine Vielzahl von zweiten Zonen gebildet wird, die als zusätzliche Sourcezonen wirken und jede Zone mit mindestens einer Ecke der vier unmittelbar angrenzenden elektrisch-spannungsfreien ersten Zonen in elektrischen Kontakt gebracht wird, wobei eine einzelne Anordnung bestimmt ist durch (a) eine elektrischspannungsfreie Sourcezone und Teilen der vier unmittelbar angrenzenden zusätzlichen Zonen; (b) die V-Nut Gate-Elektrode und (c) das Substrat als Drain-Elektrode der Schaltungsanordnung .

10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass Zonen in der zweiten, unmittelbar an die Wände der V-Nuten grenzenden epitaxialen Schicht dotiert und dabei angrenzend an diese V-Nuten Sourcezonen gebildet werden.