DE2525646A1 - Erneut programmierbarer, nur dem auslesen dienender hauptspeicher mit veraenderbaren schwellwertuebergaengen in verbindung mit einer isolierten, adressierenden pufferschaltung - Google Patents

Description

PATENTANWALT

6 2 7 IUSTkIN
FRItDf N ^r --TRASSE £9/31
TLLfcrOisi: 1-5TElN 8£37

•«PERRY RAND CORPORATION, New York, N. Y./U. 3. A.

Erneut programmierbarer, nur dem Auslesen dienender Hauptspeieher mit veränderbarem Schwellwerttibergängen ir. Verbindung mit einer isolierten, adressierenden Pufferschaltung

Die Erfindung betrifft «Schaltungen von Hauptspeichern in datenyerarbeitenden Einrichtungen, in denen als Speicherelemente Feldeffekt-Transistoren mit einem veränderbaren Schwellwert verwendet werden.

Ein Feldeffekt-Transistor der angegebenen Art ist in der USA-Patentschrift Nr. 3.590.337 «om 29. Juni 1971 mit der Bezeichnung erläutert: ⁿP}.ural Dielectric Layered Electrically Alterable Xon-Destructive Reado: 0 Memory Element". i.ir<d weist eine Quellen-, Zug- und Torelektrode auf einer Unterlage, sowie einen Torisolator auf, der bei einer Anlegung von Schreibspanmmgen von ziemlicher Größe «wischen seiner Torelektrode und Unterlage eine Abänderung seines Leitungsachwellwertes ermöglicht. Bei einer Anlegung von Schreibepannungen jeweils entgegengesetzter Polung können die Schwellwert· sit BInIrwerten gleichgesetzt werden. Falls »wischen der Torelektrode und der Unterlage 5jb vorgespannten Zustand ein Lesepotential angelegt wird, dessen Größe zwischen den hergestellten binären Schwellwerten liegt, wird der Transistor abgefragt. Der durch den Abgefragten Transistor gezogene Strom zeigt den hergestellten Schwftllwert und somit den Im Element gespeicherten Binärwert an. Das Auslesen des Hauptspeichers erfolgt eigentlich nicht-ICsehend, weil infolge der Aufprägung des Leeepotentialft der hergestellte Schwellwert nicht bedeutsam abgeändert wird.

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Rs sind zahlreiche Speicherechalt «igen bekannt, in denen Tranaistoren nit einem veränderbaren Schwell wer f. als Spe5 cherzallen angewendet werden; sie benötigen zur Übernahme ihrer Funktion verschiedene Lepft- und Schreibspannungen, wie aus der USA-Patöntschrifr, Nr. 3.508.211 rom 21. April 1970 mit der Bezeichnung: "Electrically Alterable Non-Destmctive Readout Field Effect Transistor Memory¹*, aus der USA-Patentschrift Nr. 3.618.051 vom 2.November 1971 mit der Bezeichnung: ^r Non-Volat? Ie Read/wr5te Memory With Addressing", au«; der USA-Patertschri.ft Nr. 3.691.535 τοπ» 12.September 1972 mit der Bezeichnung: "Solid State Memory Array*¹, aus der USA-Patent schrift Nr. 3.747c 072 mit der Bezeichnung: "Integrated Static MNOtS Memory Circuit With Decoder" vom 17. Juli 1973» J*v* der deutschen Offen!egungsschrift Nr. 2.432.684 (Offenlegungstag: O.Februar 1975) «it der Bezeichnung: "Integrierte Speicherschaltung für Rechenautomaten mit Decodierfunktionen" hervorgeht. Dabei müssen häufig alle Speicherzellen in einen vorgegebenen Zustand, der als ⁿHauptlöschungⁿ bezeichnet sei, und dann gewählte Transistoren des Hauptspeicher?? in den entgegengesetzten Zustand geschaltet werden, wodurch für den Hauptspeicher die Daten im gewünschten Master eingebracht werden. Vorzugsweise werden diese Anordnungen als vollständig decodierte monolith.!sehe Schaltungschips «dt einer vertraglichen Logik angefertigt.

Oa bei den Schreibvorgftngen «wischen den Torelektroden und Unterlagen der Transistoren positive und negative Potentiale von erheblicher Grüfte angelegt werden «Useen, entsteht das Problea, daft bei der Anwendung einer Unterlage, s. B. eine« η-Halbleiter» auf einer p-leitenden Nasse wir Ausbildung von ρ-Kanaltransistoren, die pn-übergtnge der die Torelektrode antreibenden Transistoren in DurchlaArichtung vorgespannt werden, wodurch die gesaate Unterlage nahesu auf das Hiveau der angelegten Spannung gebracht wird. Auf Grund dieses Vorganges kann die benötigte Spannung von erheblicher Grüfte nicht zwischen den Torelektroden und Unterlagen der Transistoren auftreten.

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Eir:e Lösung dieses Problems besteht darin, dl« Unterlage der Speichertra«fästoven durch eine epitaxlale Schicht und eine diffundierte Wand zu Isolieren, die einen die Speicheranordnung umgebenden pnübergang bildet. Da die Anordnung der Speiehertransistoren mit veränderbarem S;*hv?ellwert einen bedeutsamen Teil des Speicherchip einnimmt, ipt der für die Isolierung benötigte Bereich notwendigerweise weit ausgedehnt. Die Isolierung seibat kommt dur*ch eine am Übergang angelegte konstni\<;e Gegenspannung zustande, die die Spannungen von erheblicher Größe wirkungsvoll vom Rest des Ch5.p zurückhält und somit die bereits genannte Löschfunktion ermöglicht. Diese umfangreiche Isolierung am Übergang beeinflußt die Ausbeute bei der Anfertigung derartiger Geräte, da im Falle pi.nes defekten Überganges,(von dem mehrere über die Fläche des Chip verteilt, sind, da sie sich bei angemessenen Fertigungskosten nicht vermeiden lassen,) an den Fehlstellen ein »Spannungsdurchschlag durch die Isolierung auftritt, so daß das angefertigte Chip ausgesondert werden muß, wodurch die Ausbeute bei de.t· Fertigung abnimmt und die Herstellungskosten größer werden.

Um die ausgedehnte Isolierung durch einen Diffuelonsvorgang auszuschalten, werden bei einer weiteren Lösung des Probleme zahlreiche zusätzliche Leiter zwischen einer gemeinsamen Kieme m Rand des Chip und den Torelektroden aller Speichertransistoren eingeschaltet und als gemeinsame Anschlüsse für die Zuführung dar passend gepolten Spannung verwendet. Auch die»· Lösung ist nicht erwünscht, da sie wiederum die Anfertigung erbaslich verkaqslisiert χναΛ 41a lerstellungskosten merkbar erMkt.

Zur Ausführung der notwendigen Spei eher schritte werden auAardaa von den bekannten Speicheranordnungen Wort decodierer und puffernde BIngabeschaltungen, sowie Bitleitungsanschlüsse benutat, daalt eahrare zeitlich genau bemessene Taktpulse sugeführt wardan kOnnen.

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Hauptziel der Erfindung ist. somit,die Ausschaltung einer ausgedehnten Isolierung am übergang, sowie die Möglichkeit vorzusehen, durch die Zuführung eines Impulses von erheblic-her Größe und vorgegebener Polung an eine einzige Klemme an der Unterlage die Masse einer Hauptlöschung zu unterziehen.

Dies wird dadurch erreicht, daß die Unterlage der adressierenden Pufferschaltung von der restlichen Unterlage des Speicherchiü isoliert ist, wodurch sich die Größe der· erforderlichen Isolierung am Übergang bedeutsam vermindert und zusätzlich der Hauptlösehimpuls als Cpannungsimpuls allen Pufferschaltungen zuleitbar ist, von dem alle Transistoren des Hauptspeichers mit veränderbarem Schwellwert in den vorgegebenen Hauptlöschaustand gebracht werden.

In einer einzigen Figur ist als Ausführungsbeispiel der Erfindung ein Schaltbild eines vollständig decodierten Hauptspeichers mit einer angepaßten TTL-Logik dargestellt, wobei als Speicherzellen Feldeffekt-Transistoren mit einem veränderbaren Schwellwert benutzt sind. Der gesamte elektrisch erneut programmierbare, allein dem Auslesen dienende Hauptspeicher ist einschließlich der Speicherelemente, des Adressen-Decodierers und der Puffer- und Steuerschaltungen als integrierte Schaltung auf einem einzigen Chip 10 angebracht, das aus einer ziemlich dicken Massenschicht eines p-1eitenden Halbleiters und einer auf der letzteren aufgebrachten, ziemlich dünnen Schicht eines n-1eitenden Halbleiters aufgebaut ist. Die Quellen- und Zugelektroden der Feldeffekt-Transistoren mit feste« oder veränderbar·» Schwellwert sind als oberflächliche p-Diffusionsbezirke in die n-leitende Schicht eingebracht. Bei der Anfertigung des Chip werden die drei Elektrodenarten, die sie verbindenden Leiter und die Ein- und Ausgangsklemmen oben auf der η-leitenden Unterlage niedergeschlagen, wie aus den USA-Patentschriften Nr. 3.590.337 und 3.691.535 bekannt ist. Diese Anordnung ergibt MOS-Feldeffekt-Transistören mit einem

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p-leiterden Kanal,die für die Spei ehe;'operet.lonei; dea Löschen«. Schreibens und Aus? e sen? Antriebs- und konstante, der Vorspannung dienende Potentials ra:"n einer vorgegebenen Poling benötigen. Be?. einer Benutzung /on Geräten mit n-3 eitenden Kanälen werden Materialien env.gegergeset-ater Lei Ut'äbJgkei t. sowie entgegengesetzt gepolte Potent-"al?» ^ir<gese*"^! ·.■-. j'r· de.· Zeicnivung sfrd die Transistoren m5t ^irerändp "boZrem Schwel¹ wert,. d.-e d:ie Speicherelemente der Anordnung dar*·'-.eilen, λπ don Tor^?-eki-:"odön m.U, Pfeilen γρ-rseber. während die Feldeffekt-Transistoren mi-^ einem festen Schwell wert, die zur peripheren Speir'oerschalt-'.ng gehören, ohrie Pfeil geseichnec sind. Der wi ede'-gegebene Hauptspeicher ist wortorganisiert und kann 16 Wörter mit je 16 Bi^s festhalten.

D5.e Ad.-pssie-jng der 16 Viörte:· erfolgt über vier Eingabeklemmen 11, 12. 13 und IA., über die eine Adresse aus vier Bits 2 bis 2^P parallel eingegebon wird. Das Ppanrr.ingsniveau für die Bits der einzugebender. Adreape kann ^τοη einer üblichen TTl-LogJk hex*gestellt werden und die Binärwerte von annähernd 0 'and b V annehmen.

Dps Bit 2 eine:- Adresse gelangt über die Eingabeklemme 11 5su einem Adressen-Negator IS, der über eire Leitung 16 das Kompleaent des Bit abgibt und zwei in Reihe geschaltete Feldeffekt-Transistoren 17 "und 20 mit fe?tem Sdiwellwert aifweist. Die (Juellenelektrode dea FeIdeffekt-Transistors 17 liegt ar e⁴ ner Sparnungsquelle von V^q »+$ V und die Zugelektrode des Feldeffekt-Ti-ansistors 20 an Brde. Das Bit 2 der Adresse wird an die Torelektrode des Feldeffekt-Trane.istore 1? herangeführt, während die Torelektrode des anderen Feldeffekt-Transistors 20 an einer Spannungsquelle von Vq₀ » -12 V liegt. Die Leitung 16, die das invertierte Bit der Adresse wegführt, 1st mit dem übergang zwischen der Zugelektrode des Feldeffekt-Transistor« und der Quellenelektrode des Feldeffekt-Transistors 20 verbunden. Wie hervorgehoben sei, arbeitet der Feldeffekt-Traneistor 17 als Negator für das Adressenbit und der Feldeffekt-Transistor 20 als Lasttransi stör.

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Für die übrigen Bits 2¹, 2² und 7? der Adresse ist je ein zusätzlicher Adressen-Hegator (nicht gezeigt) vorgesehen, d'.e dem Adressen-Negator 15 entsprechen. Die wahren und komplementären Adressen signale werden einem Decodierer 21 zugeleitet, der isur Auswahl der Wörter 1 und 2 des Hauptspeichers V/ehlsignale auf Leitungen 22 und 23 legt. Außer dem Decodierer 21 sind zur Auswahl der übrigen Wörter des Hauptspeichers sieben zusätzliche Decodierer (nicht gezeigt) vorhanden, die gemeinsam mit den» Decodierer 21 nach Art eines üblichen Baumes angeordnet sind, um die Adresse aus 4 B5ts zur Bestimmung einer der 16 Wahlleitangen zu entschlüsseln.

Alle Decodierer enthalten mehrere 1n Reihe geschaltete Feldeffekt-Transistoren 24 bis 29 mit feststehendem Schwellwert, von denen die beiden letzten 28 und 29 durch zwei weitere Feldeffekt-Transistoren 28^? und 29^? mit festem Sohwellwert überbrückt werden. Mi; der Quellenelektrode des Feldeffekt-Transistors 24 ist die Spannungsquelle ν«« und mit den ausammengeschlossenen Tor- und Zugelektroden der Feldeffekt-Transistoren 29 und 29⁷ die Spannungsquelle Vqq verbunden. Der Feldeffekt-Transistor 24 arbeitet als Einschalter, de? beim Auftreten eines über eine Leitung su seiner Torelektrode herangeführten Steuersignals betätigt wird, während der Feldeffekt-Transistor 29 für die In Reihe liegenden Transistoren 24 bis 28 eine Last darstellt; ebenso 1st der Feldeffekt-Transistor 29* ein Lastelement für den Feldeffekt-Transistor 28^e.

Während der verschiedenen Betriebsphasen des Hauptspeichers wird über die Leitung 32 ein Signal von hoher oder tiefer Spannung zur Torelektrode des.Feldeffekt-Transistors 24 la Decodierer 21, sowie zu den entsprechenden Feldeffekt-Transistoren (nieht geseift) der restlichen Decodierer herangebracht. Da alle Feldeffekt-Transistoren auf dem Chip 10 aus Silicium als Gerät· alt eines p-leltenden Kanal betrachtet werden, nacht das an der Torelektrode auftretende Signal von tiefer Spannung den Feldeffekt-Transistor leitend und das andere

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Signal von hoher Spannung ni^ht leitend. Dementsprechend wird der Decodi erer 21 vom ersten Steuersignal ein- und vom letEten abgeschaltet. Die adressierenden Bits 2 bis 2*^ und ihre Komplemente, die von den Adre3sen-Negatoren gebildet sind, gelangen zu den Torelektroden der Feldeffekt-Transistoren 25₅ 26 und 27 des Decodierers 21, sowie zn den Torelektrode!! der ent sprechenden Feldeffekt-Transistoren in den rest-liohen Becodiprern, so daß ein einzelner Satz in Reihe geschalteter PeldeiTeto -Vrp.ns'.stoßen für jede der acht möglichen Kombinationen der Bits 2' bis 2^ leitend gemacht wird. Über die Verbindungen ¹^u den Torelektroden der Feldeffekt-Transistoren 28 und 28* legt das Bit 2 der Adresse fest, welcher Transistor in den Decodieren* leitend gemacht wird. Jedesmal wenn der Decodierer durch das Leitendiverden des Transistors 24 eingeschaltet wird, wählen die Bits 0 3
2 bis 2^P eine der 16 Wahlleitungen durch die Aufprägung des Signals von hohem Niveau aus. während die übrigen Wahlleitungen auf der niedrigen Spannung verbleiben.

Die 16 aus dem Decodierer hinausführenden Wahlleitungen liegen an den Eingangskleimnen einer adressierenden Pufferschaltung 33, die für jede Wahlleitung ein entsprechendes Signal an ein im Hauptspeicher aufbewahrtes Wort abgibt. Beispielsweise ist der Wahlleitung

22 ein Signal für ein Wort 1 in einer Leitung 34 und der Wahlleitung

23 ein Signal für ein Wort 2 des Hauptspeichers in einer Leitung 35 zugeordnet. Allen Wahlleitungen an den Ausgangsklemmen des Decodierers und den zugehörigen Ausgangsklemmen der Pufferschaltung sind zwei in Reihe geschaltete Feldeffekt-Transistoren 36 und 37 beigefügt; daher weist die gesamte adressierende Puftorschaltung 16 identische Transistorpaare auf, die mit den Feldeffekt-Transistoren 36 und 37 übereinstimmen.

Die Wahlleitung 22 führt zur Torelektrode des Feldeffekt-Transistors 36, der als Treiber arbeitet, während der Feldeffekt-Transietor 37 für den ersteren eine Last bildet. An der Verbindung zwischen der

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Zugelektrode des Feldeffekt-Transistors 36 und der Quellenelektrode des Feldeffekt-Transistors 37 ist die Leitung 34 als Ausgang der adressierenden Pufferschaltung angeschlossen.

Zur Durchführung der Hauptlöschung, die mit den anderen auszuführenden Funktionen des Hauptspeichers vereinbar ist, werden die Quellenelektroden aller Feldeffekt-Transistoren der adressierenden Pufferschaltung 33, die dem Feldeffekt-Transistor 36 entsprechen, an eine gemeinsame Klemme Vq und die Tor- und Zügelektröden aller Feldeffekttransistoren, die dem Feldeffekt-Tranaistor· 37 entsprechen, gemeinsam an einer Klemme V_Ry^ angeschlossen, übet- die die Lese- und Schreibpotentiale herangeführt werden.

Gemäß der Erfindung ist die Unterlage der adressierenden. Pufferschaltung 33 von dem übrigen Chip 10 durch eine diffundierte Isolierung 40 abgetrennt-, die gemäß den USA-Patentschriften 3.618.051 und 3.691,535 angefertigt ist.· Da das Chip 10 aus Silicium beispielsweise p-leitend ist und von einer η-leitenden Unterlage überdeckt ist, kann die Isolierung 40 durch eine Tiefendiffusion von p-leitendem Material erzeugt sein, das die gesamte Dirke de?* n-leltenden Unterlage durchdringt und mit der darunterliegenden p-lei.tenden Schicht, in Berührung steht. Die isolierte Unterlage der Pufferschaltung 33 Ist über einen Kontakt 41 während des Betriebes an der Klemme V« angeschlossen, während das Chip 10 mit Hilfe eines Kontaktes 42 an der Spannungsquelle mit dem Potential V_n ^, liegt»

_n ^

Auf dem Chip 10 ist eine Anordnung 43 aus Feldeffekt-Transistoren mit veränderbarem Schwellwert in einem Rechteck vorgesehen, das den Hauptspeicher für l6 Wörter mit je l6 Bits bildet. Jedes Bit, also jede Zelle des Hauptspeichers enthält einen Feldeffekt-Transistor, der aus der USA-Patentschrift Nr. 3.590.337 bekannt ist. In den Zeilen der Anordnung ist je ein Wort und in den Spalten sind die zugehörigen Bits untergebracht. Beispielsweise wird das Wort 1 in den

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16 Feldeffekt-Transistoren der obersten Zeile gespeichert, von denen nur die beiden ersten 44, 4^f> und der letzte 46 In der Figur Ib dargestellt sind. Die Torelektroden dieser Feldeffekt-Transistoren sind gemeinsam an der Leitung 34 angeschlossen, die von einer Ausgangsklemme der Fuffer-schaltung 33 kommt.

Jeder Spalte der Anordnung 43 i-st eine Ein-/ Ausgabe -Steuerschaltung zugeordnet, dip ihrerseits mir, einer Ein-/Ausgabe-Pufferschaltung 50 -verbunden 5st, die entsprechend dem gespeicherten Bit eine Spannung von 0 oder 5 V abgibt. Beispielsweise erscheint aus dem gewählten Wort des Hauptspeichers das Bit 1 an einer Klemme 51· Vie beachtet sei j sind auf dem Chip IO weitere 15 Ein-/Ausgabe- Steuer- und Pufferschaltungen (nicht geaaxgt) angeordnet, die mit den Steuer- und Pufferschaltungen 47 und 50 identisch sind.

Die zu der Spalte des Bit 1 zusammengeschlossenen Quellenelektroden der Feldeffekt-Transistoren sind durch eine Leitung 52 und einen Feldeffekt-Sehalttransistor 53 mit festem Schwellwert über eine Kleame 54 an die Spannungsquelle Vqq angelegt. In ähnlicher Weise liegen alle zusammengeschlossenen Zugelektroden der Transistoren dieser Spalte über eine Leitung 55 und einen Lasttransistor 56, sowie eine Klemme 57 auf dem Potential Vn/u* Bei dieser Verdrahtung arbeitet jede Speicherzelle eines gewählten Wortes als an- oder abgeschalteter Negator, was von der Einstellung des Schwellwerk·· in dem Feldeffekt-Transistor der Anordnung 43 abhängig ist. Ferner enthält die Ein-/Misgabe-3teuerschaltung 47 S ehalt transistoren 61, 62 lind 63» sowie einen Lasttransistor 64-

In der Ein-/Ausgabe-Pufferschaltung 50 sind in Qeg«ntakt betrieben· Transistoren 65 und 66 vorgesehen, die di· an der Hohm 51 für das Bit 1 erscheinenden Signale erzeugen. Weiterhin sind der Umschaltung und der Einschleusung dienende Transistoren 70, 71 und 72, sowie ein Lasttransistor 73 sowohl an den Transietoren 65 und 66 «le auch an der Eln-/Ausgabe-Steuerschaltung 47 angeschlossen.

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Auf dem Chip 10 befindet sinn auch eine Steuerschaltung 74* des Hauptspeichers, die an Klonmen 75 bzw« 76 R/W- baw. CS-Steuersignale empfängt und Signale an die Decodierer 21 und die Ein~/\usgabe-Steuer- und Pufferschaltungen 47 und 50 liefert. Obgleich sie acht Decodierer mit Signalen speist, ist nur der Decodierer 21 gezeigt; ähnliches gilt für die 16 Ein-ZAusgabe-rSteuer- T_1n^ Puff er schaltungen. Tn der Steuerschaltung 74* für den Hauptspeicher sind mehrere Schalttransistoren 80, 81, 82 und 83 und einige Lasttransistören 84, 85 und 86 enthalten.

Zur Auswahl der Arbeitsphasen des Hauptspeichers werden die R/W- und CS-Steuersignale gemeinsam mit den Spannungen an der Löschklemme Vg und der Lese~/Schreibspannung V_R/^ an der Klemme 57 angelegt. Der Hauptlöschung des gesamten Hauptspeichers folgt also das programmierte Einschreiben, worauf der Hauptspeicher für seinen alleinigen Lesevorgang vorbereitet ist. Ein vorgegebenes Chip 10 kann somit durch das Löschen, Schreiben und Lesen für ein vorgegebene Anwendung programmiert oder auf den neuesten Stand gebracht werden, ohne daß die anderen Chips des Systems nachteilig beeinflußt werden. Die Auswahl des betreffenden Chip 10 wird durch das CS-Steuersignal an der Klemme 76 getroffen. In der folgenden Tabelle sind die Arbeitszustände des Hauptspeichers susaamengestellt:

	H/W	CS	Tc	-v„
Zustand	*VCC	+»cc	+TCC
Lesen	•"«ί	+TCC	+TCl
Luschen	ο V	+TCC	+TCC
Schreiben	—	0 T
Nichtwtthlen

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Wegen der Feldeffekt-Transistören mit veränderbarem Schwellwert, die einer p-lfiit enden Kanal aufweisen, wird beim Anstieg des Potentials an der Torelektrode a^f etva +}?< V bezüglich ihrer Unterlage der geringste negative S'-hv.ellwert des Transistors aufgebaut, während bei der Avifprägjng von ei v/a -30 V ar- der Torelektrode dr».r größte negative Sohwellwe^t entsteht," Wenn zwischen diesen beiden Schwell· werfen ein Potential der Torelektrode bezüglich der Unterlage zugeleitet. vjixd, v/ird der Transistor leitend gemacht, wenn zuvor der niedrigste negative Schwellwert aufgebaut, wurde; im anderen Fall bleibt, er nichtleitend. Diese Arbeitsvorgänge bei Transistoren mit veränderbarem Schwellv/ert in der Anordnung 43 des Hauptspeichers sind in den genannten USA-Patentschriften erläutert.

Die in der obigen Tabelle angegebene Spannung V^r ist mit etwa +30 V gewählt, die Spannung V^ isr. annähernd -30 V und die Spannung V^q etwa +5 Vo Außerdem wird die Spa-mung Vp von der Spannung Vqq abgeleitet und becrägv. ungefähr -3.2 V.

Für den Irsir-eVorgang se 5 anger ommer.. daß d'e Feldeffekt-Transistoren der Anordnung 43 de5^ Hauptspeichers riers': gelöscht und dann wahlwei- r-G gen ei; zt werden, damit das gewünschte ?rog^r'ajnm aufgestellt, wi.rd. Während des Lesens heben die beir'er R/W- vjnd CS-Strnjersignale ein hohes Pot.eni;isJ von ⁺Vgn. Fo.'gli'·*· v/erder d^.e Schalttransiatoren 80, 8' nrd. 82 r-lchtleitand. gems.c>.f., so daß vom Lasttransistov S4 die Torelektroden der Transistoren 83, S3, 63 und 70 ein tiefes Potential erbalten '>.nd diene Transistoren leiten. Wenn der Sohalttrans5stor 83 leitet, erscheint an der Torelektrode des Transistors 72 e:.n hohes Potential. Beim Einschalten des Transistors 63 wird der Torelektrode des Transistors 61 ein hohes Potential zugeleitet, das 3hn im nichtleitenden Zustand und die Transistoren 53 und 70 im leitenden Thistard hält, wodurch die Ein-/Ausgabe-Steuer- und P-.ifferschaltimgen 47 und 50 eingeschaltet werden können. Das hohe Potential an der· Torelektrode des Transistors 72 hält diesen im nichtleitenden Zustand, so daß der Transistor 71 die Klemme 51 beeinflußt.

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Im nichtleitenden Zustand des Schalttransistors 82 bringt der Lasttransistor 85 ein niedriges Potential auf die Leitung 32, wodurch der Feldeffekt-Transistor 24 des Decodierers 21 leitet und der letztere in Betrieb genommen wird. Wie bereits erwähnt, kommen über die Klemmen 11 bis 14 und den Adressier-Negator 15 die wahren und komplementären Signale zur Decodierung des gewünschten Wortes, also der Zeile des Hauptspeichers heran. Die eine der 16 vom Decodierer ausgewählte Leitung führt ein hohes Potential, während die übrigen Au<3-gangsleitungen des Decodierers auf einem tiefen Potential verbleiben. Während des Lesens liegt die Spannung ⁺V_Cq an der Klemme V_ß der adressierenden Pufferschaltung 33 und die Spannung Vp an der Klemme ^R/W ^unc* ^an ^^er ^-^enane 57 der Ein-/Ausgabe-Steuer schaltung. Vom hohen Potential der aus dem Decodierer 21 herausführenden Leitung wird der dem Transistor 36 entsprechende Transistor abgeschaltet, so daß die Spannung -V_R über den betreffenden, dem Feldeffekt-Transistor entsprechenden Transistor an der gewählten Wortleitung der Anordnung 43 des Hauptspeichers erscheint. Vom tiefen Potential in den restlichen die Pufferschaltung 33 verlassenden Leitungen werden alle dem Feldeffekt-Transistor 36 entsprechenden Transistoren in den leitenden Zustand gebracht, so daß alle nicht angewählten Wortleitungen der Anordnung 43 ein hohes Potential führen und alle Ihnen zugeordneten Feldeffekt-Transistoren im nichtleitenden Zustand verbleiben. Unter der Annahme, daß das Wort 1 gewählt ist und das vom Feldeffekttransistor 44 dargestellte Bit betrachtet wird, falls die zuvor aufgebaute Schwellwertspannung des Feldeffekt-Transistors 44 negativer als die seiner Torelektrode zugeleitete Spannung ist, verbleibt dieser Feldeffekt-Transistor 44 in seinem nichtleitenden Zustand, und das auf der Leitung 55 des Bit 1 erscheinende Signal ist dann die Spannung V^ minus der Schwellwertspannung und dem Gegenspannungsverlust an der Torelektrode des Lasttransistors 56. Wegen der niedrigen Spannung der Leitung 55 leitet der Transistor 65, der an die Klemme 51 ein hohes Potential legt. Ferner wird von der niedrigen Spannung der Leitung 55 der Transistor 71 leitend gemacht, der ein

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hohes Potential an die Torelektrode des Transistors 66 heranbringt und diesen nichtleitend macht.

Wenn jedoch die zuvor aufgebaute Schwellwertspannung des Feldeffekttransistors 44 weniger negati-v als die Spannung V« zum Leser, ist, wird der Feldeffekt-Transistor 44 leitend gemacht,und das Potential auf der Leitung 55 des Bit 1 ist somit hoch. Hierdurch werden die Transistoren 65 und 71 nichtleitend, und die sich an der Torelektrode des Transistors 66 ergebende, niedrige Spannung machtdiesen Transistor leitend, wodurch die Klemme 51 an Erde gelangt.

Wie hervorgehoben sei₅ wird von jedem Bit des gewählten Wortes die zugehörige Ausgangsklemme derart beeinflußt, daß alle Bits parallel durch Spannungen ausgelesen werden, die mit einer üblichen TTL-Logik vereinbar sind.

Zur Ausführung der Hauptlöschvng sind die eingegebenen Spannungen dieselben wie beim Lesen, wenn man davon absieht, daß an die Klemme Vq der adressierenden Pufferschaltung 33 die Spannung V^ angelegt wird. Diese Löseilspannung V^ von etwa +30 V erscheint an allen Quellenelektroden der entsprechenden Transistoren 36

und außerdem an der isolierten Unterlage der adressierenden Pufferschaltung 33. Folglich werden alle dem Transistor 36 entsprechenden Treibtransistoren unabhängig von den WahlSignalen für die Wörter leitend gemacht, die den Torelektroden zuführbar sind. Auf diese Weise wird die Löschspannung Vq^ den Torelektroden aller Feldeffekt-Transistoren der Anordnung 43 des Hauptspeichers zugeführt. Da die Unterlage des Hauptspeichers auf die Spannung +Vqq beeogen ist, wer den die Torelektroden aller Feldeffekt-Transistoren des Hauptspeichers oberhalb der Unterlage auf die Löschspannung +Vq^ gebracht, wodurch die Schwellwerte aller Feldeffekt-Transistoren auf das geringste negative Niveau geschoben werden und der Hauptspeicher somit gelöscht wird.

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Selbst ohne den Anschluß 41 zur isolierenden Unterlage der adressierenden Pufferschaltung 33 würde die große positive Löschspannung V„v an den Quellenelektroden der Transistoren 36 die p-Diffusionsstellen bezüglich der η-leitenden Unterlage in Durchlaßrichtung vorspannen, wodurch die Unterlage annähernd auf die Löschspannung Vq^ gezogen wird. Falls die Isolierung 40 fehlen würde, würde das gesamte Chip 10 auf diese Spannung gebracht, wodurch die Torelektroden der Feldeffekt-Transistoren des Hauptspeichers nicht die Potentialdifferenz der Löschspannung Vqj· bezüglich ihrer Unterlage annehmen könnten und keine vollständige Löschung der Masse, also keine Hauptlöschung zustandekäme. Da die Isolierung 40 bezüglich der Unterlage der adressierenden Pufferschaltung einen pn-übergang darstellt, wird dieser Übergang von der positiven Löschspannung V«t in Gegenrichtung vorgespannt, wodurch diese große Spannung wirkungsvoll von den übrigen Teilen des Chip 10 entfernt gehalten wird. Auf Grund dessen, daß die adressierende Pufferschaltung 33 mit der Isolierung 40 umgeben ist, entsteht eine isolierende Fläche von geringster Ausdehnung, wodurch die Ausbeute.bei der Anfertigung dieser Geräte bedeutsam gesteigert wird. Außerdem kann mit Hilfe dieser Isolierung 40 die Hauptlöschung des Hauptspeichers weit wirksamer als bei den bekannten Geräten in der Weise durchgeführt werden, daß ein einziger Impuls der einen Polung an eine einsige Klemme des Chip 10 angelegt wird.

Nachdem alle Feldeffekt-Transistoren der Anordnung 43 gelöscht, also auf ihren geringsten negativen Schwellwert gebracht sind, werden einige ausgewählte Feldeffekt-Transistoren während des Schreibvorganges auf ihren am weitesten im Negativen liegenden Schwellwert eingestellt, damit die gewünschten Daten in Hauptspeicher aufgenommen werden können. Ein solcher Schreibvorgang ist aus den USA-Patentschriften Hr. 3.618.051, 3.691.535 und 3.747.072 bekannt. In der Schreibphase sind die eingehenden Signale dieselben wie in der Lesephase, wenn man davon absieht, daß an die Klemme 75 ein R/W-Steuersignal von tiefes Niveau und an die Klemme Vjj/_W der adressierenden

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Pufferschaltung 33 und die Klemme 57 die negative Spannung V« aum Schreiben angelegt werden. Durch die niedrige Spannung des R/W-Steuersignals an der Klemme 75 wird der Sohalttransistor 80 in den leitenden Zustand gebracht, wodurch an den Torelektroden der Transistoren 83, 53s 63 und 70 ein hohes Potential erscheint, von dem diese Transistoren nichtleitend gemacht werden. Bei nichtleitendem Transistor 83 wird vom Transistor 86 ein tiefes Potential zur Torelektrode des Transistors 72 herangeführt, wodurch dieser leitet. Da die Transietoren 53 und 63 nicht leiten, kann das Potential auf der gemeinsamen Leitung 55 der Feldeffekt-Transistoren in der Spalte des Bit 1 von einem Informations signal beeinflußt werden, das de*· Klemme 51 für die Ein-/Ausgabe des Bit 1 zugeleitet wird. Da der Transistor 70 nicht leitet und der Transistor 72 leitet, wodurch der Transistor 66 abschaltet, kann über die Klemme 51 von außen die Information in den Feldeffekt-Transistor der Spalte des Bit 1 entsprechend dem gewählten Wort eingeschrieben werden.

Beim Schreibvorgang arbeiten der Decodierer 21 und die adressierende Pufferschaltung 33 ähnlich wie in der Lesephase, aber die Schreibspannung V™ liegt, nun an den Klemmen VnAj der Puffer· und Steuerschaltungen. Von einem niedrigen, ein Bit angebenden Potential an der Klemme 51 wird der Transistor 62 in den leitenden Zustand gebracht, und das daraufhin an der Torelektrode des Transistors 61 auftretende hohe Potential macht diesen nichtleitend. Die Spannung V^ an der Klemme 57 wird für die Leitung 55 an die Zugelektrode des Feldeffekt-Transistors des Bit 1 im gewählten Wort herangeführt und erscheint in derselben Größe auch an der Torelektrode dieses Feldeffekt-Transistors, wodurch der p-leitende Kanal auf dis Schreibspannung V™ gelangt. Somit wird das Einschreiben in diesen Feldeffekt-Transistor unterbunden, da eine wirksame Spannung quer zum Isolator der Torelektrode fehlt. Sobald jedoch ein hohes Potential an die Klemme 51 gebracht wird, leitet der Tranaistor 62 nicht, so daß der Lasttransistor 64 eine niedrige Spannung an die Torelektrode

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des Transistors 61 heranbringt und diesen leitend macht. Hierdurch erhält die Leitung 55 für den Feldeffekt-Transistor des Bit 1 im Gewählten Wort ein hohes Potential, daß über die Zugelektrode den pleitenden Kanal beeinflußt. Da die passende negative Spannung nunmehr an der Isolierung der Zugelektrode dieses Feldeffekt-Transistors auftritt, wird sein Schwellwert am weitesten ins Negative verschoben, womit der wahlweise SchreibVorgang durchgeführt wird.

Von den Ein-/Ausgabe-Steuer- _und Puffer schaltungen (nicht gezeigt) ι die den Ein-/Ausgabe-Steuer- und Pufferschaltungen 47 und 50 entsprechen, werden alle Bits des gewählten Wortes gleichzeitig in die übrigen Feldeffekt-Transistoren des Hauptspeichers eingeschr3.eben, wobei die Datensignale parallel an den der Klemme 51 entsprechenden Klemmen angelegt werden.

Dadurch daß eir> CS-Steuersignal als niedrige Spannung der Klemme ?6 zugeleitet wird, kann das gesamte. Ch5.p des Hauptspeichers abgeschaltet werden. Vom genannten CS-Steuersignal werden nämlich die Schalt— transistoren 81 und 82 eingeschaltet, wodurch der Decodierer 21 und die Gegentaktsignale der Ein-/Ausgabe-Pufferschaltung 50 abgeschaltet werden. Somit können mehrere Chips mit ihren Ausgangsklemmen nach Art einer Multiplexschaltung zusammengeschlossen und betrieben werden, wobei das gewünschte Chip durch das CS-Steuersignal an der Klemme "6 ausgewählt wird. Wie beachtet sei, ist die Auswahl des Chip nur in der Lese- oder Schreibphase möglich.

Zur Steuerung der Potentiale von außen, die für die Feldeffekt-Transistoren des Hauptspeichers benötigt werden, ist eine adressierende Pufferschaltung mit Transistorpaaren mit der betreffenden Wortleitung der Anordnung 43 des Hauptspeichers verbunden. Ihre Montage auf einer isolierten Unterlage ermöglicht bei einer Zuführung eines Spannungsimpulses an eine Klemme die Löschung des gesamten Hauptspeichers. Außerdem lenkt sie die Lese- und Schreibspannungen zu derjenigen

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Wo-sieitung des Hauptspeichers, die \on den Ausgangssignalen des der Adressierung dienenden Decodierers bestimmt ist. Während des Lö^clrrorganges arbeitet die adressierende Pufferschaltung 33 als nu-hti/ählbarer Schalter, der die an der Klemme V« liegende Löschspan- a :-!S V^ den Torelektroden der Feldeffekt-Transistoren des Haupt- r>-Q<-y;,_,there unabhängig von dem durch den Decodierer gewählten Wort 3ile^;-!:ei., Während der Lese- und Schreibphasen wirkt die adressierende Pufferschaltung 33 wie ein wählbarer Potentialschieber, der die Lese- oder Schreibspannung einschaltet, die der vom Decodierer gewählten Wortleitung zuzuleiten ist. Diese Art der Pufferung, der ninht wählbaren Löschung und des wahlweisen Schreibens wird durch eine Anordnung ermöglicht, die die Unterlage der adressierenden Puffersohaltung von den übrigen Teilen des Chip 10 isoliert. Da diese Pafferschaltung 33 die kleinste Fläche des halbleitenden Ch.ip einnimmt, wird ein minimaler isolierender pn-übergang benötigt, der die vorteilhaften Wirkungen mit sich bringt.

Obgleich die Klemmen für die Stromzufuhr und die einzugebenden Steuer 'spannungen, über das gesamte Chip 10 verteilt,dargestellt sind, liegen sie tatsächlich zur leichteren Herstellung der Anschlüsse am Rand des Chip 10. Natürlich braucht der Hauptspeicher nicht unbedingt eine Kapazität von 256 Bits aufzuweisen. Wenn auch von den Decodierern 21 in Reihe liegende Feldeffekt-Transistoren benutzt werden, ist auch ihre Parallelschaltung mit derselben Wirksamkeit möglich. Bei der beschriebenen Ausführungsform der Erfindung ist ein epitaxialer η-leitender Bereich auf einer p-leitenden Masse aufbracht, wobei die diffundierte Isolierung 40 die adressierende Pufferschaltung 33 umgibt. Natürlich kann die η-leitende Schicht auch auf anderen Materialien, z, B. einem Saphir niedergeschlagen sein, und die Isolierung der Unterlage der adressierenden Pufferschaltung kann durch Ätzen der η-leitenden Schicht bis auf die Masse des Saphirs Zustandekommen und die Pufferschaltung 33 zum größten Teil umgeben.

" ¹⁷ " ORIGINAL INSPECTED

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Obwohl die Erfindung vorzugsweise in Verbindung mit.einem wortorganisierten Hauptspeicher angewendet wird, ist sie auch für andere Speicherorganisationen, z. B, ein Wahl verfahren mit koinssidierenden Strömen brauchbar. In der Beschreibung der bevorzugten Ausführungsi*o "Bi dar Erfindung werden für die peripheren Schaltungen der Anordnung des Hauptspeichers Feldeffekt-Transistoren mit einem festen Tichwellwert der einen Leitfähigkeit benutzt, obgleich auch komplementäre Feldeffekt-Transistoren mit n- und p-leitenden Kanälen und andere Tansistortypen, z. B, pnp- oder npn-Geräte für die peripheren Schaltungen in Betracht kommen.

Zuvor ist eine monolithische integrierte Schaltung als vollständig decodierter Hauptspeicher erläutert, der eine rechteckige Anordnung aus Feldeffekt-Transistoren mit veränderbarem Schwellwert enthält, die zu Wörtern aus mehreren Bits organisiert sind. Die in Form binärer Werte eingehende Adresse des Hauptspeichers wird von einem Decodierer entschlüssele, de** mehrere Feldeffekt-Transistoren aufweist, so daß mehrere Leitungen zur Auswahl der Wörter angegeben werden können, die jeweils von einer adressierenden Pufferial tung erregt werden. Ihrerseits treibt jede adressierende Puffer-Schaltung eine Worcleitung der Anordnung de^ Haupt spei ch&r 3* In Abhängigkeit von dex durch den Decodierer gewählten Wortleitung lenkt die erregte Pufferschaltung Lese- oder Schreibspannungen zu den Feldeffekt-Transistoren der Wörter des Hauptspeichers. Alle Pufferschaltungen sind außerdem mit einer gemeinsamen Klemme verbunden, über die alle Feldeffekt-Transistoren des Hauptspeichers in einen vorgegebenen Zustand, nämlich dem Löschzustand durch die Anlegung einer großen Spannung von einer bestimmten Polung an eine gemeinsame Klemme gebracht werden. Der Decodierer der Adressen, die Pufferschaltung zum Adressieren und die Anordnung des Hauptspeichers, sowie die Ein-/Ausgabe-Steuer- und Pufferschaltungen und die Steuerung sind auf einer gemeinsamen Unterlage angefertigt und mit einem Hilfsmittel versehen, das die Unterlage mit den Feldeffekt-Transistoren der adressierenden

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Puffersrhaltung von der übrigen Unterlage isoliert; daher kann die Löschung der gesamten Masse dadurch erfolgen, daß gleichzeitig an . allen Feldeffekt-Transistoren des Hauptspeichers ein Potential ang;; v/i vd. das diese Transistoren in einen bestimmten Zustand

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Claims (9)

1. PATENTA N W ALT

   ";₇ ^F·, ^S^LT^ME *' ν -<*>« '18 1024"

   ?RlEDEi.'SSTRASSE 29/31 2525646

   TELEFON: 'DSTEIN 8£37 p_ATENTANSp_RUCHE

   /Iy Anordnung zum Betrieb eines digitalen Speichers aus Feldeffekt-Transistoren mit veränderbarem Leitungsschwellwert, die in einer einzigen Unterlage aus einem Halbleiter derart angebracht sind, daß ihre Quellen- und Zugelektroden in der Unterlage ausgebildet siad, während die jeweils zwischen ihnen befindliche Torelektrode gegen die Unterlage isoliert ist, wobei ihr einer Leitungsschwellwert durch die Anlegung eines Löschpotentials und ihr anderer Leitungsschwellwert durch die Anlegung eines zum Löschpotential entgegengesetzt gepolten Schreibpotentials an die jeweilige Torelektrode einstellbar sind, dadurch gekennzeichnet, daß an den Speicher das Löschpotential (⁺Vpr) über eine einzige Klemme (Vp) und das Schreibpotential (-V-,,) über weitere Klemmen (V_D/_T._r, 57) heranführbar

   W ti/ η ^?

   sind, daß Adressiersignale, die zur Auswahl einer vorgegebenen Gruppe der Feldeffekt-Transistoren des Speichers codiert sind, Klemmen (11 - 14) eines Decodierers (21) zuleitbar sind, der in Abhängigkeit von den empfangenen Adressiersignalen eine von mehreren Ausgangsleitungen (22, 23) wahlweise erregt, daß an den letzteren (22, 23) mehrere einen festen Schwellwert besitzende Transistoren (36, 37) einer adressierenden Pufferschaltung (33) angeschlossen sind, über die das Löschpotential (⁺Vq_L) bzw. das Schreibpotential (-V-_v-) an die Türelektroden der vorgegebenen Gruppe Feldeffekt-Transistoren mit veränderbarem Leitungsschwellwert anlegbar ist, und die ebenfalls in der Unterlage (10) derart ausgebildet sind, daß das Lösch- bzw. Schreibpotential (⁺Vq_L bzw. -V^) auf Grund der Polung über ihre in Durchlaßrichtung vorgespannten Übergänge an die Unterlage (10) anschließbar ist, und daß die adressierende Pufferschaltung (33) von einer Isolierung (40) umgeben ist, die den Abschnitt der Unterlage (10), dem die adressierende Pufferschaltung (33) zugeordnet ist, von der übrigen Unterlage (10) elektrisch abtrennt, wodurch das Lösch- bzw. Schreibpotential (+V_CL bzw. -V-^) zwischen den Torelektroden der Feldeffekt-Transistoren mit veränderbarem Leitungsschwellwert und dem ihnen zugeordneten Abschnitt der Unterlage (10) aufgebaut wird.
2. 2. Anordnung nach dem Anspruch !,dadurch gekennzeichnet, daß die Feldeffekt-Transistoren des Speichers mit veränderbarem Leitungsschwellwert in Form einer rechteckigen Matrix angeordnet sind, in deren Zeilen

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   die Torelektroden der Feldeffekt-Transistoren (44, 4$, 46) zur Bildung der vorgegebenen Gruppen und Auswahl eines Wortes zusammengeschlossen sind.
3. 3. ' Anordnung nach dem Anspruch 2,dadurch gekennzeichnet, daß die einzige Klemme (Vp) über die adressierende Pufferschaltung (33) an die Torelektroden aller Feldeffekt-Transistoren mit veränderbarem Leitungsschwellwert innerhalb der Matrix anschließbar ist, so daß durch die Anlegung des Löschpotentials (+ν^γ) an die einzige Klemme (Vq) alle Feldeffekt-Transistoren des Speichers gleichzeitig auf den einen Leitungsschwellwert einstellbar sind.
4. 4· Anordnung nach den Ansprüchen 1 und 3, dadurch gekennz ei chnet, daß die adressierende Pufferschaltung (33) mehrere Transistoren (36) mit festem Leitungsschwellwert enthält, die zwischen je einer Ausgangs!eitung (22, 23) des Decodierers (21) und den Torelektroden je einer Gruppe von Feldeffekt-Transistoren (44, 45, 46)^liegen^des Speichersyund außerdem zur Zuführung des Löschpotentials (+Vqt) mit der einzigen Klemme (Vq) verbunden sind, und daß mit diesen Transistoren (36) je ein weiterer Transistor (37) mit festem Leitungsschwellwert in üeihe geschaltet ist, dem über die weitere Klemme (V„ /^) das Schreibpotential (-V^) zuführbar ist.
5. 5. Anordnung nach dem Anspruch 4, dadurch gekennzeichnet, daß die Transistoren {36, 37) mit festem Leitungsschwellwert Feldeffekt-Transistoren sind, deren Quellen- und Zugelektroden in der Unterlage (10) und deren Torelektroden zwischen den letzteren auf der Unterlage (10) ausgebildet sind.
6. 6. Anordnung nach dem Anspruch 5j dadurch gekennzeichnet, daß die Ausgangsleitungen (22, 23) des Decodierers (21) je an der Torelektrode des ersten Feldeffekt-Transistors der paarweise in Reihe geschalteten Feldeffekt-Transistoren (36, 37) mit festem Leitungsschwellwert und die Torelektroden je einer Gruppe Feldeffekt-Transistoren mit veränderbarem Leitungsschwellwerc an der Verbindungsstelle der beiden Feldeffekt-Transistoren (36, 37) mit festem Leitungsschwellwert angeschlossen sind, und

   cnnod / 1 η 1 C

   daß die Quellenelektrode aller ersten Feldeffekt-Transistoren (36) mit festem Leitungsschwellwert an der ersten Klemme (Vp) zur Anlegung des Löschpotentials (+Vqt) und die Zug- und Torelektrode .aller zweiten Feldeffekt-Transisturen (37) mit festem Leitungsschwellwert gemeinsam an der weiteren Klemme (Vr/lt) zur Anlegung des Schreibpotentials (-V(^) angeschlossen sind.
7. 7· Anordnung nach dem Anspruch 1,dadurch gekennzeichnet, daß der Abschnitt der Unterlage (10) mit
   der adressierenden Puff erschal turig (33) mit einem elektrischen Kontakt (41) versehen ist, der mit der ersten Klemme (V^) zur Anlegung des Löschpotentials (+Vqt) verbunden ist.
8. 8. Anordnung nach dem Anspruch 5, dadurch gekennzeichnet, daß die Unterlage (10) eine ziemlich dicke Massenschicht aus einem Halbleiter der einen Leitfähigkeit und darüberliegend eine ziemlich dünne Schicht aus einem Halbleiter der entgegengesetzten Leitfähigkeit enthält, in der die Feldeffekt-Transistoren mit festem und veränderbarem Leitungsschwellwert (36, 37, 44, 45, 46) ausgebildet sind, und daß die Isolierung (40) durch eine Tiefendiffusion eines Halbleiters der einen Leitfähigkeit ausgebildet ist, der durch die dünne Schicht bis zur Berührung mit der Massenschicht hindurchgeht.
9. 9. Anordnung nach dem Anspruch 0,dadurch gekennzeichnet, daß die Unterlage (10) eine Massenschicht aus Saphir aufweist.

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