DE19515384C2 - Schaltungsanordnung, welche den gleichzeitigen Sendezugriff mehrerer Geräte auf einen Datenbus reduziert - Google Patents

Description

Stand der Technik

Die vorliegende Erfindung betrifft eine Schaltungsanordnung, welche den gleichzeitigen Sendezugriff mehrerer Geräte auf einen Datenbus reduziert, wobei jedem Gerät ein Prozessor zugeordnet ist, der bei Empfang eines Datentelegramms eines anderen sendenden Gerätes einen Bustreiber für den eigenen Sendezugriff sperrt.

Eine derartige Schaltungsanordnung für einen sogenannten Multimaster-Betrieb ist beispielsweise aus der Broschüre von Phillips Semiconductors, 80C51-Based 8-Bit Microcontrollers, März 1993, Seite 726 bis 733 bekannt. Bei einem Multi­ master-Betrieb kann jedes der an den Datenbus angeschlosse­ nen Geräte Informationen an alle anderen Bus-Teilnehmer übertragen. Dabei kann es vorkommen, daß zwei oder mehrere Geräte gleichzeitig Daten aussenden wollen. Bei einem sol­ chen Mehrfach-Sendezugriff ist eine fehlerfreie Datenüber­ tragung nicht mehr möglich. Um diese Situation weitgehend zu vermeiden, ist gemäß dem Stand der Technik jeder Bus-Teilnehmer mit einem Prozessor ausgestattet, der den Sendebetrieb seines Gerätes verhindert, sobald er ein von einem anderen Gerät über den Datenbus ausgesendetes Daten­ telegramm empfängt. Dabei wird die erste anstehende Signal­ flanke des empfangenen Datentelegramms als externes Interruptsignal für den Prozessor verwendet, damit dieser ein Steuersignal für einen Bustreiber generiert, der den Senderzugriff des Gerätes auf den Datenbus sperrt. Insbeson­ dere, wenn der Prozessor das den Bustreiber sperrende Steuersignal mit Hilfe einer Softwareprozedur erzeugt, vergeht zwischen der ersten Signalflanke des empfangenen Datentelegramms und dem Sperren des Bustreibers eine relativ lange Zeit (10 µs bis 100 µs). In dieser recht großen Zeit­ spanne ist immer noch ein Mehrfach-Sendezugriff von Geräten auf den Bus möglich. Je nach Busauslastung steigt durch den Mehrfach-Sendezugriff die Fehlerrate der Datentelegramme. Nur durch zeitaufwendige Verfahren, wie z. B. das Mitsenden von Quittungsprotokollen, können die Fehler korrigiert wer­ den.

Aus der DD 2 68 792 A1 ist ein Buszugriffsverfahren bekannt, welches den gleichzeitigen Zugriff mehrerer Stationen auf einen Bus vermeiden soll. Es gibt eine Überwachungsschaltung, die den Zugriff auf den Bus für ein eigenes Sendesignal sperrt, während andere Signale über den Bus übertragen werden. Durch Vergleich zwischen dem eigenen auszusendenden Signal mit den gerade über den Bus übertragenen Signalen wird der Bus als belegt erkannt und der eigene Übertragungsversuch für die Dauer einer zufällig gewählten Wartezeit ausgesetzt. Dadurch wird möglicherweise nicht unmittelbar nach Beendigung einer Signalübertragung einer anderen Station die Gelegenheit für einen eigenen Buszugriff wahrgenommen. Die zufällig gewählte Wartezeit für einen erneuten Buszugriff führt also unter Umständen zu einer nicht sehr effizienten Busbelegung.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schal­ tungsanordnung der eingangs genannten Art anzugeben, welche die Möglichkeit von Mehrfach-Sendezugriffen auf einen Daten­ bus weitgehend ausschließt und dabei für eine möglichst effiziente Busbelegung sorgt. Erfindungsgemäß wird diese Aufgabe durch die Merkmale des Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung gehen aus den Unteransprüchen hervor.

Vorteile der Erfindung

Nach der Erfindung wird mittels einer wenig aufwendigen Logikschaltung bei Erscheinen einer Signalflanke eines über den Datenbus übertragenen Datentelegramms nach einer sehr kurzen Verzögerungszeit (ca. 30 ns) der Bustreiber zum Sperren veranlaßt, so daß das eigene Gerät keine Daten aus­ senden kann. Gleichzeitig signalisiert die Logikschaltung dem Prozessor, ein Steuersignal bereitzustellen, welches den Bustreiber solange sperrt, wie Daten von anderen sendenden Geräten empfangen werden. Die Verarbeitungszeit des Prozes­ sors für die Ausgabe eines Steuersignals ist damit völlig unkritisch geworden. Da aufgrund der Erfindung Mehr­ fach-Sendezugriffe auf den Datenbus bis auf sehr seltene Fälle ausgeschlossen werden, erübrigen sich aufwendige Fehlerkorrekturverfahren.

Beschreibung eines Ausführungsbeispiels

Anhand eines in der Zeichnung dargestellten Ausführungsbei­ spiels wird nachfolgend die Erfindung näher erläutert. Es zeigen: Fig. 1 ein Blockschaltbild eines an einen Datenbus angeschlossenen Gerätes und Fig. 2 Signaldiagramme zu die­ sem Blockschaltbild.

In der Fig. 1 ist ein Ausschnitt aus einem Datenbus DB mit einem daran angeschlossenen Teilnehmer, einem Daten empfan­ genden oder sendenden Gerät GR. Alle an den Datenbus DB an­ geschlossenen Geräte sind, wie an dem in Fig. 1 bei spiel­ haft dargestellten Gerät gezeigt, mit einem Prozessor PZ ausgestattet, und es ist ihnen ein Bustreiber BT und eine Logikschaltung LS zugeordnet. Das Gerät GR weist einen Ein­ gang für empfangene Datentelegramme RX, die von einem ande­ ren an den Datenbus angeschlossenen Geräte ausgesendet wor­ den sind, und einen Ausgang für selbst ausgesendete Datente­ legramme TX auf. Der Bustreiber BT dient dazu, die Ausgabe von ausgesendeten Datentelegrammen TX zu sperren, solange noch Datentelegramme RX von einem anderen Gerät empfangen werden, oder die ausgesendeten Datentelegramme TX auf den Datenbus DB durchzuschalten, wenn gerade kein anderes- Gerät sendet. Der Prozessor PZ erzeugt ein Steuersignal EN, das den Bustreiber BT je nach Situation entweder sperrt oder freischaltet. Die Information darüber, ob der Prozessor ein Steuersignal EN zum Sperren oder zum Freischalten des Bus­ treibers BT generieren soll, erhält der Prozessor PZ von der Logikschaltung LS. Der Logikschaltung LS werden sowohl die empfangenen Datentelegramme RX als auch die vom Gerät selbst auszusendenden Datentelegramme TX zugeführt. Ein Ausgangs­ signal IN der Logikschaltung LS informiert den Prozessor PZ darüber, ob er ein sperrendes Steuersignal EN erzeugen soll, und das Ausgangssignal TXO signalisiert, daß der Bustreiber für das eigene Aussenden von Datentelegrammen TX freige­ schaltet werden kann. Die Logikschaltung LS gibt außerdem unmittelbar nach Empfang einer ersten Signalflanke eines empfangenen Datentelegramms RX ein Steuersignal für den Bus­ treiber BT ab, um ihn zu sperren. Dieses Steuersignal liegt nach einer sehr kurzen Verzögerungszeit (ca. 20 ns) nach Erscheinen der ersten Signalflanke am Empfangseingang des Gerätes GR an. Zur gleichen Zeit wird dem Prozessor PZ über ein Ausgangssignal IN der Logikschaltung LS signalisiert, daß er sein Steuersignal EN generieren kann, das den Bus­ treiber BT für die gesamte Dauer des gesendeten Datentele­ gramms RX sperrt. Da also die Logikschaltung LS eine sofor­ tige anfängliche Sperrung des Bustreibers BT bewirkt, hat der Prozessor genügend Zeit, z. B. über eine Software, das Steuersignal EN bereitzustellen.

Die Logikschaltung LS besteht im wesentlichen aus einer Flip-Flop-Schaltung FF mit zwei Eingängen und drei Ausgän­ gen. An einem Eingang der Flip-Flop-Schaltung FF liegen die empfangenen Datentelegramme RX und an dem anderen Eingang die von dem Gerät GR selbst gesendeten Datentelegramme TX an. Der Eingang für die empfangenen Datentelegramme RX ist mit einem Verzögerungsglied T1 beschaltet, welches das den Bustreiber BT sperrende Ausgangssignal des Flip-Flop FF solange im sperrenden Zustand hält, wie der Prozessor PZ an Zeit benötigt, um sein Steuersignal EN zu bilden. In dem dargestellten Ausführungsbeispiel sind das Ausgangssignal des Flip-Flops für den Bustreiber BT und das Steuersignal EN des Prozessors PZ gemeinsam auf ein NOR-Gatter geführt, dessen Ausgangssignal letztendlich den Bustreiber BT steuert.

Auf die schaltungstechnische Realisierung der Logikschaltung LS im dargestellten Ausführungsbeispiel wird hier nicht detailliert eingegangen, weil sie sich aus der nachfolgenden Beschreibung der in Fig. 2 dargestellten Signaldiagramme von selbst erklärt. Außerdem gibt es eine Vielzahl anderer einfach aufgebauter Gatterschaltungen, welche dieselbe Funktion erfüllen.

In der Fig. 2 sind im oberen Teil die Ein- und Ausgangssi­ gnale des Gerätes GR für einen ersten Fall - ein empfangenes Datentelegramm RX erscheint vor einem zu sendenden Datente­ legramm TX - und im unteren Teil die Ein- und Ausgangssigna­ le für einen zweiten Fall - ein auszusendendes Datentele­ gramm TX erscheint vor einem empfangenen Datentelegramm RX - dargestellt.

Im Fall 1 wird angenommen, daß über den Datenbus DB ein von einem anderen Gerät ausgesendetes Datentelegramm RX, das aus mehreren in Fig. 2 angedeuteten Bytes besteht, mit seiner ersten Signalflanke vom Gerät GR empfangen wird, bevor das Gerät selbst ein erstes Byte eines auszusendenden Datentele­ gramms TX abgibt. Mit der ersten Signalflanke des ersten empfangenen Bytes RX stellt die Logikschaltung RS nach einer sehr kurzen Verzögerungszeit (ca. 20 ns) ein Ausgangssignal IN und ebenso ein den Bustreiber BT sperrendes Signal be­ reit. Wie bereits oben beschrieben, initiiert das Ausgangs­ signal IN in dem Prozessor PZ die Ausgabe eines den Bustrei­ ber BT sperrenden Steuersignals EN. Das Ausgangssignal IN der Logikschaltung ES steht nach der ersten Signalflanke eines Bytes jeweils für eine Zeit t1 an, welche so bemessen ist, daß der Prozessor PZ sein Steuersignal EN in den Sperr-Zustand setzen kann. Die Zeit t1, in der das Signal IN aufrechterhalten wird, gibt das Verzögerungsglied T1 in der Logikschaltung LS vor. Das Gerät GR versucht ständig sein Datentelegramm TX auszusenden, es kann aber nicht auf den Datenbus DB gelangen, weil der Bustreiber BT solange gesperrt ist, wie weitere Bytes eines von einem anderen Gerät ausgesendeten Datentelegramms RX empfangen werden. Das Steuersignal EN des Prozessors PZ behält für die gesamte definierte Länge des empfangenen Datentelegramms RX den sperrenden Zustand aufrecht.

Entsteht nun nach einem empfangenen Datentelegramm eine zeitliche Lücke, in die ein von dem Gerät GR selbst ausge­ sendetes Byte TX fällt, so kann die Logikschaltung LS das Ausgangssignal IN in den Sperr-Zustand versetzen. Dagegen wird das Ausgangssignal TXO gesetzt, welches dem Prozessor PZ signalisiert, daß der Bustreiber BT für das Senden des eigenen Datentelegramms TX freigeschaltet werden kann. Falls mit dem Senden schon vorher vergeblich begonnen wurde, muß das Datentelegramm wiederholt werden. Das nach Beendi­ gung des empfangenen Datentelegramms in den Freischal­ te-Zustand gefallene Steuersignal EN bleibt solange in die­ sem Zustand, wie das Signal TXO gesetzt ist. Sollen bei­ spielsweise zwei Telegrammblöcke TX unmittelbar (zeitlicher Versatz von z. B. 950 µs) hintereinander ausgesendet werden, so sorgt ein Verzögerungsglied T2 in der Logikschaltung LS dafür, daß das Signal TXO für diese Verzögerungszeit t2 ge­ setzt bleibt. Nach dem Senden des letzten Bytes TX geht das Steuersignal EN wieder in den Sperr-Zustand über.

Die Logikschaltung LS kann Bestandteil eines ASIC-Bausteins oder im Prozessor, oder im Bustreiber integriert sein oder mit diskreten Standardbausteinen realisiert sein.

Claims (4)

1. Schaltungsanordnung, welche den gleichzeitigen Sendezu­ griff mehrerer Geräte auf einen Datenbus reduziert, wobei jedem Gerät ein Prozessor zugeordnet ist, der bei Empfang eines Datentelegramms eines anderen sendenden Gerätes einen Bustreiber für den eigenen Sendezugriff sperrt, dadurch gekennzeichnet, daß jedem Gerät (GR) eine Logikschaltung (LS) zugeordnet ist, die mit der ersten empfangenen Signal­ flanke des von einem anderen Gerät ausgesendeten Datentele­ gramms (RX) einen Impuls erzeugt, der einerseits den Bus­ treiber (BT) sperrt und andererseits dem Prozessor (PZ) signalisiert (IN), ein dem Bustreiber (BT) für die gesamte Dauer des gesendeten Datentelegramms (RX) sperrendes Steuer­ signal (EN) bereitzustellen, und daß die Logikschaltung (LS) ein Sendefreigabesignal (TXO) an den Prozessor (PZ) abgibt, wenn eine Sendesignalflanke (TX) des eigenen Gerätes (GR) vor einer empfangenen Signalflanke eines von einem anderen Gerät ausgesendeten Datentelegramms (RX) erscheint, so daß der Prozessor (PZ) ein Steuersignal (EN) abgibt, das den Bustreiber (BT) für die gesamte Dauer des selbst zu senden­ den Datentelegramms (TX) freischaltet.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich­ net, daß einem ersten Eingang einer Flip-Flop-Schaltung (FF) die Empfangs-Datentelegramme (RX) und einem zweiten Eingang die Sende-Datentelegramme (TX) zugeführt sind, daß die Flip-Flop-Schaltung (FF) drei Ausgangssignale erzeugt, von denen das erste Ausgangssignal, wenn eine Empfangssignal­ flanke am ersten Eingang anliegt, den Bustreiber (BT) solange sperrt, bis der Prozessor (PZ) sein Steuersignal (EN) für das Sperren des Bustreibers (BT) abgibt, das zweite Ausgangssignal (IN) dem Prozessor (PZ) das Vorliegen einer Empfangssignalflanke signalisiert und das dritte Ausgangs­ signal das Sendefreigabesignal (TXO) für den Prozessor (PZ) darstellt.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeich­ net, daß dem ersten Eingang der Flip-Flop-Schaltung (FF) ein Verzögerungsglied (T1) vorgeschaltet ist, welche bewirkt, daß nach Erscheinen einer Empfangssignalflanke ein den Bus­ treiber (BT) sperrender Impuls solange dauert, bis der Pro­ zessor (PZ) sein Steuersignal (EN) für das Sperren des Bus­ treibers (BT) abgibt.

4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeich­ net, daß dem zweiten Eingang der Flip-Flop-Schaltung (FF) ein Verzögerungsglied (T2) vorgeschaltet ist, welches be­ wirkt, daß das Sendefreigabesignal (TXO) auch während der Zeit zwischen zwei aufeinanderfolgenden zu sendenden Daten­ telegrammen (TX) aufrechterhalten bleibt.