DE19515384C2 - Schaltungsanordnung, welche den gleichzeitigen Sendezugriff mehrerer Geräte auf einen Datenbus reduziert - Google Patents
Schaltungsanordnung, welche den gleichzeitigen Sendezugriff mehrerer Geräte auf einen Datenbus reduziertInfo
- Publication number
- DE19515384C2 DE19515384C2 DE1995115384 DE19515384A DE19515384C2 DE 19515384 C2 DE19515384 C2 DE 19515384C2 DE 1995115384 DE1995115384 DE 1995115384 DE 19515384 A DE19515384 A DE 19515384A DE 19515384 C2 DE19515384 C2 DE 19515384C2
- Authority
- DE
- Germany
- Prior art keywords
- processor
- bus driver
- data
- signal
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005540 biological transmission Effects 0.000 title claims description 10
- 230000000903 blocking effect Effects 0.000 claims description 13
- 238000011144 upstream manufacturing Methods 0.000 claims 2
- 230000000694 effects Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40006—Architecture of a communication node
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/376—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a contention resolving method, e.g. collision detection, collision avoidance
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
Die vorliegende Erfindung betrifft eine Schaltungsanordnung,
welche den gleichzeitigen Sendezugriff mehrerer Geräte auf
einen Datenbus reduziert, wobei jedem Gerät ein Prozessor
zugeordnet ist, der bei Empfang eines Datentelegramms eines
anderen sendenden Gerätes einen Bustreiber für den eigenen
Sendezugriff sperrt.
Eine derartige Schaltungsanordnung für einen sogenannten
Multimaster-Betrieb ist beispielsweise aus der Broschüre von
Phillips Semiconductors, 80C51-Based 8-Bit Microcontrollers,
März 1993, Seite 726 bis 733 bekannt. Bei einem Multi
master-Betrieb kann jedes der an den Datenbus angeschlosse
nen Geräte Informationen an alle anderen Bus-Teilnehmer
übertragen. Dabei kann es vorkommen, daß zwei oder mehrere
Geräte gleichzeitig Daten aussenden wollen. Bei einem sol
chen Mehrfach-Sendezugriff ist eine fehlerfreie Datenüber
tragung nicht mehr möglich. Um diese Situation weitgehend zu
vermeiden, ist gemäß dem Stand der Technik jeder
Bus-Teilnehmer mit einem Prozessor ausgestattet, der den
Sendebetrieb seines Gerätes verhindert, sobald er ein von
einem anderen Gerät über den Datenbus ausgesendetes Daten
telegramm empfängt. Dabei wird die erste anstehende Signal
flanke des empfangenen Datentelegramms als externes
Interruptsignal für den Prozessor verwendet, damit dieser
ein Steuersignal für einen Bustreiber generiert, der den
Senderzugriff des Gerätes auf den Datenbus sperrt. Insbeson
dere, wenn der Prozessor das den Bustreiber sperrende
Steuersignal mit Hilfe einer Softwareprozedur erzeugt,
vergeht zwischen der ersten Signalflanke des empfangenen
Datentelegramms und dem Sperren des Bustreibers eine relativ
lange Zeit (10 µs bis 100 µs). In dieser recht großen Zeit
spanne ist immer noch ein Mehrfach-Sendezugriff von Geräten
auf den Bus möglich. Je nach Busauslastung steigt durch den
Mehrfach-Sendezugriff die Fehlerrate der Datentelegramme.
Nur durch zeitaufwendige Verfahren, wie z. B. das Mitsenden
von Quittungsprotokollen, können die Fehler korrigiert wer
den.
Aus der DD 2 68 792 A1 ist ein Buszugriffsverfahren bekannt,
welches den gleichzeitigen Zugriff mehrerer Stationen auf
einen Bus vermeiden soll. Es gibt eine
Überwachungsschaltung, die den Zugriff auf den Bus für ein
eigenes Sendesignal sperrt, während andere Signale über den
Bus übertragen werden. Durch Vergleich zwischen dem eigenen
auszusendenden Signal mit den gerade über den Bus
übertragenen Signalen wird der Bus als belegt erkannt und
der eigene Übertragungsversuch für die Dauer einer zufällig
gewählten Wartezeit ausgesetzt. Dadurch wird möglicherweise
nicht unmittelbar nach Beendigung einer Signalübertragung
einer anderen Station die Gelegenheit für einen eigenen
Buszugriff wahrgenommen. Die zufällig gewählte Wartezeit für
einen erneuten Buszugriff führt also unter Umständen zu
einer nicht sehr effizienten Busbelegung.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Schal
tungsanordnung der eingangs genannten Art anzugeben, welche
die Möglichkeit von Mehrfach-Sendezugriffen auf einen Daten
bus weitgehend ausschließt und dabei für eine möglichst
effiziente Busbelegung sorgt. Erfindungsgemäß wird diese
Aufgabe durch die Merkmale des Patentanspruchs 1 gelöst.
Vorteilhafte Weiterbildungen der Erfindung gehen aus den
Unteransprüchen hervor.
Nach der Erfindung wird mittels einer wenig aufwendigen
Logikschaltung bei Erscheinen einer Signalflanke eines über
den Datenbus übertragenen Datentelegramms nach einer sehr
kurzen Verzögerungszeit (ca. 30 ns) der Bustreiber zum
Sperren veranlaßt, so daß das eigene Gerät keine Daten aus
senden kann. Gleichzeitig signalisiert die Logikschaltung
dem Prozessor, ein Steuersignal bereitzustellen, welches den
Bustreiber solange sperrt, wie Daten von anderen sendenden
Geräten empfangen werden. Die Verarbeitungszeit des Prozes
sors für die Ausgabe eines Steuersignals ist damit völlig
unkritisch geworden. Da aufgrund der Erfindung Mehr
fach-Sendezugriffe auf den Datenbus bis auf sehr seltene
Fälle ausgeschlossen werden, erübrigen sich aufwendige
Fehlerkorrekturverfahren.
Anhand eines in der Zeichnung dargestellten Ausführungsbei
spiels wird nachfolgend die Erfindung näher erläutert. Es
zeigen: Fig. 1 ein Blockschaltbild eines an einen Datenbus
angeschlossenen Gerätes und Fig. 2 Signaldiagramme zu die
sem Blockschaltbild.
In der Fig. 1 ist ein Ausschnitt aus einem Datenbus DB mit
einem daran angeschlossenen Teilnehmer, einem Daten empfan
genden oder sendenden Gerät GR. Alle an den Datenbus DB an
geschlossenen Geräte sind, wie an dem in Fig. 1 bei spiel
haft dargestellten Gerät gezeigt, mit einem Prozessor PZ
ausgestattet, und es ist ihnen ein Bustreiber BT und eine
Logikschaltung LS zugeordnet. Das Gerät GR weist einen Ein
gang für empfangene Datentelegramme RX, die von einem ande
ren an den Datenbus angeschlossenen Geräte ausgesendet wor
den sind, und einen Ausgang für selbst ausgesendete Datente
legramme TX auf. Der Bustreiber BT dient dazu, die Ausgabe
von ausgesendeten Datentelegrammen TX zu sperren, solange
noch Datentelegramme RX von einem anderen Gerät empfangen
werden, oder die ausgesendeten Datentelegramme TX auf den
Datenbus DB durchzuschalten, wenn gerade kein anderes- Gerät
sendet. Der Prozessor PZ erzeugt ein Steuersignal EN, das
den Bustreiber BT je nach Situation entweder sperrt oder
freischaltet. Die Information darüber, ob der Prozessor ein
Steuersignal EN zum Sperren oder zum Freischalten des Bus
treibers BT generieren soll, erhält der Prozessor PZ von der
Logikschaltung LS. Der Logikschaltung LS werden sowohl die
empfangenen Datentelegramme RX als auch die vom Gerät selbst
auszusendenden Datentelegramme TX zugeführt. Ein Ausgangs
signal IN der Logikschaltung LS informiert den Prozessor PZ
darüber, ob er ein sperrendes Steuersignal EN erzeugen soll,
und das Ausgangssignal TXO signalisiert, daß der Bustreiber
für das eigene Aussenden von Datentelegrammen TX freige
schaltet werden kann. Die Logikschaltung LS gibt außerdem
unmittelbar nach Empfang einer ersten Signalflanke eines
empfangenen Datentelegramms RX ein Steuersignal für den Bus
treiber BT ab, um ihn zu sperren. Dieses Steuersignal liegt
nach einer sehr kurzen Verzögerungszeit (ca. 20 ns) nach
Erscheinen der ersten Signalflanke am Empfangseingang des
Gerätes GR an. Zur gleichen Zeit wird dem Prozessor PZ über
ein Ausgangssignal IN der Logikschaltung LS signalisiert,
daß er sein Steuersignal EN generieren kann, das den Bus
treiber BT für die gesamte Dauer des gesendeten Datentele
gramms RX sperrt. Da also die Logikschaltung LS eine sofor
tige anfängliche Sperrung des Bustreibers BT bewirkt, hat
der Prozessor genügend Zeit, z. B. über eine Software, das
Steuersignal EN bereitzustellen.
Die Logikschaltung LS besteht im wesentlichen aus einer
Flip-Flop-Schaltung FF mit zwei Eingängen und drei Ausgän
gen. An einem Eingang der Flip-Flop-Schaltung FF liegen die
empfangenen Datentelegramme RX und an dem anderen Eingang
die von dem Gerät GR selbst gesendeten Datentelegramme TX
an. Der Eingang für die empfangenen Datentelegramme RX ist
mit einem Verzögerungsglied T1 beschaltet, welches das den
Bustreiber BT sperrende Ausgangssignal des Flip-Flop FF
solange im sperrenden Zustand hält, wie der Prozessor PZ an
Zeit benötigt, um sein Steuersignal EN zu bilden. In dem
dargestellten Ausführungsbeispiel sind das Ausgangssignal
des Flip-Flops für den Bustreiber BT und das Steuersignal EN
des Prozessors PZ gemeinsam auf ein NOR-Gatter geführt,
dessen Ausgangssignal letztendlich den Bustreiber BT
steuert.
Auf die schaltungstechnische Realisierung der Logikschaltung
LS im dargestellten Ausführungsbeispiel wird hier nicht
detailliert eingegangen, weil sie sich aus der nachfolgenden
Beschreibung der in Fig. 2 dargestellten Signaldiagramme
von selbst erklärt. Außerdem gibt es eine Vielzahl anderer
einfach aufgebauter Gatterschaltungen, welche dieselbe
Funktion erfüllen.
In der Fig. 2 sind im oberen Teil die Ein- und Ausgangssi
gnale des Gerätes GR für einen ersten Fall - ein empfangenes
Datentelegramm RX erscheint vor einem zu sendenden Datente
legramm TX - und im unteren Teil die Ein- und Ausgangssigna
le für einen zweiten Fall - ein auszusendendes Datentele
gramm TX erscheint vor einem empfangenen Datentelegramm RX -
dargestellt.
Im Fall 1 wird angenommen, daß über den Datenbus DB ein von
einem anderen Gerät ausgesendetes Datentelegramm RX, das aus
mehreren in Fig. 2 angedeuteten Bytes besteht, mit seiner
ersten Signalflanke vom Gerät GR empfangen wird, bevor das
Gerät selbst ein erstes Byte eines auszusendenden Datentele
gramms TX abgibt. Mit der ersten Signalflanke des ersten
empfangenen Bytes RX stellt die Logikschaltung RS nach einer
sehr kurzen Verzögerungszeit (ca. 20 ns) ein Ausgangssignal
IN und ebenso ein den Bustreiber BT sperrendes Signal be
reit. Wie bereits oben beschrieben, initiiert das Ausgangs
signal IN in dem Prozessor PZ die Ausgabe eines den Bustrei
ber BT sperrenden Steuersignals EN. Das Ausgangssignal IN
der Logikschaltung ES steht nach der ersten Signalflanke
eines Bytes jeweils für eine Zeit t1 an, welche so bemessen
ist, daß der Prozessor PZ sein Steuersignal EN in den
Sperr-Zustand setzen kann. Die Zeit t1, in der das Signal IN
aufrechterhalten wird, gibt das Verzögerungsglied T1 in der
Logikschaltung LS vor. Das Gerät GR versucht ständig sein
Datentelegramm TX auszusenden, es kann aber nicht auf den
Datenbus DB gelangen, weil der Bustreiber BT solange
gesperrt ist, wie weitere Bytes eines von einem anderen
Gerät ausgesendeten Datentelegramms RX empfangen werden. Das
Steuersignal EN des Prozessors PZ behält für die gesamte
definierte Länge des empfangenen Datentelegramms RX den
sperrenden Zustand aufrecht.
Entsteht nun nach einem empfangenen Datentelegramm eine
zeitliche Lücke, in die ein von dem Gerät GR selbst ausge
sendetes Byte TX fällt, so kann die Logikschaltung LS das
Ausgangssignal IN in den Sperr-Zustand versetzen. Dagegen
wird das Ausgangssignal TXO gesetzt, welches dem Prozessor
PZ signalisiert, daß der Bustreiber BT für das Senden des
eigenen Datentelegramms TX freigeschaltet werden kann.
Falls mit dem Senden schon vorher vergeblich begonnen wurde,
muß das Datentelegramm wiederholt werden. Das nach Beendi
gung des empfangenen Datentelegramms in den Freischal
te-Zustand gefallene Steuersignal EN bleibt solange in die
sem Zustand, wie das Signal TXO gesetzt ist. Sollen bei
spielsweise zwei Telegrammblöcke TX unmittelbar (zeitlicher
Versatz von z. B. 950 µs) hintereinander ausgesendet werden,
so sorgt ein Verzögerungsglied T2 in der Logikschaltung LS
dafür, daß das Signal TXO für diese Verzögerungszeit t2 ge
setzt bleibt. Nach dem Senden des letzten Bytes TX geht das
Steuersignal EN wieder in den Sperr-Zustand über.
Die Logikschaltung LS kann Bestandteil eines ASIC-Bausteins
oder im Prozessor, oder im Bustreiber integriert sein oder
mit diskreten Standardbausteinen realisiert sein.
Claims (4)
1. Schaltungsanordnung, welche den gleichzeitigen Sendezu
griff mehrerer Geräte auf einen Datenbus reduziert, wobei
jedem Gerät ein Prozessor zugeordnet ist, der bei Empfang
eines Datentelegramms eines anderen sendenden Gerätes einen
Bustreiber für den eigenen Sendezugriff sperrt, dadurch
gekennzeichnet, daß jedem Gerät (GR) eine Logikschaltung
(LS) zugeordnet ist, die mit der ersten empfangenen Signal
flanke des von einem anderen Gerät ausgesendeten Datentele
gramms (RX) einen Impuls erzeugt, der einerseits den Bus
treiber (BT) sperrt und andererseits dem Prozessor (PZ)
signalisiert (IN), ein dem Bustreiber (BT) für die gesamte
Dauer des gesendeten Datentelegramms (RX) sperrendes Steuer
signal (EN) bereitzustellen, und daß die Logikschaltung (LS)
ein Sendefreigabesignal (TXO) an den Prozessor (PZ) abgibt,
wenn eine Sendesignalflanke (TX) des eigenen Gerätes (GR)
vor einer empfangenen Signalflanke eines von einem anderen
Gerät ausgesendeten Datentelegramms (RX) erscheint, so daß
der Prozessor (PZ) ein Steuersignal (EN) abgibt, das den
Bustreiber (BT) für die gesamte Dauer des selbst zu senden
den Datentelegramms (TX) freischaltet.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich
net, daß einem ersten Eingang einer Flip-Flop-Schaltung (FF)
die Empfangs-Datentelegramme (RX) und einem zweiten Eingang
die Sende-Datentelegramme (TX) zugeführt sind, daß die
Flip-Flop-Schaltung (FF) drei Ausgangssignale erzeugt, von
denen das erste Ausgangssignal, wenn eine Empfangssignal
flanke am ersten Eingang anliegt, den Bustreiber (BT)
solange sperrt, bis der Prozessor (PZ) sein Steuersignal
(EN) für das Sperren des Bustreibers (BT) abgibt, das zweite
Ausgangssignal (IN) dem Prozessor (PZ) das Vorliegen einer
Empfangssignalflanke signalisiert und das dritte Ausgangs
signal das Sendefreigabesignal (TXO) für den Prozessor (PZ)
darstellt.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeich
net, daß dem ersten Eingang der Flip-Flop-Schaltung (FF) ein
Verzögerungsglied (T1) vorgeschaltet ist, welche bewirkt,
daß nach Erscheinen einer Empfangssignalflanke ein den Bus
treiber (BT) sperrender Impuls solange dauert, bis der Pro
zessor (PZ) sein Steuersignal (EN) für das Sperren des Bus
treibers (BT) abgibt.
4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeich
net, daß dem zweiten Eingang der Flip-Flop-Schaltung (FF)
ein Verzögerungsglied (T2) vorgeschaltet ist, welches be
wirkt, daß das Sendefreigabesignal (TXO) auch während der
Zeit zwischen zwei aufeinanderfolgenden zu sendenden Daten
telegrammen (TX) aufrechterhalten bleibt.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1995115384 DE19515384C2 (de) | 1995-04-26 | 1995-04-26 | Schaltungsanordnung, welche den gleichzeitigen Sendezugriff mehrerer Geräte auf einen Datenbus reduziert |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1995115384 DE19515384C2 (de) | 1995-04-26 | 1995-04-26 | Schaltungsanordnung, welche den gleichzeitigen Sendezugriff mehrerer Geräte auf einen Datenbus reduziert |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19515384A1 DE19515384A1 (de) | 1996-11-07 |
DE19515384C2 true DE19515384C2 (de) | 1997-05-15 |
Family
ID=7760442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1995115384 Expired - Fee Related DE19515384C2 (de) | 1995-04-26 | 1995-04-26 | Schaltungsanordnung, welche den gleichzeitigen Sendezugriff mehrerer Geräte auf einen Datenbus reduziert |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE19515384C2 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB201311248D0 (en) * | 2013-06-25 | 2013-08-14 | Amantys Ltd | Low-skew communication system |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DD268792A1 (de) * | 1988-02-12 | 1989-06-07 | Univ Rostock | Buszugriffsverfahren |
-
1995
- 1995-04-26 DE DE1995115384 patent/DE19515384C2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE19515384A1 (de) | 1996-11-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3787393T2 (de) | Verfahren zur Mehradresskommunikation. | |
DE2165667C3 (de) | Zeitmultiplex-Übertragungseinrichtung | |
EP0039036B1 (de) | Datenübertragungssystem | |
DE69332804T2 (de) | Verfahren und vorrichtung zur nrz-datensignalenübertragung durch eine isolierungbarriere in einer schnittstelle zwischen nachbarvorrichtungen auf einem bus | |
DE3115455C2 (de) | ||
DE69433098T2 (de) | Vorrichtung zur Übertragung von Daten | |
DE3300260C2 (de) | ||
DE3532439C2 (de) | ||
DE3829748A1 (de) | Modem-system | |
DE19857154C1 (de) | Verfahren zur Datenübertragung | |
DE3113332C2 (de) | ||
DE3140058A1 (de) | Vielfachdatensystem | |
DE3789791T2 (de) | Datenübertragungsvorrichtung. | |
DE1226635B (de) | Verfahren und Schaltungsanordnung zur Fest-stellung fehlerhafter Impulsregenerierverstaerker | |
DE3224664A1 (de) | Schaltung zur erkennung von datenkollisionen in einem optischen datenbus und schaltung zur erkennung des datenfreien zustandes des busses | |
DE2515921A1 (de) | Schaltungsanordnung zur korrektur des schlupffehlers in einem pcm-uebertragungssystem | |
DE102018202614A1 (de) | Vorrichtung und Verfahren für eine Sende-/Empfangseinrichtung eines Bussystems | |
DE69221451T2 (de) | Scrambler, Descrambler und Synchronisierer für ein Datenübertragungssystem | |
DE69201282T2 (de) | Differentielle Datenübertragung zwischen mindesten zwei elektronischen Bauteilen in einem Kraftfahrzeug. | |
DE19515384C2 (de) | Schaltungsanordnung, welche den gleichzeitigen Sendezugriff mehrerer Geräte auf einen Datenbus reduziert | |
DE69003261T2 (de) | Verfahren und Vorrichtung für hierarchischen Zugriff zu einem Nachrichtenübertragungsnetz. | |
DE69830231T2 (de) | Steuerverfahren für vermittlungseinheit und danach arbeitende anordnung | |
DE112009000087B4 (de) | Fahrzeug-Weiterleitungs-Verbindungseinheit | |
DE3327489C2 (de) | ||
DE4005087C1 (en) | Connector unit for domestic power installation - has adaptor for specific function allowing data transmission via bus and data lines |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |