DE2413603C2

DE2413603C2 - Schaltungsanordnung zum Erkennen von Frequenzen

Info

Publication number: DE2413603C2
Application number: DE19742413603
Authority: DE
Inventors: Wilhelm Dipl.-Phys. 3200 Hildesheim Hegeler
Original assignee: Blaupunkt Werke GmbH
Current assignee: Blaupunkt Werke GmbH
Priority date: 1974-03-21
Filing date: 1974-03-21
Publication date: 1986-01-16
Also published as: DE2413603A1

Description

Die Erfindung gehi aus von einer Schaltungsanordnung aus der Gattung, die durch "!en Oberbegriff des Anspruches 1 definiert ist

Der Erfindung iag das Problem zugrunde, diskrete Frequenzen zuverlässig aus einem Frequenzgemisch zu erkennen.

Bei der bekannten sogenannten Zählmethode, bei der die Periodendauer der Frequenzen ausgezählt wird, können Zähler durch Kombination optimal für jedes gegebene Problem ausgelegt werden, so daß eine schnelle Messung erfolgen kann. Sie haben die Eigenschaft, leicht digital programmierbar zu sein. Allerdings hat diese Methode den großen Nachteil, sofort auf Fremdsignale, die dem Eingangssignal überlagert sind, zu reagieren. Es werden nämlich die Nulldurchgänge verschoben, wenn überlagerte Frequenzen existieren. Somit ist keine exakte Auswertung mehr möglich.

Als weitere Methode zur Frequenzerkennung ist die PLL-Methode bekannt. Bei ihr werden die Frequenz und auch die Phasenlage eines regelbaren Oszillators mit der Frequenz bzw. Phasenlage eines Eingangssignals in ein festes, definiertes Verhältnis gebracht. Folgt die Oszillatorfrequenz der Eingangsfrequenz, so sagt man, das Eingangssignal i . mit dem Oszillaiorsignai »verriegelt« oder die Schaltung ist »eingerastet«.

Eine entsprechende Schaltung ist aus der DE-OS 22 04 225 bekannt.

In der DE-OS 1516 066 ist ein modifiziertes Frequenzmeßgerät beschrieben, in dem alternativ zu der zu messenden Frequenz deren verdoppelte Frequenz mit einer Bezugsfrequenz verglichen wird. Die Einschaltdauer der Meßfrequenz bzw. ihrer Verdoppelung ist variabel und wird von dem Ausgangssignal der Vergleichsstufe gesteuert.

Der Schaltungsanordnung nach der Erfindung lag die Aufgabe zugrunde zu erkennen, ob eine zu messende Frequenz einer Frequenz entspricht, die aus mehreren dicht benachbarten Frequenzen vorgewählt worden ist, wobei alle vorwählbaren Frequenzen durch unterschiedliche Teilerverhältnisse aus einer Bezugsfrequenz ableitbar sind

Die Merkmale der Erfindung gegenüber dem Stand der Technik sind im kennzeichnenden Teil des Anspruchs 1 festgehalten.

ίο Mit Hilfe der Zeichnung wird die Erfindung zunächst allgemein und dann anhand eines Ausführungsbeispieles beschrieben. Es zeigt

F i g. 1 ein Blockschaltbild zur Frequenzerkennung unter Verwendung von digitalen Steuersignalen,

Ftg. 2 Schaltung zum Erkennen von diskreten Frequenzen mittels einer phasenverriegelten Regelschleife (PLL).

Das zu erkennende Eingangssignal Ie und das Ausgangssignal eines spannungsgesteuerten Frequenzteilers 101 — bei Bedarf kann es auch ein Frequenzvervielfacher sein — liegen als Digitalsignale an den Eingängen eines Phasenkomparators 100, der z. B. aus einem Antivalenzglied bestehen kann.
Am Eingang des Frequenzteilers 101 liegt eine konstante Signalfrequenz Sf- Durch Multiplikation dieser Frequenz mit einem geeigneten Faktor a erhält man die Eingangsfrequenz /V am Phasenkomparator 100. Zur Verdeutlichung der Erfindung sei als Beispiel der Fall a = 1/10 angenommen. In diesem Fall wird der Frequenzteiler 101 so programmiert, daß er die konstante Signalfrequenz ff z. B. durch 9 oder durch 11 teilt, je nachdem, weiche Binärinformation er über einen Steuereingang vom Phasenkomparator 100 erhält.

Wenn die Schaltung verriegelt ist, wird der Frequenzteiler 101 gleich häufig die Binärinformationen 0 und 1 erhalten, und er wird im Mittel durch 10 teilen. Erhält er nicht gieich häufig die Binäriniormäliunen C und i, teilt er nicht mehr im Mittel durch 10. jedoch wird er schnell zu verriegelten Zustand mit einem mittleren Teilverhältnis von 1 :10 hingezogen, wie im /olgenden Anwendungsbeispiel dargelegt wird.

Bei diesem Ausführungsbeispiel handelt es sich um eine Schaltung zur Bereichskennung auf dem Gebiet des Verkehrsfunks. Es besteht die Aufgabe, zu erkennen, ob verschiedene Bereichsfrequenzen, die in einem bestimmten Teilerverhältnis zu einer Frequenz von 57 kHz stehen, in einem Frequenzgemisch enthalten sind.

Die Frequenz von 57 kHz wird über einen Schmitt-

V) Trigger 4 einem Vier-Bit-Frequenzteiler 1 zugeführt, der so programmiert ist, daß er die Frequenz durch 13 oder durch 11 teilt je nachdem, welches Potential an einem Steuereingang B liegt Liegt am Steuereingang B ein binäres Signal 1, teilt der Frequenzteiler durch 13, beim Steuersignal 0 teilt er durch 11.

Die so gewonnene Frequenz gelangt vom Ausgang des Vier-Bit-Frequenzteilers 1 an den Eingang eines Sechs-Bit-Frequenzteilers 2, der in Verbindung mit einer voreinstelibaren Logikschaltung so aufgebaut ist, daß er die ankommende Frequenz je nach Bereichsein-Stellung durch 50, 42, 34, 30, 26 oder 22 teilt. Die Bereichseinstellung geschieht mit Hilfe eines Drehwählers 14, dessen Kontakte in bestimmter Weise mit den Eingängen von vier verschiedenen NAND-Gattern 15 verbunden sind, über deren Ausgänge die vier Steuereingänge G, H, I. /des Sechs-Bit-Frequenzteilers 2 angesteuert werden.

Die Ausgangsfrequenz am Sechs-Bit-Frequenzteiler

2 wird einem Zwei-Bit-Frequenzteiler 3 zugeführt, der sie durch vier teilt Das am Ausgang L liegende Signal wird an den einen Eingang eines Antivalenzgliedes 6 gelegt

Das Bereichskennsignal BK, von dem ermittelt werden soll, ob es eine bestimmte Bereichskennfrequenz enthält, wird über einen Schmitt-Trigger 5 dem zweiten Eingang M des Antivalengliedes 6 zugeführt

Ober den Ausgang des Antivalenzgliedes 6 wird der Steuereingang B des Vier-Bit-Frequenzteilers 1 angesteuert

Sind die Momentanwerte der beiden Signale an den Eingängen des Antivalenzgliedes 6 gleich, erhält der 4-Bit-Frequenzteiler 1 über den Steuereingang B die Information 0, und er ist so programmiert daß er in diesem Fall die Frequenz von 57 kHz durch 11 teilt. Sind die Momentanwerte der beiden Signale nicht gleich, erhält der Vier-Bit-Frequenzteiler 1 die Information !,und er teilt dann die Frequenz durch 13.

Wenn der Vier-Bit-Frequenzteiler 1 im zeitlichen Mittel durch 12 teilt d. h. am Steuereingang B ein Tastverhältnis 1 :1 herrscht dann steht am Ausgang L die gewählte Bereichskennfrequenz in symmetrischer Rechteckform.

In den nachfolgenden Betrachtungen soll die Funktionsweise der Schaltungsanordnung näher erläutert werden. Dazu werden folgende Bezeichnungen eingeführt:

f_M sei eine am Eingang M liegende Frequenz, f_L sei eine am Ausgang L liegende Frequenz, /, und f₂ seien die beiden Grenzfrequenzen am Ausgang L die durch dip Teilerverhältnisse des Vier-Bit-Frequenzteilers 1 bestimmt sind, und es gelte

/■ > 4 > h

Mit φ werde die Phasendifferenz zwischen zwei Flanken gleicher Richtung der Signale an M und L bezeichnet, wobei als Bezugsperiode die der tieferen Frequenz im Bereich — ,τ bis -Kt genommen werde.

Wenn die beiden Frequenzen an M und L nahezu gleich groß sind, dann entsteht am Steuercingang B ein Signal mit der doppelten Frequenz und einem Tastverhältnis \φ\ zu jr—\q\. Dieses Tastverhältnis am Ausgang L ist periodisch mit einer Frequenz

,_t_ JfL/i

Die Phasendifferenz φ ändert sich während einer Periode der Differenzfrequenz /]w—/Z um den Winkel 2,t, und es gilt in guter Näherung

Diese Differentialgleichung hat die Lösung:

= η

Unter den Bedingungen f\ ä (μ δ h und φ => |^| strebt der Ausdruck für φ für große Zeiten t gegen den Grenzwert

/, -Zi

da der Exponentialterm der obigen Lösung gegen null konvergiert.

Stellt man die Grenzfrequenz f\ und h so ein, daß die Frequen? /«deren arithmetisches Mittel ist

/1 + /2

dann ergibt sich für die Phasendifferenz φ der Wert

Es sind noch die möglichen Fälle zu betrachten, bei denen die Frequenz /Ά/ außerhalb des Bereichs liegt der durch die Grenzfrequenzen f\ und h gebildet wird, d. h. die Fälle /λ/ < /2 und f\ < f.u.

Wenn gilt f_m < /?, dann strebt φ nicht gegen den konstanten Term

Zu -h

weii letzterer negativ ist und somit ψ — —\g\ gilt, wodurch der Exponentialterm für große Zeiten / nicht gegen null konvergiert
Wenn gilt/ί < /«. dann ist der konstante Term

und φ nimmt wieder einen negativen Wert an, was wiederum ein Konvergieren des Exponentialterms gegen null verhindert.

Es ist also zusammenfassend festzustellen, daß die PLL-Schaltung nur dann einrasten kann, wenn der Exponentialterm in der obigen Differentialgleichung für große Zeiten f gegen null konvergiert. Dies ist nur dann der Fall, wenn gilt φ = |$f| und h > /« > 6-

Wenn die Frequenzen /« und (l nicht in der gleichen Größenordnung liegen, ist am Steuere!ngan_L: B das Tastverhältnis über eine /j.-Periode gemittelt nahezu 1 :1. Man erhält dann

4 =

und eine Nachsteuerung und ein Einrasten der PLL-Schaltung kann nicht stattfinden.

Wenn die PLL-Schaltung eingerastet ist, dann wird zur weiteren Auswertung eine Information benötigt, daß dieser Zustand erreicht ist.

Der Sechs-Bit-Frequenzteiler 2 ist als 1/n-Teiler geschaltet und kann, wie oben beschrieben, auf die für den VeYkehrsfunk erforderlichen Teilerverhältnisse eingeste'li werden.

Der Zwei-Bit-Frequenzteiler 3 ist ein Dualzähler mit den Ausgängen K und L. Am Ausgang K steht eine Rechteckfolge (Tastverhältnis 1 :1) mii einer doppelt jo großen Frequenz wie am Ausgang L. Jede Flanke der Rechteckfolge an L fällt mit einer Flanke der Rechteckfolge an K zusammen.

Die Rechteckfolgen an den Ausgängen K und L werden an die beiden Eingänge eines Antivalenrgliedes 7 gelegt, und man erhält an dessen Ausgang eine Rechteckfolge mit der gleichen Frequenz wie an L, jedoch gegenüber letzterer um 90° phasenverschoben.

Wenn die PLL-Schaltung eingerastet ist, hat die am Eingang M liegende Frequenz gegenüber der Rechteckfolge am Ausgang des Antivalenzgliedes 7 in diesem Ausführungsbeispiel eine Phasendifferenz von 180°.

Diese beiden Signale werden auf die Eingänge des Antivalenzgliedes 8 gelegt, und man erhält im eingerasteten Zustand am Ausgang den Dauerzustand I.

Der Ausgang des Antivalenzgliedes 8 ist mit einem Integrierglied aus einem Widerstand 9 und einem Kondensator 10 verbunden. An dem Kondensator 10 steht bei eingerasteter PLL-Schaltung das gleiche Signal wie am Ausgang des Antivalenzgliedes 8.

Bei nicht eingerasteter PLL-Schaltung sind die Frequenzen an den Ausgängen M und L. und somit an den Eingängen des Antivalenzgliedes 8, unterschiedlich, und es gelten die gleichen Überlegungen wie oben an dem Antivalenzglied 6. Am Kondensator 10 stellt sich die Hälfte des Spannungswertes ein, der dem logischen I-Zustand entspricht.

Hier/11 2 Blatt Zeichnungen

20

25

30

35

40 45 50 55 60 65

Claims

Patentansprüche:

1. Schaltungsanordnung zur Erkennung des Auftretens eines ersten Rechteckimpulssignals vorwählbarer diskreter Frequenz mit einer die Frequenzdifferenz bewertenden Vergleichsstufe zum Vergleich des ersten Signals mit einem zweiten Digitalsignal bekannter Frequenz, wobei eines der Signale aus zwei alternierend einschaltbaren Signalgeneratoren unterschiedlicher Frequenz gewonnen wird, deren Einschaltdauer vanabei ist und von dem Ausgangssignal der Vergleichsstufe gesteuert wird, dadurch gekennzeichnet, daß das zweite Signal einem, einer Konstantfrequenzquelle nachgeschalteten, zwischen zwei Teilverhältnissen umschaltbaren Frequenzteiler (1 —3) entnommen ist, daß die Stufe zum Vergleich des ersten Signals mit dem zweiten Signal ein erstes Antivalenzglied (6) ist, dessen Ausgangssignal entsprechend seiner Augenblicksphasenlage das jeweilige Teilerverhältnis bestimmt und daß das erste Signal mit dem um 90° in der Phase gedrehten zweiten Signal auf ein zweites Antivalenzglied (8) gegeben wird, dessen integriertes Ausgangssignal die Erkennungsanzeige steuert.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die letzte Stufe (3) des Frequenzteilers durch 2 oder ein Vielfaches von 2 teilt.