DE2362098C2

DE2362098C2 - Integrierte logische Schaltung

Info

Publication number: DE2362098C2
Application number: DE2362098A
Authority: DE
Inventors: Gerald William Centreville Va. Leehan
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1972-12-29
Filing date: 1973-12-14
Publication date: 1982-02-25
Also published as: JPS4999283A; FR2212710B1; CA1000809A; US3832574A; JPS548439B2; DE2362098A1; IT1001601B; GB1444237A; FR2212710A1

Description

Die Erfindung betrifft eine integrierte logische Schaltung mit einer Anzahl von auf einem Halbleiterplättchen angebrachten Feldeffekttransistoren, die eine Eingangsstufe und mindestens eine Ausgangsstufe bilden mit einer /wischen diesen wirksamen Koppelkapazität.

Aus der DE-OS 20 64 977 ist eine Schallungsanordnung zur Pegelwiederherstellung bekannt, bei der eine Impulsquelle über einen als Schalter umsteuerbaren Transistor nach einer aus zwei Komplementären, unterschiedliche Schwellenwerte aufweisende Transistoren bestehenden Ausgangsstufe durchgeschaltet werden kann. Zur Neutralisation der Schwellenspannung des Koppeltansistors wird eine zusätzliche Vorspannungsquelle für die Ausgangsstufe verwendet.

Ferner ist es aus der US-PS 36 51 342 bekannt, wie man die Schaltgeschwindigkeit von Ausgangstransistoren erhöhen kann. Zu diesem Zweck werden zwischen der e'iicn Ausgangsklemme des stark kapazitiv belasteten Ausgangstransistors und der anderen Ausgangsklemme zwei in Reihe geschaltete Transistoren vorgesehen, die einen rasch durchschaltbaren Stromkreis für die Ableitung der Ladung auf der Kapazität des Ausgangstransistors darstellt. In einer dort offenbarten Schaltung werden dazu zwei komplementäre Transistoren verwendet.

Die Erfindung ist jedoch weder mit dem einen noch mit dem anderen Problem befaßt.

Die der Erfindung zugrundeliegende Aufgabe besteht bei einer Schaltungsanordnung der eingangs genannten Art vielmehr darin, den Einfluß der Koppelkapazität bzw. der Schaltungskapazität auf die Impulsflanken auszuschalten und damit gleichzeitig zu erreichen, daß der Ruhestfomvefbraüch gesenkt wird. Dies ist

insbesondere von Bedeutung für die Ankopplung mehrerer Ausgangsstufen an eine Eingangsstufe, d. h. für das »fan oul«.

Wenn man nämlich bisher einen einzigen logischen Schaltkreis oder eine einzige logische Stufe dazu benutzt hat, eine Anzahl nachfolgender logischer Stufen in einer integrierten logischen Schaltung anzusteuern, hing die Anstiegszeit des Ausgangssignals der ersten logischen Stufe von fan out und der Aufladung der nachfolgenden Stufen ab. Dies geht auf den Einfluß der Aufladung der Koppelkapazität zurück, die auch die Kapazität zwischen den einzelnen Elektroden der Eingangs-FETs der nachfolgenden logischen Stufen mit umfaßt sowie die Kapazität der Metallisierung, die die Stufen miteinander verbindet, die diese Kapazität auf π denjenigen FET hat, dessen Aufladegeschwindigkeit die Anstiegszeit beeinflußt.

In bekannten NOR-Schaltungen sind die Auflade- und Entladestromkreise für die Koppelkapazität mit einem gemeinsamen Ausgangsknotenpunkt der logischen Schaltung verbunden. Somit wird de' logische Ausgangskotenpunkt durch die Koppelkapazität aufgeladen und damit werden Impulsanstiegszeiten am Knotenpunkt durch die Koppelkapazität beeinflußt.

Ferner ist es ganz allgemein bekannt, einen Chip oder ein Halbleiterplättchen mit Feldeffekttransistoren aufzubauen, die unterschiedliche Schwellenwerteigenschaften aufweisen, vergleiche US-PS 35 02 950, obgleich die Anwendung dieses Gedankens auf eine bestimmte Schaltung dort nicht offenbart ist. Ferner ist es an sich auch bekannt, Gate-Elektroden verschiedener Größe auf einem einzelnen Halbleiterplättchen oder Chip zu benutzen, wie dies beispielsweise in der US-PS 35 39 839 offenbart ist. In dieser Patentschrift werden jedoch die verschiedenen großen Gale-Elektroden da/u benutzt, die Kanalleitfähigkeiten /u steuern und nicht die Schwellwertspannung des Feldeffekltransistors.

Die der Erfindung zugrundeliegende Aufgabe wird somit in einer Schaltungsanordnung der eingangs genannten Art dadurch gelöst, daß die Eingangsstufe einen ersten Feldeffekttransistor, der mit seiner Gateelektrode und mit seiner Drainelektrode an einer Spannungsquelle und mit seiner Sourceelektrode an einem ersten Knotenpunkt angeschlossen ist. sowie einen zweiten Feldeffekttransistor, dessen Drainelektrode mit dßr .Spannungsquelle, dessin Gateelektrode mit dem ersten Knotenpunkt und dessen Sourceelektrode mit einem /weilen Knotenpunkt verbunden ist. und einen dritten Feldeffekttransistor enthält, dessen Gate- und Drainelektroden mi' dem /weiten Knotenpunkt und dessen Sourceelektrode mit dem ersten Knotenpunkt verbunden ist. und daß eine Anzahl von mit dem ersten Knotenpunkt verbundenen F.ingangs-FET und eine An/ahl von gleichartig aufgebauten Stufen mit jeweils einem F.ingings-FET vorgesehen sind, dessen « Gateelektrode mit dem /weiten Knotenpunkt verbun den ist und daß die Gateclektrodenbereiche des dritten Feldeffekttransistors und der Eingangs-FET so ausgestaltet sind, daß die Schwellenwcrtspannti'ig des dritten Feldeffekttransistors kleiner ist als die Schwellenwert- <>o spannung der Eingangs Feldeffekttransistoren.

Weitere Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.

Eine so ausgelegte Schaltung ist eine Hochleistungsschaltung, in der die Übergangszeiten, d. h. die Anstiegs- und Abfallzeiten des Ausgangssignals von der Belastung des Ausgangs relativ unabhängig sind.

Dabei ist die Schaltung so ausgelegt, daß die hohe Leitfähigkeit im Entladestromkreis nur wahrend der Eniladezeit der Schaltung wirksam ist, so daß Ruhestrom^uerbrauch nur in solchen Feldeffekttransistoren stattfindet, die eine geringe Leitfähigkeit aufweisen.

Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den beigefügten Zeichnungen näher beschrieben.

Dabei zeigt

F i g. 1 ein Schaltbild einer bevorzugten Ausführungsform der Erfindung, und

Fig. 2 die Anordnung einer integrierten Schaltung unter Verwendung der vorliegenden Erfindung.

Fig. 1 zeigt einen NOR-Schaltkreis gemäß der Erfindung. Die Eingangssignale für den NOR-Schaltkreis werden den Gate-Elektroden der FETs 2a bis 2/j zugeführt. Wenn allen Gate-Elektroden der FETs 2a bis 2/3 eine logische Null zugeführt wird, d. h. wenn keine der Gate-Elektroden oberhalb ihrer Schwellwertspannung angesteuert wird, dann sind die FETs 4 und 6 eingeschaltet und die Spannung am ' 'lotenpunkt A ist Va.= V'do— Va, wobei V, die Gate-Sourcerpannung über FET 4 ist. Der als Diode geschaltete FET 8 ist gesperrt und der Kondensator 10. der die Koppelkapazität der Verbindung des Ausgangs der logischen Stufe 1 mit der nachfolg nden logischen Stufe Λ/darstelIt, wird von Vpo über FET 6 aufgeladen. Wenn die Kapazität 10 voll aufgeladen ist, dann .st die über dieser Kapazität liegende Spannung gröBer als die Schwellenspannung von FET 12, dem Eingangs-FET der logischen Stufe N. so daß FET 12 eingeschaltet wird. Die logische Stufe N ist ein NOR-Schaltkreis ähnlich Stufe 1.

Der Kondensator 10 wird auf eine Spannung V aufgeladen, die gleich Von— Vt- K, ist. wobei Vt die Gate-Sourcespannung des FET 6 ist. Diese Spannung reicht aus. um die cingangs-FETs aller nachfolgenden logischen Stufen .Anzuschalten. Die Schwellwertsnannung von FET 4 und FET 6 ist kleiner als die Schwellwertspi'.nnung von FET 2. Daher sinj die Gate-Source-Spannungsabfälle über FET 4 und FLT 6 kleiner, als es der Fall sein würde, wenn diese Feldeffekttransistoren die gleichen Schwellwertspannungen hätten wie Feldeffekttransistoren bei einer Technologie mit einem ein/igen Schwellwerf. Da das Ausgangssignal der logischen NOR-Schaltung an der Source-Flektrode des FET 6 auftritt, sieht man. daß für eine gegebene Spannung Vi>i> für unterschiedliche Schwellwertspannungen der Spannungspegel für die logische F.ins höher ist. als wenn alle FETs die gleiche Schwellwertspannung hätten.

Die Gate-Elektrode des FET 6 hat ein großes Verhältnis von Breite zu Länge, so daß die Ausgangsspannung an der Sourc;-Elektrode des FET 6 dem Spann/ngsanstieg an seiner Gate-Elektrode folgt. Auf diese Weise ist der Spannungsansiieg vom fan-out und der Belastung durch ii\e Koppelkapazität unab'iängig.

Wird einer der F.ingangs-FETs 2a bis 2n durch Anlegen einer Gate-Spannung eingeschaltet, die größer ist als die Schuellwertspannung. dann nimm· die Spannung V., am knotenpunkt A unmittelbar ab und schalte! den r ET 6 ab. Fernerhin wird ein Entladestroiri' kreis für die auf der Kapazität 10 befindliche Ladung über die Diode 8 und einer der Eingangs-FETs 2a bis 2n, die eingeschaltet sind, geschaffen. Die Entladung der Kapazität 10 senkt dip Spannung an der Gate-Elektrode des FET 12 ab und schaltet diesen daher aus.

Das Verhältnis der Leitfähigkeit der FETs 2a bis 2n zur Leitfähigkeit des FET 4 ist so gewählt, daß

V.t< Vm- VtD ist. wobei bei Vu die Schwellenwertspannung des FET 12 und VrodieSchwellwerlspannung der Diode 8 ist. Das ist nur möglich, wenn Vj ^ > Vtd ist. Dies wird erreicht, wenn das Halbleiterplättehen so ausgelegt ist, daß die FETs unterschiedliche Schwell- % Wertkapazitäten aufweisen.

Die Leitfähigkeit der Diode 8 kann willkürlich groß gewählt werden, so daß die Entladung der Kapazität 10 durch die Leitfähigkeit der FETs 2a bis 2n bestimmt ist. die durch an ihren Gate-Elektroden angelegte Eingangssignale eingeschaltet sind. Erhöht man die Leitfähigkeit der FETs 2a bis 2n, so erhöht sich damit auch die Interelektrodenkapazität der FETs. Da jedoch die Interelektrodenkapazität die vorhergehende Stufe nicht beeinflußt, wie bereits beschrieben, da die vorhergehende Stufe die gleiche ist wie die soeben beschriebene Stufe, können die FETs 2a bis 2n so ausgelegt werden, daß die Impulsabfallzeit einen

Leitfähigkeiten mit den sich daraus ergebenden großen Interelektroderikapazitälen gibt, wobei man jedoch die normalen, damit verbundenen Nachteile erhält.

Die einzige im Ruhezustand verbrauchte Leitung gehl auf den Stromfluß im FET 4 zurück, der mit niedriger Leitfähigkeit ausgelegt ist. Die FETs mit hoher Leitfähigkeit, z. B. FET 2a bis 2/7 und FET 8 sind nur während der Entladung der Kapazität 10 im Stromkreis eingeschaltet.

Die Arbeitsweise der Schaltung bleibt im wesentlichen unverändert, wenn man die FEts 2a bis 2/j in eirsem Netzwerk aus einer Anzahl von in Reihe und parallel geschalteten Transistoren anbringt, die die logischen Funktionen NAND, ODER-UND-inverter, UND-ODER-Invcrter ausführen.

F i g. 2 zeigt die Anordnung einer integrierten Schaltung gemäß der vorliegenden Erfindung auf einem integrierten Halbleiterplättchen oder Chip. Die Anordnung ist mit dem Weinberger-Algorilhmus verträglich, wie er in der US-PS 34 75 621 offenbart ist. Obgleich diese Anordnung etwas mehr Fläche benötigt als die Standard-NOR-Schaltung, kann die Schallung als eine Treiberschaltung für Schallungen außerhalb des Chips benutzt werden, da sie große außerhalb des Chips liegende Kapazitäten anslcüern kann, ohne dadurch beeinflußt zu werden.

Die Flächen 10 stellen diffundierte Bereiche zur

niMum? f\r*r ^nurpp. und Drain-Fnptctrnripn flor in PIp. i ■****»"***e *-"· ——— — — —...» _...... —_. — .... -_>.. ». ... . _cy

dargestellten FETs dar. Die Verbindung mit den Sourcc- und Drain-Elektroden werden durch Kontakte 16 hergestellt, während 18 die Metallisierung darstellt, die die Verbindungen innerhalb der Schaltungen bildet. Die gestrichelten Bereiche stellen die Gate-Elnkirodcn der verschiedenen FETs dar und sind mit den gleichen Bezugszeichen gestrichen bezeichnet, wie die entsprechenden Feldeffekttransistoren in Fig. 1.

Hierzu 1 Blatt Zeichnungen

fr! is

Claims

Patentansprüche:

1. Integrierte logische Schaltung mit einer Anzahl von auf einem Halbleiterplättchen angebrachten Feldeffekttransistoren, die eine Eingangsstufe und mindestens eine Ausgangsstufe bilden mit einer zwischen diesen wirksamen Koppelkapazität, dadurch gekennzeichnet,

daß die Eingangsstufe einen ersten Feldeffekttransistor (4), der mit seiner Gateelektrode und mit seiner Drainelektrode an einer Spannungsquelle (Voojund mit seiner Sourceelektrode an einem ersten Knotenpunkt (A) angeschlossen ist sowie einen zweiten Feldeffekttransistor (6), dessen Drainelektrode mit der Spannungsquelle (Vod). dessen Gateelektrode mit dem ersten Knotenpunkt (A) und dessen Sourceelektrode mit einem zweiten Knotenpunkt (B) verbunden ist, und einen dritten Feldeffekttransistor (8) enthält, dessen Gate- und Drainelektrode mil dem zweiten Knotenpunkt (B) und «lessen Sourceelektrode mit dem ersten Knotenpunkt (/ψ verbunden ist, und

«laß eine Anzahl von mit dem ersten Knotenpunkt verbundenen Eingangs-FET (2) und eine Anzahl von gleichartig aufgebauten Stufen (N)mh jeweils einem Eingang-FET (12) vorgesehen sind, dessen Gateelektroden mit dem zweiten Knotenpunkt verbunden ist, und daß die Gateelektrodenbereiche des dritten Feldeffekttransistors (8) und der Eingangs-FET (12) so ausgestaltet sind, daß die Schwellenweiispannung des dritten Feldeffekttransistors (3) kleiner ist als die Sch /ellenwer.spannung der Eingangs-Feldeffekttransistoren (12).

2. Integrierte. logische Sclialtur : nach Anspruch 1, dadurch gekennzeichnet, daß die Gatespannung der Eingangs-FETs (12) die Spannung über der Koppelkapazität (10) zwischen dem zweiten Knotenpunkt (B) und dem Eingangs-FET (12) ist. wodurch die Koppeikapazität (10) über den zweiten FET (6) aufladbar ist, wenn der zweite FET (6) eingeschaltet 1st, so daß dann die Eingangs-FETs (12) eingeschaltet werden und die Koppelkapazität über den dritten FET (8) und eines der Eingangs-FET (2) entladen wird, wenn eines der Eingangsschaltmittel (2) eingeschaltet ist. wodurch die Eingangs-FETs (12) abgeschaltet werden.

3. Integrierte logische Schaltung nach Anspruch 2. dadurch gekennzeichnet, daß beim Einschalten eines oder mehrerer der Eingangsschaltmittel (2) der zweite FET (6) abschaltet und der dritte FET (8) einschaltet.

4. Integrierte logische Schaltung nach Anspruch 3. dadurch gekennzeichnet, daß das Verhältnis der Leitfähigkeit des ersten FET (4) zu den Eingangsschaltmitteln (2) derart gewählt ist. daß die Spannung am ersten Knotenpunkt (A) kleiner ist als die Schwellenwertspannung des Eingangs-FET (12) abzüglich der Gate-Source-Spannung des dritten FET (6).

5. Integrierte logische Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß das Verhältnis von Länge zu Breite der Gate*Elektrode des zweiten FET (6) relativ groß ist, wodurch die Spannung an der Sourceelektrode des zweiten FET (6) dem Spannungsanstieg am ersten Knotenpunkt folgt.

6. Integrierte logische Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Leitfähigkeit des

dritten FET (8) hoch ist, so daß die Entladezeit der Koppelkapazität (10) eine Funktion der Leitfähigkeit der Eingangsschaltmittel (2) ist.

7. Integrierte logische Schaltung nach Anspruch I, dadurch gekennzeichnet,

daß die Eingangsschaltmittel aus einer Anzahl von Feldeffekttransistoren (2a—2n) bestehen, die jeweils mit ihrer Drainelektrode mit dem ersten Knotenpunkt (A) verbunden sind und
daß ein Eingangssignal an den Gateelektrcden jedes der FETs (2a-2n;zuführbar ist.

8. Integrierte logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Schwellenwertspannung des ersten (4) und zweiten FET (6) kleiner ist als die Schwellenwertspannung der Eingangsschaltmittel (2), wodurch die Amplitude der logischen Eins am zweiten Knotenpunkt (B) erhöht wird.

9. Integrierte logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Leitfähigkeit des ersten FET (4) niedrig ist und daß die Leistung im Ruhezustand nur an diesem ersten FET verbraucht wird.

10. Integrierte logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangsschaltmittel (2) aus einer Serienparallelanordnung eines FET-Netzwerks bestehen.

11. Integrierte logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste und zweite Spannungsquelle die gleiche Spannungsquelle (Vdd) sind.