JPS6019809B2

JPS6019809B2 - デ−タ処理装置

Info

Publication number: JPS6019809B2
Application number: JP54169657A
Authority: JP
Inventors: 完次久保; 健一和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-12-26
Filing date: 1979-12-26
Publication date: 1985-05-18
Also published as: DE3048675A1; US4408275A; JPS5692640A; DE3048675C2

Description

【発明の詳細な説明】本発明は高速バッファ記憶を有するデータ処理装置に関
する。

一般にディジタルコンピュータにおいては、命令前記デ
ータを記憶したメモリ（主記憶あるいはバッファ記憶）
から次に実行すべき命令をの読出し、その命令から、そ
の命令の実行に用いられるデータを特定するためのアド
レスを命令ユニットで求め、このデータアドレスに基づ
き、対応するデータを上記のメモリからの議出し、その
命令を実行する。

この際、メモリからの読出されるデ−夕の長さは装置に
より定まった一定の長さ、例えば８バイトを有している
。さらに、メモリからのデータのの読出し‘ま任意のア
ドレス位置から始まる８バイトのデータについて行いう
るのではなく、定まった８バイトのブロックの境界位置
から８バイトの長さにあるデータについて行いうる。位
置、の読出したいデータがその境界従っての両側に位置
するデータであるときは、たとえ欲しいデータが８バイ
ト以下の長さであっても、メモリからその境界位置より
小さいアドレスを有する８バイトと、その境界位置より
大きいアドレスを有する８バイトとをそれぞれの読出す
という２回のの読出し動作を行なう。その後、演算器を
用いて、これらの２つの８バイトデータから所望の８バ
イトのデータの切出しを行えるようにデータの位置合わ
せを行う。ところが、データの位置合わせ、データの切
り出しを演算器を用いて行なうと多くの処理時間を必要
とする。

そこで、このような欠点をなくすために専用の回路（以
下データ変換器と呼ぶ）によりデータの位置合わせ、切
り出しを行なうデータ処理装置が特関昭４９−９５５４
６号あるいは特関昭５３−９４１３３号などにより提案
されている。前者はメモリから、所望の４バイトのデー
タを含む８バイトのデータを読み出し、その謙出された
８バイトのデータをデータ変換器を用いて、データの位
置合わせした後「その所望の４バイトのデータを切り出
す方式である。後者はさらに、所望の８バイト以内の長
さのデータを含む１ふゞィトのデータをデータ変換器を
用いて、位置合わせした後、その所望の８バイト以内の
長さのデータを切り出す方式である。このようにデータ
変換器を用いて、任意のデータの位置合わせ、データの
切り出しを行なえば、命令の処理時間が短縮できる。し
かしながら、高速バッファ記憶装置を備えた多くのディ
ジタルコンピュータにおいては、バッファ記憶装置への
データの登録単位は装置により定まった一定の長さ、例
えば６心ゞイトを有している。

従って、の論出したいデータがその６心ゞィト境界位置
の両側に位置するデータであるときは、たとえ上記デー
タ変換器を用いたとしても、バッファ記憶装置からその
境界位置より小さいアドレスを有する８バイトと、その
境界位置より大きいアドレスを有する８バイトとをそれ
ぞれ談出すという２回の読出し動作を行ない、その後、
演算器を用いて、それらの２つの８バイトデータから所
望の８バイトのデータの切出しを行なえるようにデータ
の位置合わせを行なう必要がある。本発明の目的は、バ
ッファ記憶装置へのデータの登録単位の境界位置の両側
に位置するデータの謙出しを１度に行なうことを可能に
したデータ処理装置を提供することにある。

上記の目的を達成するため、本発明では、バッファ記憶
装置より１回のアクセスでの読出すべきデータがバッフ
ァ記憶装置の登録単位（以下、６４バイト境界を１ブロ
ックとする）をまたがっているか否を検出し、フロック
クロスを検出すると、バッファ記憶装置の第１バンクの
アドレスと第２バンクのアドレスにそれぞれ所要のオペ
ランドが含まれるブロックのアドレスを生成し、隣り合
ったブロックからの議出しを１度に行なう。

本発明によれば、次ブロックアドレスの生成時間は１サ
イクルで実現可能であるため、遅延時間が従釆方式に比
較して短縮化される。又、ブロッククロスの処理は記憶
装置の内部の動作として実現されるため、他ユニットと
のインタフェースが簡単化される。以下本発明を図示の
実施例を参照して詳細に説明する。

本実施例はィンタナショナル・ビジネス・マシーンズ社
のシステム３７の型電子計算機に適用可能であり、この
システムの動作は上記会社の出版による刊行物「ＩＢＭ
システム／３７頂動作原理」により説明されている。従
って以下では、とくに必要のないかぎり、上のシステム
の動作の説明は省略するとともに、そこに用いられてい
る用語を、特別の場合を除き説明を省略して説明する。
第１図において、メインメモリ１０とバッファメモリ４
０１こは複数の命令およびデータが記憶されている。命
令ユニット２０は次に実行すべき命令をバッファメモリ
４０からの謙出すための３２ビットの論理アドレスを線
２０Ａを介してアドレスコントロール３川こ送る。アド
レスコントロール３川まこの論理アドレスに応答して、
線３０Ａ又は３０Ｂ上にバッファメモリ４０への３２ビ
ットの物理アドレスを送出する。バッファメモリ４０は
第１，第２の２つのバンク４２，４４よりなる。第１，
第２のバンク４２，４４はそれぞれ線３０Ａ，３０Ｂ上
の物理アドレスに応答して、線４２Ａ，４４Ａ上にそれ
ぞれ８バイト長の記憶情報を送出する。謙出すべき命令
がバッファメモリ４０の第１のバンク４２にストアされ
ている場合には、１６ゞィト長のサイクルシフタ５川ま
何らのシフト動作をせずに、線５０Ａを介して命令ユニ
ットに第１のバンク４２から出力された命令を送る。読
出すべき命令が第２のバンク４４にストアされている場
合には、サイクルシフタ５０は８バイト分左方向にシフ
ト動作することにより、線５０Ａを介して命令ユニット
２０１こ第２のバンク４４から出力された命令を送る。
命令の読出し時のサイクルシフタ５０のシフト量は、命
令ユニット２川こより、線２８Ａを介してアラィンコン
トロール９０１こ送られる。このアラインコントロール
９川ま第２図に示すごとく、このシフト量をストアする
ためのシフトバイト数レジスタ（ＳＨＢＲＥＧ）９４内
にこのシフト量をストアし、シフト制御回路９５により
、対応するシフト動作を指令する信号を線９０８を介し
てサイクルシフタ５０‘こ送る。

もし、バッファメモリ４０に所定の命令が記憶されてい
ないときには、メインメモリー０よりその命令が線ｉＯ
Ａを介してバッファメモリ４０へ転送された後、以上と
同様に処理される。

なお、メインメモリー０へのアクセスのためのアドレス
はすべてアドレスコントロール３０の出力線３０Ａ〜３
０Ｃにより供給される。簡単化のために、第１図ではメ
インメモリへのアドレス線は省略されている。命令ユニ
ット２０は次に実行すべき命令が１つの命令でメインメ
モリへ議出し要求と書込み命令を出す命令（以下、ＳＳ
命令と呼ぶ）か否かを解読する。

たとえば、ＡＮＤＣＨＡＲＡＣＴＥＲ，ＯＲＣＨＡＲＡ
ＣＴＥＲ，ＥＸＣＬＵＳＩＶＥ ‐ ＯＲ
ＣＨＡＲＡＣＴＥＲ，又は１Ｑ隼演算命令等の命令はメ
インメモリ１０の第１，第２のアドレスから、第１，第
２のデータを読出し、所定の演算を行った後、メインメ
モリ１０の第１のアドレスにその結果をストアする。ま
たＭＶＣ命令はメインメモリ１０の第２のアドレスにそ
のデータをストアする。解読の結果、次に実行すべき命
令が、ＳＳ命令であることが判明したときに、命令ユニ
ット２０は謙出すべきデータの先頭論理アドレス（以下
、第２オペランド論理アドレスと呼ぶ）およびストアす
べきデータの先頭論理アドレス（以下、第１オペランド
論理アドレスと呼ぶ）を、命令内のアドレス情報に基づ
いて決定する。

さらに命令ユニットは、それらのデータの全長ＬＦを、
命令内に含まれている長さに関する情報に基づいて決定
する。これらのアドレスは３２ビットからなり、データ
全長ＬＦは８ビットからなる。これらの第１、第２オペ
ランドアドレスおよびデータ全長ＬＦは命令ユニット内
に第１、第２のオペランドアドレスレジスタ（ＯＡＲ）
２４，２６（第２図）およびレングスフィールドレジス
タ（ＬＦＲ）２２（第２図）にそれぞれストアされる。
命令が示すデータ全長ＬＦは実際のデータ全長より１バ
イト少ない数値を示し、ＬＦＲ２２にも１バイト少ない
数値がセットされる。ここで、データの先頭アドレスと
は、データを規定するための、データの両端についての
アドレスのうちの小さい方の値（以下、最左端アドレス
と呼ぶ）又は大きい方の値（以下、最右端アドレスと呼
ぶ）のいずれかであり、先頭アドレスがこれらのアドレ
スのいずれに対応するかは、命令によって定まっていて
、１０進演算命令の場合は後者であり、その他のＳＳ命
令の場合は前者に相当する。第２オペランド論理アドレ
スがまず、命令ユニット２０からアドレスコントロール
３０へ線２０Ａを介して送られるとともに、第１オペラ
ンド論理アドレスと第２オペランド論理アドレスの下位
４ビットおよび全長ＬＦが命令ユニット２０から線２４
Ａ，２６Ａ，２２Ａをそれぞれ介してアラインコントロ
ール９０へ送られる。一方、命令ユニット２０はこの命
令のうちのオペレーションコード（オベコード）をコン
トロールストレジ８０‘こ線２０Ｂを介して０送出する
。このコントロールストレジ８川ま、このオベコードで
指定されるマイクロ命令シーケンス内のマイクロ命令を
順次議出し、その命令の実行を制御する。コントロール
ストレジ８０は１つのマイクロ命令を出すと、その中に
設けられたコントロールストレジス夕（ＣＲ）８００（
第２図）にそのマイクロ命令をストアする。各マイクロ
命令は、次に読み出すべきマイクロ命令を指定するため
のネクストアドレスフイールト８０２、命令の実行の制
御情報を表示するためのコントロールフィールド８０４
、読出されたデータの位置合わせおよび切り出しを制御
するための４ビットのアラィンフィールド８０６を有す
る。アラィンコントロール９０はこのアラインフイール
ド８０６を線８０Ａを介して受けとり、線９０Ａ〜９０
Ｃを介して、それぞれ、アドレスコントロール３０、サ
イクルシフタ５０、オペランドコントロール６０へ制御
信号を送出する。第２図に示すように、アラィンコント
ロール９川まコントロールレジスタ８００内のアライン
フィールド８０６をデコ−ダ９８が解読し、ＯＡＲ２４
と２６にストアされたオペランドアドレスが最左端アド
レスかあるいは最右端アドレスかを判別する。

ＯＡＲ２４と２６にストアされたオペランドアドレスが
最左端アドレスを表示するか否かは、あらかじめ命令に
より決っているので、その命令により読出されたアラィ
ンフィールドの内容を命令によりあらかじめ一義的に定
めておくことにより、上記の判別が可能となる。たとえ
ばＩＧ隼演算命令の場合のように、ＯＡＲ２４と２６に
ストアされたアドレスが最右端アドレスを表示する場合
には、デコーダ９８は「１」を出力し、それ以外の場合
には「０」を出力し、この世力はアラィン方向レジスタ
（ＡＬＤＲ）９９にストアされる。このＡＬＤＲ９９の
出力は線９０Ａをしてアドレスコントロール３０（第１
図）に送られる。アドレスコントロール３０の詳細は第
３図に示されている。命令ユニット２０から線２０Ａを
介して入力された３２ビットの第２オペランド論理アド
レスは公知のアドレス変換回路３２により対応する３３
２ビットの第２オペランド物理アドレスに変換され、第
４図に示したアドレス構成におけるビット０〜２５則ブ
ロックアドレスが線３２Ａを介してソースアドレスレジ
スタ（ＳＡＲ）３４と３６のビット位置０〜２５の部分
に入力される。…方、４第２オペランド論理アドレスの
ビット２６〜２８の３ビットが線２０Ａを介してアドレ
ス加算回路３８に入力される。アドレスのビット２６〜
２８は第４図に示す様に６４ゞィト内の８バイト単位の
アドレスを表わす。アドレス加算回路３８はアラインコ
ントロールから与えられる線９０Ａ上の信号と命令ユニ
ット２０から与えられる線２０Ａ上の信号に応答して、
第５図に示す関係により、線３８Ａ，３８Ｂ上に３ビッ
トの２進データを出力する。アドレス加算回路３８の詳
細は第６図に示されている。

第６図に於いて、±６４回路３８１は命令ユニットから
線２０Ａにて送られて来る第２オペランド論理アドレス
のビット０〜２５に対し、フラインコントロール９０よ
り送出されて来るＡＬＤＲ９９の出力線９０Ａが「０」
の時、上記アドレスのビット２５の位置に「１」を加え
、「１」の時、上記アドレスのビット２５の位置より「
１」を減じ、その結果をＮＢＡＲ３８２にストアする。
即ち、線２０Ａのアドレスがオペランドの最右端を示し
ている場合は線２０Ａのアドレスを６４バイト減算し、
線２０Ａのアドレスがオペランドの最左端を示している
場合は線２０Ａのアドレスを６心ゞ．ィト加算して、要
求される隣のブロックのアドレスを求める機能を持つ。
±８回路３８３は命令ユニットから線２０Ａにて送られ
て釆る第２オペランド論理アドレスのビット２６〜２８
に対し、アラインコントロール９０より送出されて来る
ＡＬＤＲ９９の出力線９０Ａが「０」の時、上記アドレ
スのビット２８の位置にｒｌ」を加え、「１」の時、上
記アドレスのビット２８の位置より「１」を減じる機構
成されている。±８回路３８３出力線３８３Ａと線２０
Ａのビット２６〜２８はそれぞれセレクタ３８４，３８
５の入力となる。これらのセレクタの選択動作は第５図
の入力と出力の関係に於いて一義的に定められるもので
あるから説明を省略する。この結果セレクタ３８４の出
力線３８Ａ上にはバッファメモリ４０の第１バンク４２
のアドレスが確定し、セレクタ３８５の出力線３８Ｂ上
にはバッファメモリ４０の第２バンク４４のアドレスが
確定する。フロッククロス検出回路３８６は命令ユニッ
ト２０から送出される第２オペランド論理アドレスのビ
ット２６〜２８及び線アラインコントロール９０より線
９１Ａにて送出されるフェッチデータ長及びアラィンコ
ントロール９０より線９０Ａにて送出されるＡＬＤＲの
出力に基づき所要のオペランドが２つの６心ゞィトブロ
ックをまたがっているか否かを判定する。

この判定方法は第７図に示される通りである。第７図の
組合せが成立した時、所要のオペラソドが２つの６心ゞ
イトブロツクをまたがっていることを表わし、線３８６
Ａがｒｌ」となる。これによりフリツプフロツプ３８７
がセットされて出力線３８８が「１」となりアドレス変
換回路３２の入力を線２０Ａから線３８日こ切替える。
この時、線３８Ｆには次のブロックの論理アドレスが確
定しており、アドレス変換により物理アドレスが線３２
Ａ上に求まる。ブロックク。ス検出回路３８６は更に線
３８６Ａを「１」にセットした場合に、線９０Ａ上の信
号が「０」の時、３８６Ｂを「１」にし、線９０Ａ上の
本発明はが「１」の時、線３８６Ｃを「１」にしてそれ
ぞれフリツプフロツプ３８８，３８９をセットする。フ
リップフロップ３８８が「１」になると出力線３８Ｃに
よりＳＡＲ３６の全ビットがホールドされる。この時、
フリップフロップ３８９は「０」であるから出力線３８
ＤによるＳＡＲ３４のホールドは行なわれず、線３２Ａ
上に確定している次のブロックの論理アドレスがＳＡＲ
３４にセットされる。この時ＳＡＲ３４のビット２６〜
２８は前の値を保持する。上記動作によりＳＡＲ３６に
はオペランドを含む一方のブロックの物理アドレスが確
定し、ＳＡＲ３４にはオペランドを含むもう一方のブロ
ックの物理アドレスが確定することになる。フリップフ
ロップ３８９が「１」になった場合は出力線３８Ｄによ
りＳＡＲ３４の全ビットがホールドされる。この時、フ
リツプフロツブ３８８は「０」であるから出力線３８Ｃ
によるホールドは行なわれず、線３２Ａ上に確定してい
る次のフロックの論理アドレスがＳＡＲ３６にセットさ
れる。この時ＳＡＲ３６のビット２６〜２８は前の値を
保持する。これによりＳＡＲ３４にはオペランドを含む
一方のブロックの物理アドレスが確定し、ＳＡＲ３６に
はオペランドを含むもう一方のフロックの物理アドレス
が確定することになる。アドレス加算回路３８の動作は
次の意味をもつ。バッファメモリ４０の第１、第２のバ
ンク４２，４４のアドレス付は交互に８バイト単位に行
なわれている。すなわち、アドレスが１０進表示で、０
〜７，１６〜２３，３２〜３９，……の場合には、その
アドレスに対するデータは第１バンク４２にストアされ
ており、アドレスが１０進表示で８〜１５，２４〜３１
，４０〜４７，・・…・の場合には、そのアドレスに対
するデータが第２バンク４２にストアされている。この
様子は第８図に示される通りである。例えばデータの最
先端を示すアドレスが４オペランド長が７の場合、ＳＡ
Ｒ３４には第１バンク４２、第１ブロックカラム０のア
ドレスがストアされ、同時にＳＡＲ３６には第２バンク
４４、第１ブロックカラム０のアドレスがストアされる
。これによりバッファメモリ４０からアドレス０〜７と
アドレス８〜１５のデータが謙出され、サイクルシフタ
５０によりアドレス４〜１１のデータが敬出される。又
、データの最左端を示すアドレスが１２でオペランド長
が７の場合、ＳＡＲ３４には第１バンク４２、第１ブロ
ックカラム１のアドレスがストアされ、同時にＳＡＲ３
６には第２バンク４４、第１ブロックカラム０のアドレ
スがストアされる。これによりバッファメモリ４０から
アドレス８〜１５とアドレス１６〜２３のデータが謙出
され、サイクルシフタ５０によりアドレス１２〜１９の
データが取出される。更に、データの最左端を示すアド
レスが６０でオペランド長が７の場合はブロッククロス
が検出され、ＳＡＲ３６には第２バンク４４、第１ブロ
ックカラム３のアドレスがストアこれ、次のサイクルで
ＳＡＲ３４に第１バンク４２、第２ブロックカラム４の
アドレスがストアされる。これによりバッファメモリ４
０からアドレス５６〜６３とアドレス６４〜７１のデー
タが読出され、サイクルシフタ５０‘こよりアドレス６
０〜６７のデータが取出される。アドレスがデータの最
右端を示す場合のＳＡＲ３４，３６の設定とバッファメ
モリ４０の読出しサイクルシフタ５０１こよるシフト動
作は上記の例から容易に類推できるので説明を省略する
。

こうしてＳＡＲ３４，３６にはバツフアメモリ４０の第
１、第２のバンク４２，４４から連続した１位ゞィトの
データを構成するのに必要な８バイトのデータをそれぞ
れ読出すためのアドレスがストアされる。データが１つ
のブロックに含まれている場合、データは１回の論出し
動作にて出力される。更に、データが２つのブロックも
こ含まれている場合でもブロッククロスの検出によって
データは１サイクルの遅延を要するものの、やはり１回
の議出し動作にて出力される。なお、バッファメモリ４
０内に所望のデータがストアされていないときには、そ
のデータはメインメモリ１０からバッファメモリ４０‘
こ転送された後に上記の議出し動作が行われる。この１
０ゞィトのデータは線４２Ａ，４４Ａを介してサイクル
シフタ５０‘こ送られる。サイクルシフタ５０はアライ
ンコントロール９０から線９０Ｂを介して送られるシフ
ト制御信号により決まるバイト数だけ、入力されたデー
タを左方向にバイト単位にサイクルシフトする。このシ
フト制御信号は第２図のシフト制御回路９５により与え
られる。この回路９５はシフトバイト数決定回路９３の
出力をシフトバイト数レジスタ（ＳＨＢＲＥＧ）９４を
介して受けとり、対応するシフト制御信号を出力する。
回路９３は命令ユニット２０内のＯＡＲ２４，２６内の
第１、第２オペランドアドレスの下位４ビットをそれぞ
れ線２４Ａ，２６Ａを介して受け取るとともに、演算器
（ＡＬＵ）７０（第１図）内のワークレジス夕（ＷＲ）
７２（第２図）内のデータを受け取り、これらのデー外
こ基づいて、線８０Ａを介して送られるＣＲ８００内の
アラインフィールド８０６の制御のもとに「シフトバイ
ト数を決定し、ＳＨＢＲＥＧ９４にストアする。シフト
バイト数決定回路９３の詳細は第９図に示されるごとく
、セレクタ９３２，９３６，９３０と補数回路９３３、
レジスタ９３４，９３５と加算器９３７よりなる。

補数回路９３３はＯＡＲ２４の下位４ビットからなるデ
ータ“Ｘ”の“２”の補数、従って、数学的にはデータ
“一×”を出力する。レジスタ９３４９９３５はそれ
ぞれ定数“９，“１ｙに相当する２進データを記憶して
いる。セレクタ９３２はＯＡＲ２４，２６の下位４ビッ
ト“×”，“Ｙ”を選択し、セレク夕９３６は補数回路
９３３，セレクタ９３４，９３５の出力の１つを選択す
る。加算器９３７はセレク夕９３２と９３６の出力の和
を求める。セレクタ９３０はＷＲ７２の出力“Ｚ”，線
２６Ａ上のデータ“Ｙ”の下３ビットをすべて“０”と
した、線９３８Ａ上のデータ“Ｙ”，セレクタ９３２の
出力、加算器９３７の出力の１つを選択する。これらの
セレクタ９３２，９３６，９３０の動作はすべて、線８
２Ａを介して入力されるＣＲ８２内のアラインフイール
ド８０６内のデータにより制御される。これらのセレク
タの選択動作とアラィンフィールド８０６との関係は第
１０図に示す通りである。第１０図には各アラィンフィ
ールドの使用例も示してある。デコーダ９８（第２図）
の出力が“０”のときには、セレクタ９３０により出力
されるデー外ま、第１０図に示すとおり、‘‘Ｘ”，‘
‘Ｙ”，‘‘Ｙ”，‘‘Ｚ”，‘‘Ｙ−Ｘ”，‘‘Ｙ＋
１３’’のいずれかに相当し、デコーダ９８（第２図）
の出力が“１”のときには、セレクタ９３０により出力
されるデータは“Ｙ＋９”又は“×十９”に相当する。
従って、ある命令の処理にあたって、その命令の実行の
強制を司さどろマイクロ命令シーケンス内のアラィンフ
ィールドのデータを、シフトしたいバイト数がセレクタ
９３０から出力されるように、第１０図に従って特定し
ておけばよい。ただし、このアラィンデータは、後述の
セレク夕９６０の選択動作をも特定したうえで定めねば
ならない。なお、第９図において、ＷＲ７２のデータ“
Ｚ”をセレクトする場合には、このデータ“Ｚ”を必要
に応じて定めることにより、任意のバイト数のシフトら
可能となる。再び第１図において、サイクルシフタ５０
‘ま、アラィンコントロール９０の制御のもとにあるバ
イト数だけ入力されたデータを左サイクルシフトした後
に、シフト後のデータの上位８バイトも切り出し、線５
０Ａ上を介してオペランドコントロール６０１こ送る。
オペランドコントロール６０‘ま第１１図に示すごとく
「アラィンコントロール９０から線９０Ｃを介して送ら
れる８ビットのフェッチマスクデー夕に応答して、線５
０Ａを介して入力されたデータのうち、あるバイト位置
のデータをすべてゲート６２でカットしてオペランドバ
ツフアレジスタ（ＯＢＲ）６００１こストアしたうえで
、ＡＬＵ７０へ線６０Ａを介して送る。このフェッチマ
スクデータは第２図に示すごとく、マスクパターン決定
回路９６より線９６Ａとフェッチマスクレジス夕（ＦＭ
ＡＲＫＲＥＧ）９７を介して与えられる。回路９６は読
出すべきデータ長を定めるフェッチデータ長決定回路９
１の出力とＯＡＲ２４内の下位側４ビットの出力に応答
し、線８０Ａを介して与えられるＣＲ８００内のアラィ
ンフィ−ルド８０６の制御下でフェッチマスクパターン
を出力する。フェッチデータ長決定回路９１は命令ユニ
ット２０内のＬＦＲ２２およびＡＬＵ７０内のＷＲ７２
の出力に応答し、アラィンフィールド８０６の制御下で
フェッチデータ長を定める。フヱッチデータ長決定回路
９１の詳細は第１２図に記載されているごとく、最小値
検出回路（ＭＩＮＤＥＴ）９１１，９１３，９１５，９
１７と定数レジスタ９１９と、これらの出力とＷＲ７２
からの線７２Ａ上の出力の１つをセレクトするためのセ
レクタ９１０からなる。

セレク夕９１０は線８０Ａを介して与えられるＣＲ８０
０内のアラィンフィールド８０６により制御される。ア
ラィンフィールドの内容とセレクタ９１０の出力との関
係は第１０図に示されている。回路９１１，９１３，９
１５，９１７は命令ユニット内のＬＦＲ２２に結合
されており、回路９１１と９１３はこのＬＦＲ２２内の
データ全長ＬＦとそれぞれ“７”，“３”とを比較し、
小さい方の値を出力する。回路９１５はデータ長ＬＦの
上位側４ビットで表わされるＬＦＩと“７”とを比較し
、小さい方のデータを出力する。回路９１７はデータ長
ＬＦの下位側４ビットで構成されるデータＬＦ２と“７
”とを比較し、少さし、方のデータを出力する。回路９
１１はバッファメモリ４０からの議出しデータ長を８バ
イト以下に制限すればよい場合、たとえばＭＶＣ命令の
場合に選択される。回路９１３はバッファメモリ４０か
らの読出しデータ長を４バイト以下に制限する必要があ
るときに選択される。本実施例ではオーバラップ処理を
要する命令の実行時に選択される。回路９１５，９１７
は１０進演算命令の場合であって、それぞれ第１、第２
オペランドを読出す時に用いられる。ＲＥＧ９１９は、
たとえば割込み処理のときに選択され、ＬＦＲ２２の内
容に無関係に８バィのデータを読出すのに使われる。線
７２ＡはＷＲ７２内の任意の値でもつて読出しデータ長
をきめる場合に選択される。マスクパターン決定回路９
６の詳細は第１３図に示されるごとく、フェツチデータ
長決定回路９１の出力が線９１Ａを介して入力される左
パターン発生器９６２と右パターン発生器９６４と、左
パターン発生器９６２の出力を、線２４Ａ上のＯＡＲ２
４内の下位４ビットからなるデータで表わされる値だけ
右方向にシフトするための右シフタ９６６と、発生器９
６２，９６４と右シフタ９６６の出力を選択するための
セレクタ９６０とよりなる。

このセレクタ９６０は、線８０Ａ上のＣＲ８００内のア
ラインフイールド８０６により制御される。発生器９６
２，９６４の出力は、第１４図に示されるごとく、フェ
ッチデー夕長決定回路９１から出力されるフェツチデー
タ長の数プラス１だけの“１”を左側と右側とにそれぞ
れ有する８ビットのデータを出力するものである。セレ
クタ９６０の出力はＦＭＡＲＫＲＥＧ９７（第２図）へ
線９６Ａを介して送られ、そこにストア０される。こ
のＦＭＡＲＫＲＥＳ９７の出力が第１１図に示したオ
ペランドコントロール６０内の８個ゲート６２に送られ
、セレクタ９６０の出力のうちの“０”に対応するゲー
トをオフとすることにより、そのゲートに入力された１
バイトを“０”と夕し、“１”に対応するゲートをオン
することにより、そのゲートに入力された１バイトは素
通りさせる。こうして、ＯＢＲ６００‘こは、所望の桁
位のバイトのみが有意であって、他はすべて“０”であ
るデータがストアされる。０こうしてＯＢＲ６００内
にストアされたデータは線６０Ａを介して、ＡＬＵ７０
へ送られる。

読出すべきデータの全長ＬＦが７バイト以下のときには
、以上のごとき一回の議出し動作で第１オペランド物理
アドレスで指定されるデータの読夕出しが終了する。し
かし、この全長ＬＦが７バイトをこえるときには、全長
ＬＦのデータがすべて謙出されるまで、以上の読出し動
作が繰り返される。すなわち、命令ユニット２０はＬＦ
Ｒ２０内の値を講出したデータ長だけ減じる。この結果
得０られる、ＬＦＲ２２の内容が負でない場合には、Ｌ
ＦＲ２２，ＯＡＲ２６内の内容を用いて再びデータの議
出しが行なわれる。この議出し動作は、ＬＦＲ２２の内
容が負になるまで繰り返される。一方、命令ユニット２
０は、バッファメモリ４５０からの上述のデータの論出
し動作中、ＯＡＲ２４（第２図）内にストアした第１オ
ペランド論理アドレスをアドレスコントロール３０へ送
出する。このアドレスコントロール３川ま、前述したの
と全く同じようにして第１オペランド‘こ対する０物理
アドレスを発生させる。実行中の命令がこの第１オペラ
ンド物理アドレスに対するデータをバッファメモリ４０
より読出す必要がある場合には、これまで述べたのと全
く同じ手順により、議出し動作が行われる。このとき、
第３図に示すアドレスコント０ール３０において、デス
テイネーションアドレスレジス夕（ＤＡＲ）３９はこの
第１オペランドアドレスをストアしておく。その後、こ
れらの２つのデータについてＡＬＵ７０で所望の演算が
行われ、その結果がメインメモリ１０およびバッファメ
モリ４０内の第１オペランド物理アドレス位置に記憶さ
れる。もし、実行中の命令が、ＭＶＣ命令のごとく、第
１オペランドアドレスに対するデータの議出しを必要と
しない場合には、第２オペランド物理アドレスを用いて
読出されたデータはＡＬＵ７０を素通りして、メインメ
モリ１０およびバッファメモリ４０内の第１オペランド
物理アドレス位置に、線７０Ａを介してストアされる。

いずれの場合においても、ストアアドレスはアドレスコ
ントロール３０内のＤＡＲ３９から線３０Ｃを介して、
第１，第２バンク４２，４４のいずれか一方に送られる
。第１「第２のバンク４２，４４には、このストアアド
レスの下位４番目のビットが“０”又は“１”のときに
それぞれこのストアアドレスが選択的に送られる。この
選択的動作を制御するためのゲート回路は、簡単化のた
めに図示されていない。以上述べた実施例の理解をより
明確にするために、具体例を示す。

ＭＶＣ命令を処理する場合であって、第１、第２オペラ
ンドアドレスの下４ビットで表わされるデータ“×”，
“Ｙ”が１０進表示で、それぞれ“２へ“６”とし、デ
ータの全長ＬＦがＩＧ隼表示で“３とする。

従って、ＬＦ‘ま１バイト少ない数値を表示しており「
謙出すべきデータの全長は９バイトである。命令ユニッ
ト２０からＭＶＣ命令のオベコードがコントロールスト
レジ８川こ送られ、この命令の実行とためのマイクロ命
令シーケンスの先頭マイクロ命令がＣＲ８００１こ鈴出
され、その後、順次このシーケンス内のマイクロ命令が
所定の順序で読出され、この命令の実行を行なう。

この実行にあたって、このＭＶＣ命令がワードオーバラ
ツプで処理を要するか否かが命令ユニット２０で判別さ
れ、判別の結果はコントロールストレジ８０に転送され
る。コントロールストレジ８０は、この結果により異な
るマイクロ命令へブランチする。このＭＮＣ命令がオー
バラツプ処理を要しない命令であることを判別されると
、その後のマイクロ命令ブランチのアラインフィールド
８０６にはデータ“０１０１”が記憶される。

このアラィンフィールドはメモリ１０からのデータの読
出し１こ際して、デコーダ９８で解読される。その解読
結果は第１０図で示されるように“０”である。この結
果は線９０Ａを介してアドレスコントロール３０に送ら
れる。アドレスコントロール３０はこのデコーダ結果お
よびＯＡＲ２６からの第２オペランド論理アドレスを用
いて第２オペランド物理アドレスを発生し「バッファメ
モリ４０から、この第２オペランド物理アドレスを最左
端アドレスとする８バイトのデータを含む１８ゞィトの
データを謙出す。一方、アラィンコントロール９０内の
シフトバイト数決定回路９３では、セレクタ９３０１ま
アラインデータｄ‘０１０１”に応答してデータ“Ｙ−
×”、すなわち第２、第１オペランド論理アドレスの差
を出力する。

この値は今の例では“４”である。この出力‘‘４”は
ＳＨＢＲＥＧ９４にストアされた後、シフト制御回路９
５に送られる。バッファメモリ４０から読出された１６
ゞィトのデータは、サイクルシフタ５０１こより、シフ
ト制御回路９５の制御のをとに、左方向に４バイト分サ
イクルシフトされる。従って、サイクルシフタ５０から
出力されるデータの左から３バイト目から８バイト目ま
での６バイト分に、第２オペランドアドレスで指定され
たデータの一部が含まれていることになる。サイクルシ
フタ５０から出力されるデータの左側の２バイト分は現
在の命令の実行に無用のデータである。一方、アラィン
コントロール９０内のフェッチデータ長決定回路９１‘
こおいては、セレクタ９１Ｑは第１０図に示すようにア
ラィンデ〜夕“０１０１”に応答して、ＭＩＮＤＥＴ９
竃１の出力線９１１Ａをセレクトする。

ＭｍＤＥＴ９１１にはＬＦＲ２２から“８”が入力
されているので、この回路９１１の出力は“７”となる
。この出力はマスクパターン決定回路９６内のパターン
発生器９６２？９６４へ送られる。マスクパターン決
定回路９６内のセレクタ９６０は、アラィンデータ‘‘
０１０１”に応答して、第１０図からわかるように、右
シフタ９６６の出力線９６６Ａをセレクトする。左パタ
−ン発生器９６２は入力されたデータ“７”（これは２
進表示では“１１１”である）に応答して、第１４図か
らわかるように、“１１１１１１１ｒなるパターンを出
力する。

右シフタ９６６はこのパターンをＯＡＲ２４から与えら
れる第１オペランド論理アドレスの下４ビットで表わさ
れるデータで表わされる数（今の例では２）だけ右方向
にシフトし、パターン“００１１１１１１”を出力する
。オペランドコントロール６０は、サイクルシフタ５０
の８バイト分のアラインコントロール９０からの上記８
ビットのパターンに応答して、第１と第２番目の２バイ
トのみカットし、他の６バイトのデータをＯＢＲ６００
にストアする。

こうしてＯＢＲ６００‘こは、第２オペランドアドレス
から始まる６バイトのデータとそれ以外のすべて“０”
からなる合計８バイトのデータがストアされる。その後
、命令ユニットは、ＬＦＲ２０内のＬＦ値を“８”から
転送値“６”を減じた値“２”に減少させる。さらにＯ
ＡＲ２４，２６内の値をそれぞれ“６”増大させる。そ
の後、更新させたＬＦＲ，ＯＡＲの内容を用いてデータ
の読出しを上と同じように行う。ＬＦ２０内のＬＦ値が
負になると、ＭＮＣ命令は終了する。以上がオーバラッ
プ処理を必要としないＭＶＣ命令の処理の概略である。

もしＭＮＣ命令がオーバラツプ処理を要する場合には、
その後のマイクロ命令ブランチ内のアラィンフィールド
８０６にはデータ“０００１”が記憶される。

セレクタ９１０（第１２図）は回路９１３の出力を選択
して読出しデータ長として出力する。シフトバイト決定
回路９３内のセレクタ９３０（第９図）はデータ“Ｙ′
’’を出力する。シフト制御回路９５は、サイクルシフ
タ５０を制御して“Ｙ”が“０００びか“１００びかに
応じて、バッファメモリ４０の出力をシフトしないで出
力するか、あるいは８バイトシフトして出力する。その
他の動作の詳細は、オーバラップ処理を要しない場合と
原理的に類似なので詳細は省略する。次に１Ｇ隻演算指
令を処理する場合について、本実施例の動作を説明する
。まず第２オペランドアドレスで表わされるデータを読
出すためのマイクロ命令シーケンスにおいては、アライ
ンフイールド“１１１びで記憶されている。従って、セ
レクタ９１０は線９１７Ａをセレクトする。今の例では
ＬＦ２は“８”であり、この線９１７Ａには回路９１
７より“７”に相当する２進データが出力されている。
従って、バッファメモリ４０内の、第２オペランドアド
レスから８バイト長の第２オペランドが読出される。こ
の第２オペランドは、サイクルシフタ５川こよりデータ
“Ｙ＋９”に相当する量だけ左サイクルシフトされる。
第９図に示すシフトバイト数決定回路９３において、セ
レクタ９３０からのデータが出力される。このデータ“
Ｙ＋９”はバッファメモリ４０から謙出された、１６ゞ
イトのデータのうち、第２オペランドアドレスを最右端
とする８バイトのデータをサイクルシフタ５０から出力
させるのに必要、十分なシフト量である。この８バイト
長のデータはオペランドコントロール６０１こ送られる
。この回路６０内のセレクタ９６０（第１３図）は右パ
ターン発生器９６４の出力を選択し出力する。従って、
オペランドコントロール６０では、第２オペランドアド
レスを最右端アドレスとする８バイトのデータのうち、
セレクタ９１０（第１２図）により出力されたフェッチ
デー夕長に等しいバイト数の有意なデータとそれ以外の
すべて“０”からなるデータが出力される。このデータ
はＡＬＵ７０へ送られる。その後、第１オペランドアド
レスが命令ユニット２０よりアドレスコントロールに送
られ、第２オペランドの場合と同様に第１オペランドア
ドレスが発生され、データの読出しが行なわれる。この
際第１オペランドアドレスはＤＡＲ３９（第３図）にも
ストアされる。この第１オペランドの処理のためのマイ
クロ命令シーケンス内のアラインフイールドにはデータ
“１１０ｒがストアされている。従って「セレクタ９３
０（第９図）はデータ“Ｘ十９”を出力し、以下第２オ
ペランドの場合と同様にサイクルシフタ５０、オペラン
ドコントロール６０がアラインコントロール９０により
制御・きれる。読出された第１オペランドはＡＬＵ７０
‘こおいて、先に謙出された第２オペランドと所定の演
算を施こされた後、バッファメモリ４０とメインメモリ
ー０にストアされる。このときのストアアドレスはアド
レスコントロール３０内のＤＡＲ３９から供給されてい
る。このようにして、１Ｇ隼演算命令の処理が終了する
。以上のごとく、本発明によれば、種々の命令の処理に
おいて必要とされるデータの位置合わせ、切り出しを、
公知のマイクロ命令制御技術を用いて行なう、きわめて
簡単なデータ処理装置がえられる。本発明は以上の実施
例に限定されるものでなく、特許請求の範囲の記載内に
おいて当業者が容易になしうる変形をも含むものである
。たとえば、マイクロ命令を用いないで、データの位置
合わせ、切出しを制御するための回路を命令ユニット内
に設け、さらに第１図のアラィンコントロール９０の出
力とこの制御回路の出力とを切換えて、アドレスコント
ロール３０、サイクルシフ夕５０、オペランドコントロ
ール６川こ供給を設けることにより、これらのデータ位
置合わせ、切出しのたもの回路の制御をマイクロ命令又
は専用制御回路のいずれによっても行なうことができる
ようにデータ処理装置を構成することができる。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置の概略構成図、第
２図は第１図におけるアラィンコントロールのより詳細
なブロック構成とそれに関連する他の回路要素とを示す
図、第３図は第１図におけるアドレスコントロールのよ
り詳細なブロック図、第４図と第５図は第３図のアドレ
ス加算回路を説明するための図、第６図は第３図の回路
におけるアドレス加算回路のより詳細なブロック構成図
、第７図と第８図は第６図のブロッククロス検出回路を
説明するための図、第９図は第２図のシフトバイト数決
定回路のより詳細なブロック図、第１０図は本実施例に
おけるいろいろの要素の動作を説明するための図、第１
１図は第１図のオペランドコントロールのより詳細なブ
ロック図、第１２図は第２図のフェッチデータ長決定回
路のより詳細なブロック図、第１３図は第２図のマスク
パターン決定回路のより詳細なブロック図、第１４図は
第１３図の左パターン発生器と右パターン発生器により
発生されるマスクパターンを示す図である。２２…レングスフィールドレジスタ、２４…第１オペラ
ンドアドレスレジスタ、２６…第２オペランドアドレス
レジスタ、３０…アドレスコントロール、３８・・・ア
ドレス加算回路、９０・・・アラインコントロール、９
１・・・フェッチデータ長決定回路、９３・・・シフト
バイト数決定回路、９６・・・マスクパターン発生回路
、３８１・・・土６４回路、３８６．．・フロツククロ
ス検出回路。第３図第４図第１図第２図第１３図図Ｗ舷第６図第７図第８図第９図第１１図第１２図図雛図寸織

Claims

【特許請求の範囲】１複数の命令やデータを記憶するための主記憶と、複
数のバンクからなり該主記憶の記憶内容の一部の写をブ
ロツクを単位として記憶しかつ一つのブロツク内のデー
タを複数のバンクに分割して記憶する高速バツフア記憶
とを有するデータ処理装置において、アクセスを要求す
るデータのアドレスと該データの長さを指示する命令手
段と、上記アドレスと長さに基づいて、上記バツフア記
憶から読出すべきデータが上記ブロツクをまたいでいる
かを検出するブロツククロス検出手段と、上記アドレス
に基づいて上記アドレスが示すブロツクの次のブロツク
のアドレスを発生するアドレス発生手段と、上記命令手
段からのアドレスに基づいて、上記バツフア記憶の複数
のバンクから一つのブロツク内の連続するデータを読出
すように上記バツフア記憶の複数のバンクの各々にアド
レスを与えると共に、上記ブロツククロス検出手段のブ
ロツクをまたいでいることの検出に応じて上記ブロツク
の読出しに続いて少なくともあるバンクから上記命令手
段からのアドレスが示すブロツクのデータに連続する次
のブロツクのデータを読出すように少なくとも上記のあ
るバンクには上記アドレス発生手段からの次のブロツク
のアドレスを与えるアドレス手段とを有することを特徴
とするデータ処理装置。２上記バツフア記憶は２バンクからなり、上記アドレ
スはブロツクのアドレスを指定する部分とブロツク内の
アドレスを指定する部分とからなり、上記アドレス発生
手段は次のブロツクのブロツクアドレスを発生し、上記
アドレス手段は上記命令手段からのブロツクアドレスを
上記バツフア記憶の２つのバンクの各々に与え、かつ上
記命令手段からのブロツク内アドレスに基づいて２つの
バンクから連続するデータを読出すように２つのバンク
の各々にブロツクアドレスと共にブロツク内アドレスを
与え、さらに上記ブロツククロス検出手段のブロツクを
またいでいることの検出に応じて、上記命令手段からの
ブロツク内アドレスに基づく少なくとも一方のバンクに
は上記アドレス発生手段からの次のブロツクのブロツク
アドレスを上記命令手段からのブロツクアドレスに代え
て与えることを特徴とする特許請求の範囲第１項記載の
データ処理装置。