DE2324691B2 - Verfahren und Schaltungsanordnung zur gewichteten Bewertung deltacodierter Signale mit digitalen Koeffizienten und Anwendung einer solchen Schaltung in digitalen Filtern und Entzerrern - Google Patents
Verfahren und Schaltungsanordnung zur gewichteten Bewertung deltacodierter Signale mit digitalen Koeffizienten und Anwendung einer solchen Schaltung in digitalen Filtern und EntzerrernInfo
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Description
Die Erfindung betrifft die Verarbeitung von digital codierten Analogsignalen mit Deltam^dulaiionsverfahren
und insbesondere die Multiplikation ι 1 Gewichtung
solcher Signale mit digitale'' Κοείί»·-«ΐ»ιιεπ und
Anwendung einer solchen Schaltung ii "z-*z:en Filtern
und Entzerrern.
Bei der Signalverarbeitung \ ' · in zunehmendem Maße ansieile von Anaiogv-rfL.uei. die Digitaltechnik
angewandt Insbesondere ..-. t'-en sich bei der Datenübertragung
aus der Umwasidlung des Analogsignals in
Digitalsignale viele Vorteile, insbesondere wenn man
die Daten digital überträgt und verschiedene verarbeitungsschritte
durchführt bevor das Signal gleichgerichtet wird.
Die Umwandlung wird üblicherweise so vorgenommen, daß das Analogsignal abgetastet wird und die
Abtastwerte kodiert werden. Es gibt dabei zwei Kodierverfahren, nämlich die Pulscodemodulation und
die Deltamodulation. Bei der Pulscodemodulation, kurz PCM genannt, wird das zu codierende Analogsignal in
regelmäßiger Folge abgetastet und die Amplitude einejeden Abtastwertes wird entsprechend einem Quantisiemngsmaßstab
quantisiert Die Anzahl der Quantisierungsschritte wird beispielsweise in binärer Form in
einem Zweierkomplementcode ausgedrückt. Damit erscheint das dem Analogsignal entsprechende Digitalsignal als eine Folge von binären Worten, wobei jedes
Wort der Amplitude eines analogen Signalabtastwertes entspricht Bei der Deltamodulation wird nur das
Vorzeichen der Amplitudendifferenz zwischen einem Abtastwert und den vorhergehenden Abtastwert
betrachtet Dieses Vorzeichen wird mit zwei möglichen Werten binärcodiert: +1, wenn das Vorzeichen positiv
ist und — 1, wenn das Vorzeichen negativ ist. Dip digitale
Signaldarstellung des Analogsignals tritt damit in der Form einer Folge von binären Eier, enten, auf, wobei
jedes Element die Richtung der Amplitudenabweichung des analogen Signalabtastwertes in bezug auf die
Amplitude des vorhergehenden Abtastwertes anzeigt.
Die Erfindung beziehr sich auf das letztgenannte Analog-Digital-Codierverfahren. Bei der Verarbeitung
digita! codierter Signale müssen deltacodierte Binärelemente
(die in der folgenden Beschreibung Deltabits genannt werden) oft mit Koeffizienten multipliziert
■i.Aiu4an A'tr
αίηΟιΠ V<cA»cA>ictl*
— ..
— ..
sein können, der beispielsweise ein Zweierkomplememcode
sein kann. Das ist beispielsweise der Fall, wenn man das Signa! mit digitaler Technik filtert. Der
Ausdruck »Filtern« bezeichnet hier eine Arbeitsweise, bei der das zu filternde Signa/ einem Netzwerk mit
fester Übertragungsfunktion (wie das bei Filtern ganz allgemein üblich ist) oder einem Netzwerk mit
veränderlicher Übertragungsfunktion (wie dies beispielsweise bei Entzerrerschaltungen der Fall ist)
zugeführt wird.
Die Digitalfiltertechnik ist nunmehr allgemein bekannt und es sei in diesem Zusammenhang auf den
Aufsatz von Jackson, Kaiser McDonald in IEEE Transactions on Audio and Electroacoustics verwiesen,
der im Band AU-16, Nr. 3 unter dem Titel »An approach
to the Implementation of Digital Filters« im September 1968 erschienen ist, wo besondere Ausführungsformen
angegeben sind. In konventioneller Weise besteht ein Digitalfilter aus einem oder mehreren Verzögerungselementen
mit Ajizapfungen, denen feste oder variable
Multiplikationskoeffizienten zugeordnet sind sowie aus einem oder mehreren Addieren oder Akkumulatoren,
wobei dann am Ausgang eines der Akkumulatoren das gefilterte Signal auftritt
Gegenwärtig ist der Einsatz von Digitalfiltern durch die Kosten und die Komplexität digitaler Schaltungen
beim Aufbau solcher Filter begrenzt Tatsächlich sind diese beiden Elemente in beträchtlichem Ausmaße
miteinander verknüpft zumindest für den Teil der Schaltungen, der sich mit arithmetischen Berechnungen
befaßt wenn Filter mit einer großen Anzahl von
Koeffizienten erforderlich sind, dann wird die dabei erforderliche Geschwindigkeit der Rechenschaltungen
(insbesondere der Addierer oder Ak.. «mulatoren) sehr
hoch und dies erfordert entweder Bauelei ;ente mit sehr
hohem Durchsatz, d. h. sehr aufwendige Baue'emente,
oder eine große Anzahl von Schaltungen, was nicht nur
sehr kompliziert ist sondern auch vom Kostenstandpunkt fi.i- praktisch anwendbare Fälle sehr rasch zu
untragb~ren Verhältnissen führt Dies trifft insbesondere dann zu, wenn Deltamodulation benutzt wird. Zum
Erzielen einer hohen Codiergenauigkeit be, der Umwandlung eines Analogsignals in ein deltacodiertes
Digitalsignal ist eine hohe Abtastfrequenz erforderlich, im allgemeinen vor mehr als 100 000 Bit/Sekunde. Um
einen Begriff für die Größenordnung zu geben, kann man sagen, daß man für sin Filter mit 32 Koeffizienten
(wie es derzeit bei Entzerrerfiltern benutzt wird) die Addierschaltung bis zu 32 Binärworte in jeder Periode
der Abtastfrequenz addieren muß, d.h. alle 5 ode" IO
Mikrosekunden.
Ein weiterer Faktor bereitet in der Praxis digitaler Filter Schwierigkeiten: nämlich die Notwendigkeit, im
Zeitmultiplex zu arbeiten. Tatsächlich kann eine Addierschaltung jeweils nur ein binäres Wort addieren
und kann daher in dem gewählten Bespiel die 32 Rinärworte nicht gleichzeitig aufnehmen, sie müssen
vielmehr im Zeitvielfach übertragen werden. Die üblichen Schaltungen für eine solche Zeitmultiplexüber
tragung sind im allgemeinen sehr wichtig und ihre Komplexität ist mit den geforderten Eigenschaften
eines handelsfähigen Produktes nicht vereinbar.
Ferner hat es, soweit dies bekannt, ist, einen Übertragungsentzei rer, der mit digitalen Schaltungen
und Deltacodierung arbeiten kann, bis jetzt noch nicht gegeben.
Aufgabe der Erfindung ist es also, den Aufbau von
arbeiten, so weit zu vereinfachen, daß die Möglichkeit
ihrer Anwendung in der Praxis wesentlich verbessert wird.
Insbesondere sollen billige und einfache Multiplexschaltungen
zum Aufbau solcher Filter in Verbindung mit logischen Rechenschaltungen geschaffen werden,
mit deren Hilfe es möglich ist, die Rechengeschwindigkeit für binäre Akkumulatoren herabzusetzen.
Gelöst wird dii Aufgabe durch die im Kennzeichen des PA1 aufgeführten Merkmale.
Des weiteren schlagt die Erfindung ein Verfahren zum Filtern eines Eingangssignals in der Weise vor, daß
das Eingangssignal bei einer gegebenen Frequenz deltacodiert wird, die Deltabits einer Folge von 2/V
Elementarverzögerungsgüedern * zugeführt wird, Abnähme des entsprechenden Bits bei der gegebenen
Frequenz am Ausgang jedes Verzögerungsgliedes und Serienumwandlung dieser so ermittelten Bits in zwei
Bitfolgen, deren erste die Bits mit einer Verzögerung
von τ, Zv und (2/V— 1 Je und die andere die Bits, mit einer
Verzögerung! von 2τ, 4r, .,.2N'■>
τ enthält Dann wird jedem so ermittelten Bit ein Gewichtskoeffizient
zugeordnet. Anschließend wird dieses Verfahren zur Bildung der Summe der beiden so mit Gewichtungskoeffizienten versehenen Deltabits angewandt, und es is
wird während jeder Periode der vorgegebenen Frequenz, wenn der Akkumulierschnii endet, ein
differential PCM-codiertes Muster V*>
gefilterten Signals erhalten
Eine weitere Ausgestaltung der Erfindung besteht in
einer Anordnung zur Ausführung einer solchen Summenbildung zweier Deltabitfolgen, bei der die Bits
durch Koeffizienten gewichtet sind und ein digitales
Riter sowie einen Übertragungsentzerrer als Anwendungsgebiete für eine solche Schaltung und ein solches
Filter.
Schaltungsmäßig geht man dabei so vor. daß man die
aus der Codierung des Eingangssignals sich ergebenden Deltabits einem umlaufenden Schieberegister zuführt,
indem sie mit einer Frequenz umlaufen, die höher ist als
die Abtastfrequenz, so daß die vom Schieberegister kommenden Bits automatisch zeitlich ineinander verschachtelt zur Verfügung stehen. Die Multiplexoperation wird in der Weise durchgeführt, daß zu jedem
Verschiebezeitpunkt zwei Bits parallel zur Verfügung stehen. Die Gewichtungskoeffizienten werden nunmehr
nicht getrennt zugeordnet, sondern zwei und zwei paarweise in der Form von Summe und Differenz der
Koeffizienten. Die Relativwerte der vom Schieberegister in einem gegebenen Zeitpunkt kommenden zwei
Bits steuern die Auswahl der in Parallelform zur Verfügung stehenden binären Zeichen, die repräsentativ
sind für die Summe der beiden entsprechenden Koeffizienten oder deren Differenz oder dem der
Summe oder der Differenz entgegengesetzten Wert Diese binären Zeichen werden sukzessiv im Akkumulator aufaddiert dessen Ausgang einen differentiellen
PCM-codierten Abtastwert des gefilterten Signals in
jeder Periode der Abtastfrequenz ßefert.
Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den Zeichnungen
näher beschrieben. Dabei zeigt
Fig.1 die alisemeine Anordnung eines selbsttätig
arbeitenden Tiansversalfilterentzerrers gemäß der
Erfindung.
Fig.2a schematise*! ein Blockschaltbild der Eingangsschaltungen und der Verzögerungseinrichtung des
Entzerrers.
F i g. 2b eine weitere Ausführungsform der in F i g. 2a
gezeigten Schaltimg,
F i g. 3 ein Blockschaltbild der zur Multiplikation der
Koeffizienten und zur Summenbüdimg in dem Entzerrer
dienenden Schaltungen.
Fig.4 ein Blockschaltbild für die Erzeugung des
Fehlersignals zur Berichtigung der Entzerrerkoeffizienten.
F i g. 5 ein Blockschaltbild der zum Abspeichern und
Berichtigen der Koeffizienten in dem Entzerrer benutzten Schaltungen und
Fig.6 ein Impulsdiagramm zur besseren Verständlichkeit
der in den vorangegangenen Figuien gezeigten
Schattungen.
Eine bevorzugte Ausführungsform det Erfindung
wird nunmehr in Verbindung mit einem selbständig arbeitenden Transversalübertragungsentzerrers an sich
bekannter Bauart beschrieben; Die allgemeinen Prinzipien
solcher Entzerrer sind in einem Buch von R, W,
Lucky, JL Salz und H, Weidon Jr. beschrieben mit dem
Titel: »Principles of Data Communications«rKäpitel Vl,
das 1968 bei McGraw-Hill in New York erschienen ist
Insbesondere wird dabei auf einen Phasenmodulation*- Übertragungsentzerrer Bezug genommen, wie er in der
deutschen Patentanmeldung P. 23 17 597 beschrieben ist.
Fig.! zeigt die allgemeine Anordnung eines solchen
Entzerrers. Der Entzerrer nimmt ein von dem Übertragungsmedium ankommendes Analogsignal auf
und besteht aus einem Analog-Digital-Wandler 1 des Deltamodulatortyps, in dem das ankommende Analogsignal in ein deltacodiertes Digitalsignal umgewandelt
wird. Die Deltabits werden einem Verzögerungsglied zugeführt das aus einer Folge von Elementarverzögerungen besteht und 2/V-Anzapfungcn {nicht gezeigt)
aufweist Die von diesen Anzapfungen abgenommenen Signale werden in einer Multipfizierschaltung 3 mit von
einem Speicher 4 abgerufenen Koeffizienten multipliziert Die in der Multiplizierschaltung 3 erhaltenen
Produkt» werden in einer Addierschaltung 5 zu dem entzerrten Signal hinzuaddiert Dieses entzerrte Signal
wird dem Datendeiektor und den Fehlererkennungsschaltungen zugeführt, die sowohl die übertragenen
Daten als auch gegebenenfalls Fehlerinformation liefern. Diese binäre Fehlerinformation wird einer
Gruppe von Exklusiv-Oder-Schaltungen 7 gleichzeitig mit Information über das Vorzeichen des analogen
Eingangssignals zugeführt das von der Begrenzerstufe 8 kommt Die Schaltungen der Schaltungsgruppe 7
arbeiten dabei als Korrelator«) und korrelieren das Vorzeichen des Eingangssignals mit dem Vorzeichen
des Fehlersignals. Das Ausgangssignal der Schaltungsgruppe 7 wird einer Gruppe von Schaltungen 9
zugeführt die die Koeffizienten im Speicher 4 auf den neuesten Stand bringen, um dadurch das Fehlersignal zu
kompensieren.
Die Arbeitsweise eines solchen Entzerrers soll hier
nicht weiter beschrieben werden, da sie bekannt ist Eine Beschreibung dieser Arbeitswese findet sich in einem
Aufsatz von Hirsch und Wolf mit dem Titel: »A Simple Adaptive Equalizer for Efficient Data transmission«
(Ein einfacher adaptiver Entzerrer für v:rksame
Datenübertragung), veröffentlicht bei Wescon IEEE in Wescon Technical Papers, i9F9, TeD IV, Abschnitt 11 -Z
Die vorliegende Erfindung betrifft die Ausgestaltung von Schaltungen, die insbesondere in solchen Entzerrern mit Vorteil einsetzbar sind und die nunmehr im
Zusammenhang mit den Fig.2 bis 5 im einzelnen
beschrieben werden sollen.
Fig.2a zeigt die Schaltung des Entzerrers, nämlich
die Blocks 1 und 2 von Fig.1. Der Deltacodierer C
nimmt ein Analogsignal auf und wandelt es in ein deltamodufiertes Codesignal um. Die Frequenz der
Abtastung des Analogsignals wird mit /1 bezeichnet Die Deltacodierschaltung C kann beispielsweise so
aufgebaut sein, wie sie in der DE-OS 22 01939
beschrieben ist
Bitfolge mit der Frequenz /1 auftreten. Der Ausdruck
»Codierbitperiode« wird dabei für die Zeitspanne benutzt, die zwei benachbarte Bits am Ausgang der
Codierstufe trennt, nämlich 01 *=γγ· Diese Bits werden
über eine Und-Scbaltung A 1 und eine Oder-Schaltung
01 einer Verzögerungseinrichtung zugeführt, die aus
zwei Schieberegistern SRt und SR2 besteht, die
hintereinandergeschaltet Sind: Die Und-Torschaltung
A i vti'd durch ein Taktsignal ti mit der Frequenz /1
gesteuert und läßt damit die von der Codierschaltung C
kommenden Bits durch. Die Schieberegister SRi und
S7?> werden Im Takt einer SchieGefpeqüehz fi
weitergeschaltet, jedes Schieberegister SRi und SR2 hat
eine BitkapaziUt von N ■ ' , wobei angenommen ist. '5
daß r ein ganzzahliges Vielfaches von Θ1 und die Verschiebefrequenz (2= N ■ ft ist, was immer möglich
erscheint. Das Ausgangssignal des Schieberegisters SR2
wird über ein Verzögerungsglied 11. eine Torschaltung
A 2 und eine Oder-Torschaltung 01 nach dem Eingang
des Schieberegisters SR\ zurückgeführt. In dem Verzögerungsglied
11 wird eine Verzögerung Θ2 eingeführt, die gleich dem Zeitintervall zwischen zwei
benachbarten Bits am Ausgang des Schieberegister· ?>
SR2 ist nämlich Bl=Mf2. Der Ausdruck »Registerbit
periode« wird für die Bezeichnung von Θ2 benutzt und man sieht daß Θ1=ΝΘ2 ist da f2=N ·/1. Die
Und-Torschaltung A 2 ist so gesteuert daß sie nur dann gesperrt ist wenn die Torschaltung A 1 geöffnet ist Das w
entsprechende Steuersignal wurde daher mit /1 bezeichnet Am Ausgang des Schieberegisters SA2 tritt
auf .j ein erstes Polaritätssteuersignal d\ und nach
Inversion in einer Inverterstufe /1 auch das Komple- ^.
mentärsignal d\ auf. Dieses Ausgangssignal der J5 Schieberegisterstufe SR7 wird außerdem einer Exklusiv-Oder-Schaltung
12 zugeführt die außerdem an ihrer anderen Eingangskiemme ein Ausgangssignal vom
Schieberegister SRt aufnimmt Das Ausgangssignal der Exklusiv-Oder-Schaltung liegt an einem Eingang einer
Und-Torschaltung A 3 und über eine Inverterstufe / 2 an
einem Eingang einer Und-Torschaltung A4. Die Torschaltungen A 3 und A 4 werden durch zwei
komplementäre Taktsignale /3 und i3 gesteuert Die
Ausgangssignale der Und-Tor-Schaltungen A 3 und A 4 liegen an einer Oder-Schaltung O2, deren Ausgangssignal
als Auswahlsteuersignal a 2 and_ über eine Inverterstufe als Komplementärsignal </2 zur Verfugung
steht In Fig.2b ist ein Blockdiagramm einer
Schaltung gezeigt die dasselbe Ergebnis liefert wie die aus Schieberegistern und Rückkopplungsschaltung
bestehende Anordnung gemäß Fig.2a. In Fig.2b ist
die übliche Schaltung einer Verzögerungseinrichtung SR eines transversalen Digitalentzerrers bekannter
Bauart gezeigt, gefolgt von einer Multiplexeinrichtung
MPX für eine nachfolgende Verarbeitung gemäß dem Prinzip der Erfindung. Die Verzögerungseinrichtung SR
ist ein Schieberegister mit 2N Anzapfungen und einer Elementarverzögerung von τ zwischen benachbarten
Anzapfungen, welches eingangsseitig von der Codierschaltung C ein deltacodiertes Analogsignal mit der
Abtastfrequenz ft aufnimmt Das Schieberegister SR wird durch ein Taktsignal /1 mit der gleichen Frequenz
/1 beaufschlagt das alle Θ1 Sekunden einen Schiebeimpuls
liefert unter der Annahme, daß Θ1 = -^=- ist Die
Ausgangssignale 1 bis 2N der entsprechenden Anzapfungen des Schieberegisters SR werden der Multiplex
einrichtung MPXzugeführt, die innerhalb jeder Periode
θ zwei parallele Bitfolgen abgibt, wobei die eine Folge die Ausgangssignole der geradzahligen Anzapfungen,
die andere Folge die Ausgangssignale der ungeradzahligen Anzapfungen enthält. Wenn also x(t) das digitale
Eingangssignal darstellt, dann besteht die erste Bitfolge aus den Signalen x(t-t), x(t-"iv),... *[ί-(2Λ'-1)τ],
während die zweite Bitfolge, die parallel zur ersten auftritt, aus den Werten χ(ΐ—2τ), x(t-4v), ..,
Af/-- 27V Θ) besteht.
Um die Arbeitsweise der in Fig,2a gezeigten
Schältung zu: erläutern; soll zunächst gezeigt werden,
1OaB diese Anordnung' der konventionellen Verzögerungseinrichtung
mit 2/V-Anzapfungen und einer Elementarverzögerung von r in F i g. 2b äquivalent ist.
einer Verzögerungseinrichtung, deren Anzapfungen paarweise, wie in F i g. 2b gezeigt zu Multiplexbitfolgen
zusammengefaßt wird. Betrachtet man nämlich die Ausgangssignale der Schieberegister SRi und SR2 zu
einem gegebenen Zeitpunkt t, der mit einem der Zeitabschnitte 11 für die Öffnung der Torschaltung A 1
zusammenfällt dann entspricht das Ausgangssignal von SRi dem von der Torschaltung A 1 zu einem Zeitpunkt
in das Schieberegister SRt eingeführten Deltabit d. h.
einem Bit, dem eine zeitliche Verschiebung gleich dem Produkt der Anzahl der Positionen in SRt (nämlich
N-^7), durch die Registerbitperiode (nämlich Θ2) erteilt
wurde. Es war aber bereits gesagt worden, daß
θ 1 = N Θ2 ist Somit ist also das zum Zeitpunkt t von SRi
kommende Bit repräsentativ für das zum Zeitpunkt t—τ eingegebene Bit nämlich des Signals x(t- τ). In gleicher
Weise kann gezeigt werden, daß das vom Schieberegister SRi zum gleichen Zeitpunkt t kommende Bit dem
von der Torschaltung A 1 zum Zeitpunkt
eingegebenen Bit entspricht d. h. zum Zeitpunkt (t- 2τ\
Das heißt aber, daß zu einem gegebenen Zeitpunkt t die Signale x(t—r) und x(t— 2τ) parallel an den Ausgängen
der Schieberegister SRt und SA2 auftreten. Zum
Zeitpunkt t+28. der nächstfolgenden Registerbitperiode wird das von SRi kommende Signal das zuvor bei
(ί+τ2—ί) im SRt eingegebene Signal sein. Dieses
Eingabebit kommt von der Torschaltung A 2, da die Torschaltung A 1 zum Zeitpunkt (ί+θ 2— ί) gesperrt ist
und entspricht dem von der Torschaltung A1 bei einer
vorangegangenen öffnung dieser Torschaltung eingegebenen Bit, das die beiden Schieberegister SRt und SRz
duichlaufen hat nach dem Eingang von SRt zurückgekoppeit
wurde und in der Schaltung il einer Verzögerung von θ 2 ausgesetzt war. Das zum
Zeitpunkt (i— Θ2) von SRt kommende Bit entspricht
daher einem Eingabebit in SRu das von der Torschaltung A i zum Zeitpunkt
(f + Θ2) - 2 N-^y Θ2 - Θ2 - Ν-^γ Θ2,
das heißt zum Zeitpunkt r-3r ankommt In gleicher Weise entspricht das zum gleichen Zeitpunkt Γ+Θ2 aus
dem Schieberegister SRi kommende Bit einem von der
030147/113
Torschaltung A 1 zum ZeUpunkt t—Ατ in das Schieberegister
SRt eingegebenen Bit usw. Somit kommen in jeder Registerbitperiode 02 zwei Signale parallel aus
den Schieberegistern SRi und SR2. Während einer
Codierbitperitde Θ1 werden damit zwei Folgen aufeinanderfolgender Signale an den Ausgängen der
Schieberegister SR\ und SRz erhalten, die jeweils in der
ersten Folge (Ausgang SRi) einem Signal x(t) entsprechen,
das von Jer Torschaltung A 1 nachSÄi abgegeben
und ein ungeradzahliges Vielfaches von τ verzögert wurde und in der zweiten Folge fSÄ2-Ausgarig) einem
Signal x(t), das nach SRt in gleicher Weise eingegeben
und ein geradzahliges Vielfaches von τ verzögert wurde.
Man sieht ferner, daß am Ausgang des Schieberegisters SRi zwei komplementäre Steuersignale d 1 und d I
abgenommen werden. Diese Signale zeigen einfach das Vorzeichen des von SR2 kommenden Bits an, und ihre
Verwendung wird im Zusammenhang mit F i g. 3 noch erläutert Die Exklusiv-Oder-Schaltung 12, Und-Torschaltungen
A 3 und A 4 und die Oder-Torschaltung O 2 werden für einen Vergleich der parallel aus den
Schieberegistern SRi und SRt kommenden Bits verwendet
und die Übertragung^ der beiden komplementären Steuersignale c/2 und c/2 zeigt an, ob diese Bitwerte
gleiche oder entgegengesetzte Werte haben. Die Exklusiv-Oder-Schaltung 12 überträgt eine binäre Eins,
wenn die Bits entgegengesetzte oder komplementäre Werte haben unu überträgt eine binäre Null, wenn die
Bits den gleichen Wort haben.
Wenn das Steuersignal /3 anliegt, ist die Und-Torschaltung
A 3 entsperrt und dl reproduziert das Ausgangssignal der Exklusiv-Oder-Schaltung IZ Ist das
Signal i3 nicht vorhanden, ist die Torschaltung A3
gesperrt und die Torschaltung Λ 4 ist entsperrt und d2
reproduziert den Kehrwert des Ausgangssignals der Oder-Schaltung 12. Der Grund für diese Inversion und
die Funktion der Signale c/2 und c72 wird noch im
Zusammenhang mit F i g. 3 näher erläutert
F i g. 3 zeigt schematisch ein Blockschallbild für den
Koeffizientenspeicher des Entzerrers, die Multiplizierstufen und Addierstufen, die in F i g. 1 durch die Blocks
4, 3 bzw. 5 dargestellt sind. Der Koeffizientenspeicher ist in der Fig.3 oben ils ρ parallel angeordneter
Schieberegistergruppen dargestellt, wobei jede Gruppe zwei in Serie geschaltete Register enthält Die
Schieberegister sind mit Ro bis Ri9 bezeichnet und
weisen jeweils π Bitpositionen auf. Die Verschiebefrequenz
für jedes dieser Register ist /2, was durch das Taktsignal f 2 angedeutet ist Die Anzahl der erforderlichen
Registergruppen hängt von der Anzahl der zur Darstellung der Entzerrerkoeffizienten erforderlichen
gültigen Bits ab. Hierzu muß erwähnt werden, daß die Koeffizienten durch ρ gültige Bits bestimmt sind.
Weiterhin wird angenommen, daß die Koeffizienten in tmsm Binärcode dargestellt sind und negative Zahlen in
Zweierkomplementform geschrieben werden.
Gemäß der vorliegenden Erfindung werden die
erforderlichen 2N Koeffizienten nicht in der Form gesonderter Koeffizienten gespeichert, sondern paarweise
in der Form von Summen und Differenzen benachbarter Koeffizienten. Bezeichnet man daher die
Koeffizienten mit Q, C2,... C2n-1. Cm, dann werden die
Summen C, + C2, Cs+C4, ... C2n-X +C2n sowie die
Differenzen C2-Cu Q-Cz ... C2n-C2N-I in den
Registern abgespeichert Die Einspeicherung erfolgt parallel über die Eingänge der Register R21Rt,... R2fh so
daß in jedem Register alle Bits des gleichen Rangs der zuvor erwähnten Summen und Differenzen eingespeichert
sind. Wenn zu Beginn des Arbeitszyklus jedes der Register gelatin ist, dann sind beispielsweise die
Summen in den ungeradzahligen Registern und die Differenzen in den geradzahligem Registern eingespeichert,
wie dies aus Fi g, 3 zu ersehen ist. Es muß darauf
hingewiesen werden, daß am Ende der Periode Θ2 die π Verschiebungen innerhalb der Register eine Inversion
im Bedeutungsinhalt dieser Register verursacht haben Werden. Tatsächlich werden die Differenzen der
Koeffizienten von den geradzahligen Registern auf die ungeradzahligen Register übergegangen sein und
wegen der Ringschaltung, die im Zusammenhang mit Fi g. 5 erläutert wird, werden die Summen der
Koeffizienten von den ungeradzahligen Registern auf die geradzahligen Register übergegangen sein. Eine
solche Inversion in der Bedeutung des Inhalts der geradzahligen bzw. ungeradzahligen Register in jeder
Codierbitperiode Θ1 wird durch die Steuersignale '.'s
und Π berücksichtigt, die ebenfalls in jeder Periode Θ1
invertiert werden und die, wie im Zusammenhang mit Fig.2 erläutert wurde, die Inversion der Werte der
Auswahlsteuersignale c/2 und c/2 bewirken. Aufgrund dieses Hinweises bezieht sich die nachfolgende Be-Schreibung
nur auf das, was sich innerhalb der Perioden Θ1 abspielt, wenn die Ausgangssignale der geradzahligen
Register den Differenzen der Koeffizienten und die Ausgangssignale der ungeradzahligen Register den
Summen der Koeffizienten entsprechen. In diesem Fall liegt das Steuersignal f 3 an. Die andere Situation läßt
sich daraus sehr leicht dadurch ableiten, daß die Bedeutung der Ausgangssignale der geradzahligen und
ungeradzahligen Register invertiert und das Steuersignal 13 zum Verschwinden gebracht wird, was anzeigt
daß eine Inversion der Auswahlsteuersignale c/2 und 3Ϊ
stattgefunden hat, worauf im Zusammenhang mit F i g. 2a verwiesen wurde.
Je eine logische Auswahlzelle M\ bis Mn ist mit jeder
Gruppe der beiden Register verbunden. Dabei ist nur die Zelle Mp im einzelnen gezeigt Dadurch wird das
Verständnis der Figur erleichtert, und diese Zelle soll nunmehr beschrieben werden. Das Ausgangssignal des
Registers R2p liegt an einer Und-Torschauung A 7, die
andererseits das von der Oder-Schaltung O 2 in F i g. 2a kommende Steuersignal c/2 aufnimmt In gleicher Weise
wird das Ausgangssignal des Registers R2p-1 über eine
Und-Torschaltung Λ 8 geleitet, die andererseits das
Steuersignal c/2 von der Oder-Schaltung O 2 in F i g. 2a
Tiber die Inverterstufe i3 aufnimmt Die Ausgangssigna-Ie
der beiden Und-Torschaltungen A 7 und A 8 werden der Oder-Schaltung O 3 zugeleitet, deren Ausgangssignal
für das Ausgangssignal der Auswahlzelle Mp repräsentativ ist Die Aufgabe dieser Zelle besteht in der
Auswahl der Summenbits (Cj+ Cj-1) im Register R2p-1
oder der Differenzbits (Cj- Q-1) im Register Rip in
Abhängigkeit von den Steuersignalen c/2 oder d% die
angeben, ob die von den Registern SR\ und SR2
kommenden Deltabits das gleiche Vorzeichen haben oder nicht Haben sie das gleiche Vorzeichen, dann tritt
c/2 nicht_auf und die Torschaltung Λ 7 ist gesperrt,
während c/2 auftritt und die Torschaltung A 8 entsperrt,
so daß dadurch das Summenbit (Cj+Cj-%) ausgewählt wird. Sind die Bits von entgegengesetzten Vorzeichen,
dann ist nur die Torschaltung A 7 entspe.rt (das Signal
c/2 ist vorhanden) und in diesem Fall wird das Differenzbit (Q-Cj-f) ausgewählt Was für die Zelle
Mp gut, gilt auch für alle anderen Zellen M\ bis M9-1 und
man findet an den Ausgängen dieser Zellen parallel
entweder dk; Summe (C1+ C1- ι) oder die Differenz
(Cj-C ι) als Funktion cles Wertes von d2 zum
betrachteten Zeitpunkt /2.
Wird nunmehr die zeitliche Aufeinanderfolge der Zeitpunkte i2 innerhalb einer Bitcodierperiode θ
betrachtet, so sieht man, daß die Ausgangssignale der Zellen Mt bis Mp fortlaufend die Summen und
Differenzen von je zwei benachbarten Koeffizienten darstellen entsprechend der Signalfolge d2, die
wiederum der Beziehung zwischen den Werten der zu aufeinanderfolgenden Zeitpunkten ti von den Schieberegistern
SRy und SH2 kommenden Deltabit= entspricht.
Am Ausgang jeder Zelle M\ bis Mn ist eine
Polaritätsauswahlschaltung Pi bis P9 angeordnet, wobei
hier nur die Schaltung Pp im einzelnen dargestellt ist,
während die Schaltungen Pi bis Pp identisch aufgebaut
sind. Dis \usgangssignal der Zelle Mp wird einer
Und-7or$;.haltung A 9 zugeführt, die außerdem durch
das Signal d 1 aus F i g. 2a angesteuert wird. Außerdem liegt das Ausgangssignal der Zelle Mp über eine
Invei terschaltung /4 an einer Und-Torschahung A 10,
die ebenfalls durch das Steuersignal d 1 aus F i g. 2a angesteuert wird. Die Ausgangssignale der beiden
Torschaltungen A 9 und A 10 liegen an einer Oder-Schaltung O 4.
Die Polaritätsauswahlschaltung Pp hat die Aufgabe,
das Ausgangssignal der Zelle Mp dann, wenn das Signal
d 1 vorhanden ist, d. h. wenn ein vom Schieberegister
SR2 kommendes Bit den Wert + I annimmt, unmittelbar
durchzulassen. Ist dagegen das Signal d_\ nicht
vorhanden, sondern nur das .nverse Signal d\, d.h.,
wenn das vom Schieberegister SRi kommende Bit den Wert — 1 annimmt, dann kehrt dio Schaltung P9 das
Ausgangssignal der Zelle Mp um und liefert ein invertiertes Ausgangssignal.
Zur Arbeitsweise der Schaltungen in F i g. 3 kann angemerkt werden, daß zu jedem Zeitpunkt i2 die
parallelen Ausgangssignale der Polaritätsschaltungen P, bis Pp der Summe (Cj+ C1-1) entsprechen, wenn die von
den Schieberegistern SR\ und SR2 kommenden Werte
beide den Wert +1 haben, der Differenz Cs-C,-\, sollten die vom Schieberegister SRi kommenden Bits
den Wert -1 und die vom Schieberegister SR2 kommenden Bits den Wert +1 annehmen, der Summe
Cj+ Q-1, sollten die Bits, die von den Schieberegistern SR\ und SR2 kommen, den Wert -1 annehmen und
endlich der Differenz Cj-Cj-i, sollten die von SRt
kommenden Bits den Wert +1 und die von SR2
kommenden Bit? den Wert -1 annehmen. In den
letzten beiden Fällen soll tatsächlich -(Cj+Cj-1) und
-(Cj+ Cj-1) erreicht werden. Da hier mit binären
Zahlen gearbeitet wird, genügt es in der niedrigstwertigen
Position der beiden Zahlen Q+Cj-t und Q- C1-1
eine binäre »1« jedesmal dann hinzuzuaddieren, wenn das von SR2 kommende Bit den V/ert —1 annimmt
Diese Operation wird im Akkumulator 27 durchgeführt
Die Ausgangssignale der Schaltungen P\ bis Pp
gelangen parallel in den Akkumulator 13, der zum Zeitpunkt ti die an diesen Ausgängen liegenden
Binärzahlen mit den zu vorangegangenen Zeitpunkten i2 aufgenommenen Binärzahlen akkumuliert Fs wird
hier ein bekannter Farallelakkumulator benutzt, der nicht besonders beschrieben zu werden braucht Er kann
beispielsweise aus einer Addierschaltung und einem nachfolgenden Register bestehen, dessen Ausgangssignale
wiederum den Eingängen der Addierschaltung zugeführt werden. Die Anzahl der erforderlichen
Positionen im Akkumulator muß natürlich das mögliche Auftreten von Überträgen und die Tatsache berücksichtigen,
daß die zu verarbeitende Zahl negativ sein ka.m.
Man kann beispielsweise hier einen Akkumulator mit 12 Bitpositionen benutzen. Das von der Schaltung Pp
kommende Bit wird in den vier höchstwertigen
Positionen gemäß üblicher Verarbeitungsprinzipien für Binärzahlen, die im Zweierkomplementa-de geschrieben
sind, eingespeichert Die niedrigstwertige Position im Akkumulator nimmt das Signal d\ auf, das immer
dann »1« ist, wenn ein von SR2 kommendes Bit — 1 ist
und das immer gleich 0 ist, wenn ein von Sk2
kommendes Bit gleich +1 ist. Die Addition einer binären »I« in der niedrigstwertigen Position im
Akkumulator macht es möglich zu entsprechenden Zeitpunkten die Werte -(C,+ C, ,) oder -(C1-C1.,)
anstelle der Werte C1+ C1 , oder C1- C1-, einzuspeichern,
die an den Ausgängen der Schaltungen Pi bis Pp
auftreten.
Zu jedem Zeitpunkt f I wird der Inhalt des Akkumulators in ein Ausgaberegister 14 überführt Es muß darpvif hingewiesen werden, daß dieser Akkumulatorinhalt einem Abtastwert des entzerrten Signals in einem Code entspricht, der nicht mehr ein Deltacode, sondern ein differentieller PCM-Code ist. Die Ausgangssignale dieses Registers werden dann para'lel einem differentiellen PCM nach Analogumwandler J5 zugeführt, dem das entzerrte Analog-Ausgangssignal entnommen werden kann.
Zu jedem Zeitpunkt f I wird der Inhalt des Akkumulators in ein Ausgaberegister 14 überführt Es muß darpvif hingewiesen werden, daß dieser Akkumulatorinhalt einem Abtastwert des entzerrten Signals in einem Code entspricht, der nicht mehr ein Deltacode, sondern ein differentieller PCM-Code ist. Die Ausgangssignale dieses Registers werden dann para'lel einem differentiellen PCM nach Analogumwandler J5 zugeführt, dem das entzerrte Analog-Ausgangssignal entnommen werden kann.
Die bisherige Beschreibung betraf die eigentlichen Entzerre/schaltungen, mit denen es möglich ist, ein
entzerrtes Ausgangssigna! zu erzeugen. Es müssen nun noch die Schaltungen zur Erzeugung eines Fehlersignals
und zur Berichtigung der Koeffizienten in dam Entzerrer in Übereinstimmung mit den Verfahren
beschrieben werden, wie sie in der deutschen Patentanmeldung P 23 17 597 angegeben sind. Dies wird im
Zusammenhang mit den F i g. 4 und 5 erfolgen.
In F i g. 4 sind die Detektorschaltungen zum Feststellen des Vorzeichens des Eingangssignals und des
Vorzeichens des Einstellfehlersignals sowie die entsprechenden Multiplizierschc'tungen (Blocks 7 und 8 der
F i g. 1) dargestellt Die Schaltungen zum Feststellen des Vorzeichens des Eingangssignals werden zunächst
beschrieben. Das analoge Eingangssignal wird einem Verzögerungsglied 16 und anschließend einer Impulsformstufe
17 zugeführt, die daraus Rechteck'mpulse
ableitet Das Ausgangssignal der Impulsformstufe 17 wird zu Zeitpunkten i4 abgetastet, und das Ergebnis
wird in einer Haltestufe 18 abgespeichert Die Haltestufe 18 ist mit dem Eingang eines Verzögerungsgliedes verbunden, das eingangsseitig eine Und-Torschaltung
All, die durch Impulse zu Zeitpunkten il
entsperrt wird, und eine Oder-Schaltung O5, zwei
Schieberegister SA3 und SR4, die miteinander in Reihe
geschaltet sind und jeweils N jrr Bitpositionen enthalten
und durch die Verschiebetakifrequenz /2 gesteuert werden, sowie eine Rückkopplungsschleife mit dem
Verzögerungsglied 19 mit einer Verzögerung = einer Registerbitperiode und eine Und-Torschaltung A Yl
enthält, die so angesteuert wird, daß sie immer entsperrt ist mit Ausnahme der Zeitpunkte ti. Ähnlich wie in
F i g. 2a treten zu jedem Zeitpunkt 12 an den Ausgängen
der Schieberegister SA3 und SR4 parallel zw ei Bits auf.
Zur Ermittlung des Vorzeichens des Einstellfehlersignals wird nunmehr das Ausgangssignal des PCM-Analog-Umwandlers
15 (F i g. 3) einem Modulator 20, einem Filter 21 und einer Gleichrichterstufe 22 zugeführt. Das
Ausgangssigna! der Gleichrichterstufe 22 wird in der Vergleichsstufe 23 mit einer Bezugsamplitude verglichen,
und das von der Vergleichsstufe abgegebene, das Vorzeichen des Amplitudenfehlers aus dem Vergleich
anzeigende Binärsignal wird dem Eingang einer Exklusiv-Oder-Schaltung 24 zugeführt Das Ausgangssignai
des Füte rs 21 wird außerdem einer Datendetektorstufe.
die nicht gezeigt ist, zugeleitet. Dieser Teil der Schaltung stell» ichematisch die in der obengenannten
französischen Patentanmeldung 72 15 578 dargestellte Schaltung zur Erzeugung des Einhüllenden-Fehlefsignals
dar und arbeitet kurz gesagt wie folgt. Das von der
Umwandlerstufe 15 kommende Signal wird im Modulator 20 in seiner Frequenz umgesetzt und im Filter 21
wird ein Modulationsseitenband ausgefütert Das Signal
wird dann gleichgerichtet damit die Amplitude der Einhüllenden eines solchen Signals mit einer Bezugsampütude
in der Vergleichsstufe 23 verglichen werden kann. Eine solche Vergleichsstufe erzeugt ein binäres
Signal, das dein Vorzeichen der Amplitudendliferenz
zwischen den Amplituden der Einhüllenden und des Bezugssignals feststellt worauf dieses Signal einer
Exklusiv-Oder-Schaltung 24 zugeführt wird. Am anderen
Eingang der Exklusiv-Oder-Schaltung 24 liegt ein
von der Umwandlerstufe 15 über ein Verzögerungsglied
25 und eine Rechteckimpulsstufe 26 kommendes Analogsignal Das Ausgangssignal der Exklusiv-Oder-Schaltung
24 wird einer Abtast- und Halteschaltung 27 zugeführt, die durch Taktsignale f 5 angesteuert wird.
Das Ausgangssignal der Abtast- und Halteschaltung 27 wird zwei Exklusiv-Oder-Schaltungen 28 und 29
zugeführt, denen die Bits vorn Schieberegister SR3 bzw.
Schieberegister SÄ» zugeführt werden. Das Ausgangssignal der Exklusiv-Oder-Schaltung 29 liefert das Signal
i3. Andererseits liegen die Ausgangssignale der beiden
Exklusiv-Oder-Schaltungen 28 und 29 an den Eingängen
einer Exklusiv-Oder-Schaltung 30. Das Ausgangssignal dieser Stufe wird unmittelbar einer Und-Tor-Schaltung
A 14 zugeleitet an der außerdem ein Taktsignal f~3 liegt sowie einer Und-Tor-Schaltung A 15, der das Taktsignal
*3 über eine Inverterstufe /5 zugeleitet wird. Die
Ausgangssignale der beiden Und-Tor-Schaltungen liegen an den Eingängen einer Oder-Schaltung O 6. an
deren Ausgang das Signal d 4 auftritt
Diese eben beschriebene!) Schaltungen haben die Aufgabe, das Vorzeichen des Entzerrereingangssignals
mit dem Vorzeichen des Einstellfehlersignals zu multiplizieren und Eingangssignale für die Schaltungen
zur Berichtigung der Koeffizienten im Speicher 4 zu bilden, die im Zusammenhang mit Fig.5 noch
beschrieben werden. Natürlich muß man sicher gehen, daß der Teil des Eingangssignals, aus dem das
Vorzeichen abgeleitet wird, dem Teil entspricht, der das
Fehlersignal während des betrachteten Zeitabschnitts definiert so daß eine brauchbare Korrelation bei der
Berichtigung der Koeffizienten möglich ist Das bedeutet natürlich, daß das Eingangssignal, bevor das
Vorzeichen abgeleitet wird, um ate z.eitpenoae
verzögert werden muß, die dieses Signal zum Durchlau· feu des eigentlicnen Entzerrers und der zur Erzeugung
des Fehlersignals dienenden Schaltungen benötigt Mit anderen Worten, die Stromlaufbahn durch die Blocks 8
und 9 von F i g. 1 muß eine gleichlange Laufzeit haben wie die Stromlaufbahn durch die Blocks 1,2,3,5 und 6 in
Fig. 1. Das ist die Bedeutung des Verzögerungsgliedes
16, dessen Wert natürlich eine Funktion der für den Aufbau der Schaltungen benutzten Bauelemente ist
Das auf diese Weise in dem Verzögerungsglied 16
ίο verzögerte Eingangssignal wird in der Impulsformstufe
17 in ein Rechtecksignal umgewandelt und zu Zeitpunkten r4 in der Stufe 18 abgetastet und liefert
damit eine Information über das Vorzeichen des Eingangssignals. Die Zeitpunkte i4 treten mit einer
Frequenz auf, die ein Untervieifaches der Frequenz der Zeitpunkte Π ist Das Ausgangssignal der Stufe 18 wird
zu jedem Zeitpunkt ti für die Oberführung des
entsprechenden Bits in das Schieberegister SR3 durch
die Und-Tor-Schaltung AU, über die Oder-Tor-Schaltung
OS abgetastet Die in den Schieberegistern SR^
und SRt enthaltenen Bits werden mit der Frequenz /2 verschoben, und nach jeder Verschiebung wird das
ausgangsseitig am Schieberegister 4 auftretende Bit über das Verzögerungsglied θ 2 · Mfs dem Eingang der
Und-Tor-Schaltung A " 2 zugeführt
Das Ausgangssignal der Exklusiv-Oder-Schaltung 24 stellt das Einstellfehlersignal dar, das in der Schaltung 27
zu Zeitpunkten 15 abgetastet wird. Diese Zeitpunkte 15
sind die charakteristischen Zettpunkte, die durch die Datenübertraj7ingsfrequenz definiert sind, mit denen
das Datensignal abgetastet werden muß, so daß es gleichgerichtet werden kann. Die Art und Weise, wie
diese charakteristischen Zeitpunkte ermittelt werden, ist kein Teil der vorliegenden Erfindung und entsprediende
Verfahren sind bekannt Ein Verfahren dieser Art ist in der oben erwähnten deutschen Patentanmeldung
P 23 17 597 vorgeschlagen worden. Das Ausgangssignal der Schaltung 27 wird dann den anderen
Eingänge»' der Exklusiv-Oder-Schaltungen 28 und 29 zugeleitet
Die Aus.gangssignale dieser beiden Exklusiv-Oder-Schaltungen
28 und 29 wird den Eingängen einer logischen Aaswahlschaltung zugeführt, die aus einer
Exklusiv-Oder-Schaltung 30, einer Und-Tor-Schaltung A 14, einer Inverterstufe 15, einer Und-Tor-Schaltung
A 15 und einer Oder-Tor-Schaltung O 6 besteht Die
Arbeitsweise einer solchen logischen Auswahlschaltung wird am besten verständlich aus der Wahrheitstabelle I,
wo Se das Ausgangssignal der Stufe 27, s, das
Ausgangssignal des Schieberegisters SR3, S2 das Ausgangssignal
des Schieberegisters SR4, XOR7& das
Ausgangssignal der Exklusiv-Oder-Schaltung 28 und XGR 29 das Ausgängsstgnä! der Exkiusiv-Odef-Schal
tung 29 darstellt
Die sich dabei ergebenden Signale dZ und t/4 werden
zur Berichtigung der Koeffizienten in der bestimmten Weise benutzt die nunmehr im Zusammenhang mit
i· ι g. ~> eriauten wira
Tabelle I | i | 1 | xoRtt | XOR29 | d< | d* |
1 | 0 | (T3 hoch) | (Γ3 lic!) | |||
0 | 1 | 0 | 0 | I | 0 | |
1 | 0 | 1 | 0 | 1 | ||
1 | 1 | 0 | 0 | I | ||
1 | ||||||
Fortsetzung
XOR
XOR 29
/T3 hoch)
(Γ3 tief)
1 | 0 | 0 | 1 | 1 | 1 | 0 |
0 | 1 | i | 1 | 1 | 1 | 0 |
0 | 1 | 0 | 1 | 0 | 0 | I |
0 | 0 | 1 | 0 | 1 | 0 | 1 |
0 | 0 | 0 | 0 | 0 | 1 | 0 |
Fig.5 zeigt die Schaltungsanordnung, mit der es
möglich ist, die Koeffizienten (Block 9 in F i g. 1) auf den
neuesten Stand zu berichtigen. Zur Verdeutlichung der
Beschreibung zeigt F i g. 5 außerdem den KoefSzientenspeicher, der bereits in Fig.3 gezeigt ist Dieser
Speicher besteht aus ρ Gruppen von je zwei Schieberegistern, wobei jede Gruppe gültige Bits des
gleichen Ranges der Koeffizientensummen (Q+Q-i)
und Differenzen (Q- Q_i) enthält Die Ausgangssignale der ungeradzahügen Register Ri, Rj...Rip-% zn
gelangen an die Addierstufe 31, deren Ausgangssignale jeweils den Eingängen der geradzahligen Register R2.
Rt... R2pzugefflhrtwird.
Die Addierstufe 31 hat ρ Bitpositionen entsprechend
den ρ Gruppen von Schieberegistern. Jede Bitposition nimmt ferner ein Signal dl auf, dessen Erzeugung noch
beschrieben wird. Die niedrigstwertige Bitposition erhält außerdem ein Übertragungssignal k, das von der
höchstwertigen Bitposition einer weiteren Addierstufe 32 kommt
Außerdem enthält die Schaltung eine Anordnung von ^Gr φρεη parallel angeordneter Schieberegister R\ bis
R% wobei jede Gruppe aus zwei in Reihe geschalteten
Schieberegistern besteht Jedes Schieberegister R\ bis
Diese Register enthalten die ersten neun nichtsignifikanten Bits der Summen (Q+ Q-1) und der Differenzen
(Q- Q-1) in gleicher Weise wie die Register Ri bis R^
die ρ signifikanten Bits der gleichen Summen und Differenzen enthalten. Die Ausgangssignale der ungeradzahligen Register R\, R 3, ... R'lp-\ werden dem
Akkumulator 32 parallel zugeführt und die Ausgangssignale dieses Akkumulators werden den Eingängen der
geradzahligen Register R'2>
R'2, R«, R2, über eine
RiickkGppUisgsve^bisdiisg zugeführt. Der Akkumulator 32 hat q Bitpositionen, die den q Gruppen von
Schieberegistern entsprechen. Allen Positionen im Akkumulator 32 wird das Signal dl zugeführt, mit
Ausnahme der Position der Ordnung 2. Außerdem nimmt die niedrigstwertige Bitposition (Ordnung 1) das
Signal dl rweünsl auf {die beiden Eisgang? sind ir
üblicher Weise der Summeneingang und der Obertragseingang in dieser Position). Außerdem nimmt die
Position ode- Rangordnung zwei im Akkumulator 32 das Signal rf6 auf.
n;» tauten Signale t/6 und dl werden in den
Und-Tor-Sch dtungen A 15 und A 16 erzeugt Die
Und-Tor-Schaltung A 15 hat drei Eingänge. Am ersten
Eingang lieg' das Signal d4, am zweiten Eingang liegt das Signal '3 und am dritten Eingang liegt das
Steuersignal d5. Das Ausgangssignal der Torschaltung A15 ist das Signal dB, Die Und-Tor-Schaltung A16 hat
ebenfalls drei Eingänge, am ersten Eingang liegt das Signal d4, am zvs aten Eingang liegt das Signal dZ über
Inverter 16 und am dritten Eingang liegt das Signal d5. Das Ausgangssigiial der Und-Tor-Schaltung A16 ist das
Signal dl.
Die Tabelle Π gibt die Werte von d6 und dl in
Abhängigkeit von d3 und </4, wenn d5 gleichzeitig
vorhanden ist (d6, dl=O, wenn dS nicht vorhanden ist).
Tabelle II | dA | d6 | dl |
ä3 | O | O | O |
O | 1 | O | 1 |
O | O | O | O |
1 | 1 | 1 | O |
1 | |||
Das Signal d5 tritt in jedem Zeitabschnitt 15 auf und
dauert zwei Perioden Θ1. Ein solches Signal ermöglicht die Berichtigung der Summen und der Differenzen der
Koeffizienten füi jeden charakteristischen Zeitpunkt 15.
Seine zeitliche Dauer ist so gewählt, daß jede Summe und jede Differenz einmal, und nur einmal die
Akkumulatoren 31 und 32 bei gleichzeitiger Anwesenheit von d 5 durchläuft Die Arbeitsweise der in F i g. 5
gezeigten Schalungen wird nunmehr beschrieben.
Wegen des Übertrag-Signals k können die beiden Akkumulatoren 31 und 32 als ein Akkumulator
betrachtet werden. Die Veränderung des Inhalts eines solchen Akkumulators wird für die möglichen Werte der
Signale t/6 und dl bei gleichzeitigem Auftreten von c/5
untersucht Wenn d6=dl=0, dann wird der Inhalt des
Akkumulators nicht verändert und der Gesamtwert der entsprechenden Summe oder Differenz der Koeffizienten,
d.h. ein Koeffizient, dessen gültige Bits im Akkumulator 31 and dessen ungültige Bits im
Akkumulator 32 zu einem gegebenen Zeitpunkt liegen, wird nicht verändert Wenn aber </6= i und dl=0, wird
eine binäre »1« in Position der Rangordnung 2 im Akkumulator 32 eingeführt und der Gesamtwert der
entsprechenden Summe oder Differenz der Koeffizienten wird um +2 e<-Hoht Wenn </6=0 und t/7<=l ist,
wird eine binäre »1« in jede der Positionen in dem Akkumulator 31 und in jeder der Positionen im
Akkumulator 32 mit Ausnahme der i-osition der Größenordnung 2 eingeführt und zusätzlich eine zweite
binäre »1« wird in die Position des Ranges 1 (des niedrigsten) im Akkumulator 32 eingeführt Das hat die
Wirkung, daß — 2 zum gesamten Wert der entsprechenden Summe oder Differenz der Koeffizienten hinzuaddiert
wird. Was sich leicht bestätigen !3Bt
Wenn das Signal d5 auftritt, wird der gesamte Wert
der Summe oder Differenz der Koeffizienten in den Akkumulatoren 31 und 32 durch 0, +2 oder -2
entsprechend den Werten von d% und dl modifiziert
Jedesmal wenn eine Summe oder eine Differenz von
Koeffizienten die Akkumulatoren 31 und 32 bei gleichzeitiger Anwesenheit des Signals dS durchläuft,
werden sie durch Signale d% und dl berichtigt und das
trifft sequentiell für alle Summen und Differenzen der Koeffizienten zu, die zu jedem Zeitpunkt f 2 von den
030147/113
Registern Ru Rzp-1 und den Registern Ä'i, R'z... R%-1
parallel ankommen.
Es ist jedoch immer der Gesamtwert der Summe oder Differenz der Koeffizienten, der bei jedem Durchlauf
durch die Akkumulatoren neu bewertet wird. Der Wert einer solchen Summe oder Differenz, d. h. der Wert, der
sich aus ρ gültigen Bits ergibt, wird dadurch wesentlich
weniger oft modifiziert, d.h. er wird nur dann
modifiziert, wenn der Akkumulator 32 überläuft (Übertragssignal Jt= 1).
Man sieht, daß die Existenz der q nicht gültigen Bits
für jede Summe oder Differenz der Koeffizienten und die Tatsache, daß die Signale d& und d 7 auf diese q
nicht gültigen Bits einwirken, ein vollständiges digitales Äquivalent einer Integration der in die Summen und
Differenzen der Koeffizienten einzuführenden Korrektur möglich macht
Die Beschreibung hat sich zwar mit einem bevorzugten Ausführungsbeispiel der Erfindung befaßt. Zur
vollständigen Erläuterung sollte man aber Fig.6
betrachte^ die die zeitlichen Zusammenhänge der verschiedener? Operationen zeigt Dabei bezieht sich
Fig.6 auf die Zeitimpulsfolgen einer bestimmten
Aus^ührungsform der Erfindung, nämlich eines Phasenmodulationsübertragungssystems
mit folgenden Eigenschaften:
Anzahl der verschiedenen Phasen 2,
Übertragungsgeschwindigkei* 4800 Bit pro Sekunde (d.h. eine Übertragungsgeschwindigkeit von 1600Baud).
Modulationsträger 1800 Hz.
Übertragungsgeschwindigkei* 4800 Bit pro Sekunde (d.h. eine Übertragungsgeschwindigkeit von 1600Baud).
Modulationsträger 1800 Hz.
Der Entzerrer hüt folgende Eigenschaften:
Anzahl der Anzapfungen 2N= 32, Elementarverzögerung zwischen Denachoarten Anzapfungen
τ='/i 7200 Sekunden.
Diese Elemente reichen zur Definition des Systems und der Entzerrererfordernisse aus. Tatsächlich können
N und ν in gewissem Maße durch den Hersteller bestimmt werden. Die Anzahl der Anzapfungen ist eine
Funktion der geforderten Entzerrerqualität, d.h. je
größer die Anzahl der Anzapfungen mit gleicher Elementarverzögerung zwischen den Anzapfungen ist,
um so besser wird der Entzerrer arbeiten, wobei theoretisch natürlich ein Entzerrer mit unendlicher
Länge eine vollständige und vollkommene Entzerrung liefert Bezüglich des Wertes von τ zeigt die Theorie,
daß τ nur kleiner sein muß als ein Grenzwert, der der Kehrwert der Nyquistfrequenz für die hier betrachtete
Übertragung ist, was dem Hersteller einen gewissen Freiheitsgrad gibt
Die Übertragungsgeschwindigkeit definiert die Zeitabschnitte, die zwei charakteristische Zeitpunkte t5
ίο voneinander trennen, nämlich hier Vieoo Sekunden. Eine
solche Periode ist d'e Basis der gesamten Takfabe im
System. Diese Periode wird nur durch die Systemeigenschaften erzwungen. Alle anderen zeitlichen Werte
können, wie noch zu zeigen ist, davon abgeleitet werden.
Für die Abtastzeitj. unkte 14 für das Vorzeichen des
Entzerrereingangssignals muß festgestellt werden, daß an den Ausgängen der Schieberegister SRz und SRi
(Fig.4) die Anwesenheit von Bits sichergestellt sein
muß, die diesem Teil des Datensignals entsprechen, das für die Erzeugung des Fehlersignals zum Zes'ounkt
eines charakteristischen Zeitpunkts f 5 am Ausgang der Schaltung 27 in Fig.4 benutzt wurde. Daher ist die
Frequenz der Zeitpunkte i4 ein Vielfaches der Übertragungsgeschwindigkeit und außerdem ein Vielfaches
von Ut, wobei τ die Elementarverzögerung zwischen zwei benachbarten Anzapfungen ist Die
Übertragungsgeschwindigkeit beträgt hier 1600 Hz und 1/t=7200 Hz. Das hier gewählte gemeinsame Vielfache
zur Bestimmung der Zeitpunkte /4 ist 14400 Hz, was
der neunfachen Übertragungsfrequenz und dem Doppelten von Ι/τ entspricht
Bezüglich der Abtastzeitpunkte ί 1 für das Eingangssignal zur Deltacudierung und die Einführung in die
Schieberegister SRi (F i g. 2a) und SA3 (F i g. 4) muß die
Frequenz /1 eine ausreichend genaue Deltacodierung sicherstellen. Um die Erzeugung der Taktsignale zu
vereinfachen, kann /i ein Vielfaches der Frequenz, mit
der die Zeitabschnitte fi auftreten, beispielsweise
115 200 Hz sein.
Die Schieberegisterschiebefrequenz /2 ist Nf i, wie
bereits erwähnt und somit XZ χ 115 200 Hz. Die
Zeitpunkte r3 bezeichnen jeweils einen von zwei Zeitpunkten ti. Fig.6 zeigt außerdem das Signal d5,
das zu jedem Zeitpunkt tS beginnt und über zwei Perioden r 1 andauert
Hierzu 6 Blatt Zeichnungen
Claims (9)
1. Verfahren zur Summenbildung aus zwei Folgen von mit binären Koeffizienten gewichteten Delta-Bits
dnrch Zusammenfassen der Koeffizienten, wobei jedem Delta-Bit ein Koeffizient zugeordnet
ist, dadurch gekennzeichnet,
daJB sowohl die Summen, als auch die Differenzen der Koeffizienten der Delta-Bits gleichen Ranges in
beiden Bit-Folgen parallel erstellt werden,
daß dann die Werte der Delta-Bits gleichen Ranges in beiden Bit-Folgen miteinander verglichen werden,
daß dann, wenn die Kombination der beiden Delta-Bits Il oder 01 ist, ein der Summe der beiden
Koeffizienten entsprechendes Zeichen übermittelt
daß aber dann, wenn die Kombination beider Delta-Bits 01 oder 10 ist ein der Differenz der
beiden Koeffizienten entsprechendes Zeichen übermittelt wird, und
daß dann, wenn die Kombination der beiden Delta-Bits U oder 01 bzw. 10 oder 00 ist, das so
ermittelte Zeichen bzw. das dazu entgegengesetzte Zeichen an die Eingänge eines Akkumulators zum
Akkumulieren dieser Zeichen für jeden Bit-Rang beider Delta-Bitfolgen übertragen wird.
2. Verfahren nach Anspruch 1, gekennzeichnet
durch die folgenden Verfahrens- chritte:
Delta-Kodieren des Eingangssignals bei einer gegebenen Frequenz /I1
Delta-Kodieren des Eingangssignals bei einer gegebenen Frequenz /I1
Zuführen der Delta-Bits einer Folge von 2VV Verzögern jsgliedern mit der Elementarverzögerung
τ.
Entnehmen des entsprechend·^ Bits am Ausgang
eines jeden VerzögerungsglieHes mit vorgegebener
Frequenz, Parallel-Serienurrrwani^ung dieser Bits in
zwei Bit-Folgen, deren erste die Bits mit Verzögerungen τ,3ν...(2N— l)r und deren zweite die Bits
mit Verzögerungen 2τ... 4r 2Nv enthält, Zuordnen eines Gewichtungskoeffizienten zu jedem
so abgeleiteten Bit und Durchführen der Verfahrensschritte gemäß Anspruch 1 zur Bildung der Summe
der beiden Folgen mit Koeffizienten gewichtiger Delta-Bits zum Erzeugen eines differentiell PCM-codienen
Abtastwertes des gefilterten Signals während jeder Periode der vorgegebenen Frequenz.
3. Schaltungsanordnung zur Durchführung eines Verfahrens nach Anspruch I1 dadurch gekennzeichnet,
daß zur Summenbildung der Gewichtungskoeffizienten zweier Delta-Bit-Folgen ein Schieberegister
(SR\, SR2) mit einer logischen Summenschaltung (Mp) verbunden ist, an der paarweise die Summen
bzw. Differenzen benachbarter Koeffizienten als zwei Bitfolgen auftreten, daß Vergleichsschaltungen
vorgesehen sind, die die Delta-Bits gleichen Ranges beider Delta-Bitfolgen miteinander vergieichen, um
vorzeicnengieicnheit oder ungieicnneit festzustellen,
daß ferner logische Auswahlschaltungen (Pp) vorhanden sind, die die Summen bzw. Differenzen
der Koeffizienten aufnehmen und entsprechend bei Vorzeichengleichheit oder Ungleichheit die Summe
bzw. Differenz der Koeffizienten auswählen, worauf dann der Binärwert des einen der Delta-Bits
festgestellt wird, und daß zur selektiven Inversion logische Schaltmittel (A 9, A 10,O4, /4) vorgesehen
sind, die bei Feststellung eines ersten Binärwertes ein binäres Zeichen erzeugen, dessen Wert dem der
ausgewählten Summe oder Differenz entgegengesetzt ist und bei entgegengesetztem Binärwert das
die Summe oder die Differenz darstellende ausgewählte Binärzeichen unverändert durchlassen, und
daß endlich eine Akkumulatorschaltung (13) vorgesehen ist, die der Aufnahme der nacheinander aus
der selektiven Inversion kommenden Zeichen bei Verarbeitung der beiden Delta-Bit-Folgen dient
4. Schaltungsanordnung nach Anspruch 3 in einem Digital-Filter mit 2/v* Koeffizienten (Ci bis C2N)
und einer Elementarverzögerung von v, dadurch gekennzeichnet daß eine Kodierstufe (C) zur
Dsltakodierungdes Eingangssignals mit einer ersten
Frequenz (fi) vorgesehen ist die ein Vielfaches von
Mz ist daß die Kodierstufe mit einem im gleichen Takt gesteuerten Schieberegister (SR) verbunden ist
dessen Parallelausgänge (1 bis 2N) mit einer Multiplexschaltung (MPX) verbunden sind, die an
ihren zwei Ausgängen zwei parallele Ausgangs-Bitfolgen mit geradzahligen bzw. ungeradzahligen
Werten von x(t— 1 τ) liefert
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet daß das Schieberegister (SR) aus
zwei in Reihe geschalteten Teilen (SRi, SR2) besteht
wobei der Ausgang des zweiten Schieberegisterteils (SRz) über ein Verzögerungsglied (11) und logische
Schaltglieder (A 2, 01) mit dem Eingang des ersten
Schieberegisterteiles (SRi) verbunden ist, und daß an
den Ausgängen der beiden Schieberebisterteils (SRi,
SR2) parallele Ausgangs-Bitfolgen mit geradzahligen bzw. ungeradzahligen Werten von x(t-1 τ)
auftreten.
6. Schaltungs?r.ordnung nach Anspruch 5, dadurch
gekennzeichnet daß zum Vergleichen der Bits der beiden parallelen Bitfolgen eine logische Vergleichsschaltung
(12, 72, A3, A4, O2) vorgesehen ist an
deren Ausgang das Vergleichsergebnis (t 2 bzw. d2)
anfällt das anzeigt ob die Eits gleichen Ranges in beiden Bitfolgen gleiche oder entgegengesetzte
Polarität aufweisen.
7. Schaltungsanordnung nach .Λ nspruch 3, dadurch
gekennzeichnet daß zur püarweben Abspeicherung benachbarter Koeffizienten ein Koeffizientenspeicher
(4) vorgesehen ist der aus ρ parallel geschalteten jeweils paarweise in Reihe geschalteten
Schieberegistern (R 0 bis R 2p) mit N Bitpositionen besteht und daß die Koeffizienten paarweise ais
Summe bzw. Differenz
C2... C2N-1 -
C2N- i)
bzw. C2-Ci
eingespeichert sind und daß die Einspeicherung parallel in den geradzahligen Registern (R2,
Ra... R2p) erfolgt, so daß jedes Schieberegister alle
Bits mit gleichem Rang der Summen bzw. Differenzen enthält
8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeicnnet daß jeder Koerrizientenspeicherstufe
(Ro - R2p) eine logische Selektionsschaltung
(Mi bis Mp) zugeordnet ist die entweder das Summenbit (Cj+C,-i) im Register (R2p-i) oder das
Differenzbit (C1- C1-1) im Register (R2p) auswähle je
nachdem, ob die beiden vom Schieberegister (SRu SR2) kommenden Deltabits das gleiche oder
verschiedene Vorzeichen aufweisen, und daß an jeder dieser Seiektionsschaltungen eine Polaritätsschaltung (Pi bis Pp; 14, AiO, AU, O4)
angeschlossen ist deren Ausgänge an den parallelen
Eingängen des Akkumulators (13) liegen, der wiederum mit einem Ausgangsregister (14) verbunden
ist, an dessen Ausgang ein entzerrtes differentiell-PCtvI-kodiertes
Ausgangssignal auftritt
9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß an dem Ausgangsregister eine
Digital-Analog-Umsetzerschaltung (15) zur Umsetzung
der differenüeil-PCM-kodierten Signale in
entsprechende Analogwerte vorgesehen ist.
Applications Claiming Priority (1)
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