DE2204550C3 - Speicherschaltung - Google Patents

Description

Die Erfindung betrifft eine Speicherschaltung mit fest eingestellten Speicherwerten. Derartige Speicher werden in der Literatur vielfach als Festwertspeicher bezeichnet. Die Speicherelemente sind in den Spalten und Zeilen einer X-Y-Matrix angeordnet und sind über X- und Y-Dekodierschaltungen und Eingangsstufen mit den Adressenleitungen verbunden. Ferner sind an die Ausgangsstufen angeschlossene sogenannte »Bit-Detektoren« vorgesehen, mit deren Hilfe der einer Eingangsadresse zugeordnete Speicherinhalt ausgelesen wird. Sie bestehen pro Spalte aus zwei eine UND- oder eine NAND-Schaltung bildenden steuerbaren Schaltelementen.

Speicher der beschriebenen Art werden beispielsweise für die Buchstabenerzeugung, Logikschailüngen, UmkodierschaltUitgen, Schaltungen für arithmetische Logikverknüpfungen u. dgl. verwendet. Der Aufbau dieses an sich bekannten Speichers sei an Hand des Blockschaltbildes in der Fig. 1 näher erläutert. Jedes Speicherlement wird beispielsweise durch einen Transistor 7"9 gebildet, der ein Informationsbit speichern kann. Die Speicherelemente sind im Speicherfeld in den Spalten und Zeilen einer Matrix angeordnet Bei einem 2048-Bit-Speicher handelt es sich beispielsweise um 32-Y-Zeilen und um 64-X-Spalten. Die Basiselektroden aller Transistoren in einer Zeile sind miteinander verbunden. Handelt es sich um bipolare Transistoren, so sind die Kollektorzonen der Transistoren mit der Versorgungsspannung Ucc verbunden, während die Emitterelektroden je nach Informationsinhalt der Speicherzelle an die Y-Leitung, die zu dem zugeordneten Bit-Detektor führt, angeschlossen oder nicht angeschlossen sind.

Dem Speicherfeld 1 ist einmal die Y-Dekodierschaltung 2 und der Dekodierschaltung sind die Y-Eingangsstufen 3 vorgeschaltet. Die Y-Eingangsstufen 3 sind an die Adressenleitungen angeschlossen. Bei dem dargestellten Ausführungsbeispiel ist jedem gespeicherten Woit eine 9stellige Adresse zugeordnet. Die Adressen sind mit A1 bis Λ 9 bezeichnet, wobei die Adressen Al bis AS zur Auswahl einer bestimmten Zeile und die Adressen Ab bis .4 9 zur Auswahl einer bestimmten Anzahl von Speicherzellen einer Zeile dienen. Die Adressenleitungen Al bis AS werden daher der Y-Eingangsstufe 3 zugeführt, während die Adressenleitungen Ab bis Λ9 der entsprechenden X-Eingangsstiife 4 zugeführt werden. In den Invertstufen wird der Informationsinhalt jeder Adresse doppelt invertiert. Aus diesem Grund sind in jeder Stufe pro Adresse zwei Inverterstufen 5 und 6 hintereinandcrgeschaltet. Vom Ausgang dieser Reihenschaltung wird der Adresseninhalt der Dekodierstufc zugeführt, während an der Verbindung zwischen den beiden Invertern der negierte Adressen nhalt abgegriffen und der Dekodierstufc zugeleitet wird.

Im Y-Dekoder 2 sind logische Verknüpfungsschaltungen angeordnet, die in der Fig. 1 mit der Ziffer 7 angedeutet sind. Dabei ist jeder Zeile des Speicherfcides 1 eine logische Verknüpfungsschaltung zugeordnet, die bei der entsprechenden Adressonkombination A1 bis A 5 dafür sorgt, daß in der der Adresse zugehörigen Zeile ein die Transistoren ansteuernder Basisstrom fließt. Dann fließt durch die Transistoren, deren Emitterelektrode kontaktiert ist und in denen damit eine logische »1« abgespeichert ist, ein Kol'sktor-Emitterstroni Iy in die Spaltenleitung, wenn ein solcher Strom durch die entsprechende Ansteuerung eines Bit-Detektors 8 zugelassen wird.

Der Bit-Detektor 8 wird über den X-Dekoder 9, die X-Eingangsstufen 4 an die Adressenleitungen A 6 bis A9 angeschlossen. Die X-Eingangsstufe 4 sorgt wiederum dafür, daß der Dekodierschaltung 9 die Adresseninhalte und die negierten Adresseninhalte zugeführt werden. Diese Ausgangsgrößen d^r Inverterstufen werden durch logische Verknüp/ungensschaltung IO im X-Dekoder so miteinander verschaltet, daß jeder Adressenkombination /46 bis /49 eine bestimmte Anzahl von Spalten zugeordnet ist, die daraufhin abgefragt werden. Jeder Adresse A\ bis /4 9 ist somit ein Wort zugeordnet, wobei die Adressen A 1 bis A5 für die Auswahl der Zeile und die Adressen A 6 bis A 9 für die Auswahl des ein Wort umfassenden Teils der Zeile sorgt. Diese Art der Wort-Anordnung in einem Matrixspeicher ist das Charakteristikum eines 2'/₂-D-Speichers. Bei dem dargestellten Ausführungsbeispiel s^nd in einer Zeile 64 Speicherzeilen angeordnet. (Wenn jedem Wort vier Speicherzellen zugeordnet werden, entfallen auf eine Zeile 16 Worte. Die vier Adressen Ab bis /49 ermöglichen 16 Adressenkombinationen, wodurch somit durch jede mögliche Adresse eines der 16 Worte einer durch den Y-Dekoder angesteuerten Zeile ausgewählt werden kann. So wird beispielsweise von der ersten logischen Verknüpfungsschaltung 10 im X-Dekoder der Bit-Detektor für das Wort Wl angesteuert, der nur die ersten vier Spalten des Speicherfeldes 1 abifragt. Dann steuert die letzte logische Verknüpfungsschaltung im X-Dekoder den Bit-Detektorfür das Wort Wl(t, der die letzten 4 Spalten des Speicherfeldes abfragt. Die Bit-Detektoren arbeiten auf die Ausgangsstufen 11. Diese Ausgangsstufen werden von den Bit-Detektoren so angesteuert, daß an den vier Ausgangselektroden Ol bis O 4 der Speicherinhalt des abgefragten Wortes erscheint.

An Hand der Fig. 2 sei ein bekannter Bit-Detektor für eine Spalte beschrieben. Bei der abzufragenden Speicherzelle T9 handelt es sich um einen Transistor mit kontaktiertem Emitter, d. h. um eine Speicherzelle mit eingeschriebener logischer »1«. Die Speicherzelle wird über die zugehörige Jogische Verknüpfungsschaltung 7 in der Y-Dekodierstufe angesteuert. Durch die der Zeile, in der die Speicherzelle angeordnet ist, zugehörige Adresse werden die Emitterelektroden des MultiemiUertransistors TJ alle auf ein derartiges Potential gelegt, das dieser Transistor sperrt. Der Multicmittertransistor TJ hat eine der Adressenzahl entsprechende Zahl von Emitterelektroden. Durch die Sperrung des Transistors TJ wird der vom leitenden Transistor 7*8 gelieferte Strom zum Basisstrom der Speicherzelle.

Die logische Verknüpfungsschaltung 10 des X-Dekoders ist ganz gleichartig aufgebaut. Auch hier wird bei dem Auftreten der zugeordneten Adresse der Multiemittertransistor 7Ί2 gesperrt, so daß ein Basisstrom zum Transistor T des Bit-Detektors 8 a fließen kann. Bei der bekannten Anordnung sind nun der Transistor T und die Widerstände A3' und R4' so ausgelegt, daß der Basisstrom I_B allein nicht ausreicht, um den Transistor T durchzusteuern. Erst wenn auch ein Strom Iy durch R2' fließt, wird der Spannungsabfall am Widerstand A3' so groß, daß der Transistor T durchgeschaltet wird. Der Widerstand R4' muß daher relativ hochohmig sein. Das Verhältnis R4'IR3' ίο muß etwa den Wert 10 einnehmen. Durch die notwendige Hochohmigkeit des Widerstandes RA' wird die Einschaltzeit und die Ausschaltzeit des Transistors T relativ groß und stark widerstandsabhängig. Bei den bekannten Speichern war daher die Signallaufzeit zwischen dem Adresseneingang und dem Speicherausgang groß. Außerdem bestand die Gefahr, daß der Transistor T und somit Transistor T durch Sperrströme unerwünscht durchgesteuert und daher eine Speicherzelle ungewollt abgefragt wurde. Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Speicherschaltung anzugeben, bei der die Signallaufzeit kürzer ist als bei den bekannten Anordnungen und nicht mehr die Gefahr besteht, daß der Schalttransistor des Bit-Detektors durch vorhandene Sperrströme, beispielsweise bei erhöhten Außentemperaturen, durchgesteuert wird.

Diese Aufgabe wird bei einer Speicherschaltung der eingangs beschriebenen Art erfindungsgemäß dadurch gelöst, daß von den zwei Schaltelementen jedes einem Eingangssignal zugeordnet ist, wobei das das eine Schaltelement durchsteuernde Eingangssignal von dem durch die Spalte fließenden Strom und das andere, das zweite Schaltelement durchsteuernde Eingangssignal von der X-Dekodierstufe, durch die der Speicherinhalt einer Anzahl in einer Zeile angeordneten Speicherzellen abgefragt wird, geliefert wird.

Eine UND-Schaltung ist vorzugsweise so ausgebildet, daß die steuerbaren Strompfade der Schaltelemente in Reihe geschaltet sind. Die Schaltelemente ♦° sind vorzugsweise bipolare Transistoren. Die steuerbaren Strompfade werden dann von den Kollektor-Emitterstrecken dieser Transistoren gebildet.

Bei der angegebenen Schaltung löst der von der Y-Dekodierung verursachte Strom und der von der X-Dekodierung verursachte Strom jeweils die Durchsteuerung eines Schaltelementes aus. Dies hat zur Folge, daß eine unerwünschte Durchschaltung des gesamten Gatters durch einen additiv hinzutretenden Sperrstrom unmöglich ist. Andererseits ergehen sich die Ansteuerungswiderstände für die UND-Gatterschaltung so niederohmig, daß sehr kurze Schaltzeiten und damit extrem kleine Signallaufzeiten erreicht werden.

Die Erfindung und ihre weitere vorteilhafte Ausgestaltung soll im folgenden noch an Hand der Fig. 3 und 4 näher erläutert werden. Dabei ist in der Fig. 3 der Bit-Detektor in seinem Verbund mit den übrigen Teilen der Speicherschaltung dargestellt, während die Fig. 4 den Bit-Detektor im wesentlichen allein zeigt. Die folgende Beschreibung bezieht sich auf beide Figuren.

In der Regel wird bereits von den Kunden vorgeschrieben, welches im Speicherfeld abgespeicherte Wort einer bestimmten Adresse zuzuordnen ist. Nach diesen Vorschriften wird das Spcicherfeld programmiert und die Dekodierschaltung wird so aufgebaut, daß beim Erscheinen einer bestimmten Adresse das gewünschte Wort an den Ausgangselektrodcn Ol bis

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O4 der Ausgangsstufe 11 auftritt. Der Y-Eingangs- nen Strömen sehr niedcrohmig gewählt werden, da das stufe 3 ist wiederum in bekannter Weise die Y-Deko- Potential an diesem Widerstand bei durchgesteuerten dierschaltung 2 nachgeschaltet. Bei einer bestimmten Transistoren erheblich absinkt. Zwischen der Basis-Adressenkombination A1 bis A 5 wird der Transistor elektrode des Transistors ΓΙΟ und dessen Emittcr-77 der zugeordneten Dekodierstufe gesperrt, indem 5 elektrode ist ein Basisableitwidcrstand R9 geschallet, dessen sämtliche Emitterelektroden £1 bis £5 auf ein Auch dieser Widerstand kann sehr niederohmig geeinen Stromfluß verhinderndes Potential gelegt wer- wählt werden. Die Größe für den Widerstand RS liegt den. Damit kann ein Basisstrom in die der Adresse beispielsweise zwischen 1 und 2 kQ. Die in die Kollekzugeordnete Zeile des Speicherfeldes fließen und dort torzuleitung des Transistors 7Ί0 geschaltete Diode D5 die Transistoren 7*9, deren Emitterelektroden mit der io dient als Entkopplungsdiode, die eine unnötige Be-Spaltenleitung verbunden sind, durchsteuern. Im iibri- lastung des Speichers verhindert. gen sind die Kollektorelektroden der Speichertran- Die Reihenschaltung aus den steuerbaren Stromsistoren 7*9 mit der Versorgungsspannung U_Cc ver- pfaden der beiden Schaltelemente 7Ί0 und 7Ί1 ist an bunden, während alle Basiselektroden der Transis- die zugeordnete Ausgangsstufe angeschlossen, die so toren einer Zeile an die zugeordnete Dekodierstufe 15 aufgebaut ist, daß bei einem Stromfluß über die angeschlossen sind. steuerbaren Schaltelemente TlO und TIl an der Aus-

Der Bit-Detektor für eine Spalte setzt sich nun aus gangselektrode Öl, Öl, O3 oder OA der Speicherden beiden steuerbaren Schaltelementen Γ10 und Γ11 inhalt der abgefragten Speicherzelle erscheint. Wenn zusammen. Die Reihenschaltung der steuerbaren die Transistoren 7*10 und 7*11 durchgesteuert sind, Strompfade bzw. deren Kollektor-Emitterstrecken ist ao reicht die an den Kollektor-Emitterstrecken dieser über einen Widerstand Ä18 mit der Versorgungs- Transistoren abfallende Restspannung und der Spanspannung Ucc verbunden, wobei dieser Widerstand nungsabfall an der Diode DS nicht aus, um die dem und die Schaltelemente so ausgelegt sind, daß bei einen Bit-Detektor nachgeschalteten Transistoren 7Ί7 und Steuerstromfluß verursachenden Eingangssignalen über 7*20 der Ausgangsstufe über D6 durchzusteuern. Die die steuerbaren Strompfade der Schaltelemente und »5 beiden Transistoren TYl und 7*2» sind einander den Widerstand RlS ein Strom fließt. Ein durch die nachgeschaltet, wobei die Emitterelektrode des ersten Spaltenleitung fließender Strom Iy wird daher dann Transistors TYl mit der Basiselektrode des Transistors eine Durchsteuerung des Transistors 7Ί0 verursachen, TlO verbunden ist. Der Basiselektrode des Transistors wenn durch ein entsprechendes Eingangssignal Ix das TYl, die vom Ausgang des Bit-Detektors angesteuert zweite Schaltelement 7*11 durchgesteuert wird und 30 wird, ist eine Diode 06 vorgeschaltet Da, wie bereits somit ein Stromfluß über dessen Kollektor-Emitter- erwähnt, bei durchgesteuerten Transistoren TXO und strecke möglich ist. Der Strom I_x wird von der 7*11 die Transistoren TYl und 7*2© gesperrt sind, die X-Dekodierschaltung geliefert, wenn die restlichen Transistoren Π8 und Γ19 sind folglich durchgesteuert, Adressen A6 bis A9 die einem Wort, z. B. Wl, züge- erscheint an der Ausgangselektrode Ol das Potential ordnete Verknüpfungsschaltung ansteuern. Diese be- 35 Ucc reduziert um den Spannungsabfall am Widersteht im wesentlichen aus dem Multiemittertransistor stand Λ21 und um die Basis-Emitterspannungen der 7Ί2, dessen Emitterelektroden beim Auftreten der Transistoren 7*18 und 7*19. Dieses Ausgangspotential zugehörigen Adresse sämtlich auf einem den Strom- entspricht einer logischen »1« und damit der abgefluß durch die Emitterelektroden des Transistors 7Ί2 fragten, gespeicherten Information. Wäre die gespeiverhindemden Potential liegen. Damit ist der Basis- 40 _cherte Information eine logische »0« und die Tran-Emitter-Strecke der Transistor 7Ί2 gesperrt und der sistoren TlO und Γ11 somit gesperrt gewesen, so Transistor Π1 erhält über die Basis-Kollektor-Strecke wären durch das angestiegene Potential am Bit-Devon Γ12 den zur Durchschaltung nötigen Basisstrom. tektor-Ausgang die Transistoren TYI und Γ20 durch-Beim Vorhandensein von Ix und Iy sind beide Schalt- gesteuert und die Transistoren 7Ί8 und 7*19 demelemente TlO und 7*11 somit durchgesteuert und 45 entsprechend gesperrt worden. Dies hätte zur Folge ziehen über den Kollektorwiderstand RlS einen KoI- gehabt, daß an der Ausgangselektrode Ol nur noch lektor-Emitterstrom. Durch eine Ansteuerungsstufe die Restspannung des Transistors 7*20 und damit (7*12) werden alle einem Wort zugeordneten Spalten praktisch Massepotential vorhanden gewesen wäre, abgefragt. In dem dargestellten Ausführungsbeispiel Das Massepotential entspricht aber der logischen »0« handelt es sich um vier Spalten. Die Kollektorelektrode 5° _und damit in gewünschter Weise wieder der gespeicherdes Transistors Γ11 ist daher mit allen Emitterelek- ten und abgefragten Information. In der geschilderten troden der in den vier Spalten angeordneten Tran- Weise werden alle Speicherelemente, die einem Wort sistoren 7*10 verbunden. Da der Bit-Detektor jeder zugeordnet sind, durch einen Bit-Detektor 86 abgefragt Spalte auf einen anderen Ausgang arbeitet, muß die Der Transistor 7*10 kann zusammen mit dem Basis-Kollektorelektrode jedes Transistors 7*10 mit einer 55 ableitwiderstand R9 durch einen sogenannten Schottanderen Ausgangsleitung verbunden sein. An jede ky-Transistor erwetzt werden. Unter einem Schottkydieser Ausgangsleitungen ist daher auch jeweils ein Transistor wird ein bipolarer Transistor verstanden Widerstand RlS angeschlossen. bei dem parallel zum Basis-Kollektorübergang eine

In jeder Spaltenleitung ist der Basiselektrode jedes Schottky-Diode geschaltet ist. Durch diese Maßnahm« Transistors 7*10 ein Strombegrenzungswiderstand RS ^6o können die Speicherzeiten dieses Scbalttransistors au!

vorgeschaltet. Der Widerstand RS kann auch bei klei- einen verschwindend geringen Anteil reduziert werden

Hierzu 4 Blatt Zeichnungen

Claims (9)

Patentansprüche:

1. Speicherschaltung mit fest eingestellten Speicherwerten, wobei die Speicherelemente in eine X-Y-Matrix bildenden Zeilen und Spalten angeordnet und über X- und Y-Dekodierschaltungen und Eingangsstufen mit den Adressenleitungen verbunden sind (2'/₂-D-Speicher) und bei der an Ausgangsstufen angeschlossene Bit-Dstektoren vorgesehen sind, die pro Spalte aus zwei eine UND- oder eine NAND-Schaltung bildenden steuerbaren Schaltelementen bestehen, wobei mit diesen Bit-Detektoren der einer Eingangsadresse zugeordnete Speicherinhalt ausgelesen wird, dadurch gekennzeichnet, daß von den zwei Schaltelementen jedes einem Eingangssignal zugeordnet ist, wobei das das eine Schaltelement durchsteuernde Eingangssignal von dem durch die Spalte fließenden Strom und das andere, das zweite Schaltelement durchsteuernde Eingangssignal von der X-Dekodierstufe, durch die der Speicherinhalt einer Anzahl in einer Zeile angeordneten Speicherzellen abgefragt wird, geliefert wird.

2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die steuerbaren Strompfade der Schaltelemente in Reihe geschaltet sind.

3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Schaltelemente bipolare Transistoren und die steuerbaren Strompfade die Kollektor-Emitterstrecken dieser Transistoren sind.

4. Speicherschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Reihenschaltung aus den steuerbaren Strompfaden der Schaltelemente über einen Widerstand (Λ18) mit der Vcrsorgungsspannung verbunden ist und der Widerstand und die Schaltelemente so ausgelegt sind, daß bei einen Steuerstromfluß verursachenden Eingangssignalen über die steuerbaren Strompfade und den Widerstand ein Strom fließt.

5. Speicherschaltung nach Anspruch 4. dadurch gekennzeichnet, daß die Reihenschaltung aus den steuerbaren Strompfaden der Schaltelemente an die zugeordnete Ausgangsstufe angeschlossen ist, wobei die Ausgangsstufe so gewählt ist, daß bei einem Stromfluß über die steuerbaren Strompfade der Schaltelemente an der Ausgangselektrode der Ausgangsstufe der Speicherinhalt der abgefragten Speicherzelle erscheint.

6. Speicherschaltung nach Anspruch 3, dadurch gekennzeichnet, daß der mit den Anschlußelektroden der Speicherzellen verbundene Transistor (TlO) zwischen der Basiselektrode und der Emitterelektrode mit einem Basisableitwiderstand (Λ9) versehen ist.

7. Speicherschaltung nahe Anspruch 6, dadurch gekennzeichnet, daß der Transistor (7*10) und der Basisableitwiderstand (R9) durch einen Schottky-Transistor ersetzt sind, bei dem parallel zum Basis-Kollektorübergang eine Schottky-Diode geschaltet ist.

8. Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Speicherzellen aus Transistoren (7"9) bestehen, deren Kollektorelektrode mit der Versorgungsspannung verbunden ist und die Basiselektrode an die zugeordnete Y-Dekodierstufe angeschlossen ist, während die Emitterelektrode je nach Speicherinhalt an die zum Bit-Detektor führende Leitung angeschlossen oder nicht angeschlossen ist.

9 Speicherschaltung nach Anspruch 5, dadurch gekennzeichnet, daß zwischen die Ausgangsstufe und die Reihenschaltung aus den steuerbaren Strompfaden der beiden Schaltelemente eine Emkopplungsdiode (i/5) geschaltet ist.