DE19950347B4

DE19950347B4 - Mustergenerator für Halbleiterprüfsysteme

Info

Publication number: DE19950347B4
Application number: DE19950347A
Authority: DE
Inventors: Toshimi Gyoda Ohsawa
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-10-21
Filing date: 1999-10-19
Publication date: 2009-02-12
Anticipated expiration: 2019-10-20
Also published as: DE19950347A1; JP4102493B2; JP2000123597A; US6513138B1

Abstract

Mustergenerator zur Erzeugung eines zum Prüfen eines Speicherbauteils dienenden Prüfmusters, wobei der Mustergenerator die folgenden Bestandteile enthält:
– einen Adressgenerator (200) zur Erzeugung eines einem Prüfling (DUT) zuzuführenden Adresssignals mit einem Prüftakt T;
– einen Datengenerator (300) zur Erzeugung von im Prüfling zu speichernden Schreibdaten, wobei dieser Datengenerator (300) die folgenden Bestandteile umfasst:
– einen ersten Datengenerator (321a) zur Erzeugung geradzahliger Schreibdaten (321as);
– einen zweiten Datengenerator (321b) zur Erzeugung von Schreibdaten mit ungerader Zahl (321bs);
– einen Adresskonverter (350), der das Adresssignal vom Adressgenerator (200) empfängt und eine bei jedem Prüftakt T um zwei erhöhte geradzahlige Adresse (350as) sowie eine bei jedem Prüftakt T um zwei erhöhte Adresse mit ungerader Zahl (350bs) erzeugt;
– erste Mittel (322a, 325a) zum Umwandeln der vom ersten Datengenerator (321a) kommenden geradzahligen Daten in Abhängigkeit der vom Adresskonverter (350) stammenden geradzahligen Adresse; und
– zweite Mittel...

Description

Die vorliegende Erfindung betrifft einen Mustergenerator zur Verwendung in einem Halbleiterprüfsystem zum Prüfen von Halbleiterbauteilen, und insbesondere einen Mustergenerator, der in der Lage ist, einem zu prüfenden Halbleiterbauteil Hochgeschwindigkeitsprüfmuster zuzuführen, indem er zwei oder mehr parallele Prüfmuster miteinander kombiniert und dabei die Prüfmuster in Abhängigkeit von Adreßsignalen modifiziert, die dem zu prüfenden Bauteil zugeführt werden.
Der der vorliegenden Erfindung zugrundeliegende generelle Aufbau eines Halbleiterprüfsystems wird im folgenden unter Bezugnahme auf das Blockschaltbild gemäß 3 kurz erläutert, wobei es sich beim zu prüfenden Bauteil um einen Halbleiterspeicher handelt. Auf eine detaillierte Erklärung wird verzichtet, da der grundlegende Aufbau eines Halbleiterprüfsystems bereits hinlänglich bekannt ist. Zu den Hauptbestandteilen des Prüfsystems gemäß 3 gehören ein Mustergenerator (PG) 150, ein Wellenformatierer bzw. eine Rahmenkontrolleinheit (FC), ein Logikkomparator (DC) und ein Fehlerspeicher (FM). Ein Prüfling (DUT) empfängt vom Wellenformatierer FC ein Prüfmuster und liefert ein resultierendes Antwortsignal an den Logikkomparator DC.
Der Mustergenerator 150 erzeugt ein Adreßsignal, ein Schreibdatensignal, ein Kontrollsignal und ein SOLL-Wert-Signal. Das Adreßsignal wird zum einen über den Wellenformatierer FC dem Prüfling und zum andern dem Fehlerspeicher FM zugeführt. Normalerweise sind dabei die dem Prüfling und dem Fehlerspeicher FM zugeführten Adreßinformationen identisch. In einem Schreibmodus des Prüflings (DUT) wird dem Prüfling auch das Schreibdatensignal zugeführt, nachdem es vom Wellenformatierer FC in eine Wellenform gebracht wurde.
Am Logikkomparator DC wird das Ausgangssignal des Prüflings, d. h. die im zu prüfenden Speicher gespeicherten Daten, ausgelesen und mit dem vom Mustergenerator 150 gelieferten SOLL-Wert-Signal verglichen. Treten dabei Abweichungen zwischen den Speicherdaten und dem SOLL-Wert-Signal auf, so werden vom Komparator DC Fehlersignale FD1–FDn erzeugt und an den Fehlerspeicher FM geleitet.
Der Fehlerspeicher FM enthält Speicheradressen, die den Adressen des Prüflings entsprechen und speichert daher die Fehlersignale FD1–FDn, an den Adreßorten ab, die den Adreßorten des Prüflings), durch die die Fehlersignale hervorgerufen werden, identisch sind bzw. diese anzeigen. Als Ergebnis der Bauteilprüfung läßt sich somit eine Fehleranalyse hinsichtlich der Orte von Prüflings-Datenbits, an denen Fehler aufgetreten sind, sowie der Adressen dieser Orte durchführen, indem auf die im Fehlerspeicher FM gespeicherten Daten bezuggenommen wird.
4 zeigt den grundlegenden Aufbau eines Mustergenerators, auf den die vorliegende Erfindung Bezug nimmt. Der Mustergenerator gemäß 4 umfaßt einen Sequenzgenerator 100, einen Adreßsignalgenerator 200, einen Datensignalgenerator 300 und einen Kontrollsignalgenerator 400. Die Ausgangssignale des Adreßgenerators 200, des Datengenerators 300 und des Kontrollsignalgenerators 400 werden dem Wellenformatierer FC gemäß 3 zugeführt.
Der Sequenzgenerator 100 generiert kontinuierlich Sequenzdaten 100s zur Erzeugung eines dem Prüfling angepaßten beliebigen Prüfmusters und liefert die Sequenzdaten an den Adreßsignalgenerator 200, den Datensignalgenerator 300 und den Kontrollsignalgenerator 400. Bei den Sequenzdaten 100s handelt es sich vorrangig um ein Adreßsignal mit einem Prüftakt T für den Zugriff auf einen jeweils in den drei Generatoren vorgesehenen Speicher (210, 310, 410).
Der Adreßsignalgenerator 200 erzeugt ein auf X- und Y-Adressen des Prüflings (DUT) bezogenes Prüfmuster. Das die X- und Y-Adressen enthaltende Prüfmuster wird dem Wellenformatierer FC, dem Fehlerspeicher FM und dem Datensignalgenerator 300 zugeführt. Am Wellenformatierer FC wird das Mustersignal. in eine der Taktsteuerung der Adreßpins des Prüflings entsprechenden Wellenform gebracht. Im Fehlerspeicher FM liefert das Mustersignal die Fehlerspeicher-Adreßdaten zum Speichern von auf der Grundlage des vom Logikkomparator DC durchgeführten Logikvergleichs erzeugten Fehlersignalen.
Der Datensignalgenerator 300 erzeugt seinerseits ein Mustersignal, welches im Prüfling (DUT) zu speichernde Schreibdaten sowie SOLL-Wert-Daten enthält. Das Mustersignal vom Datensignalgenerator 300 wird an den Wellenformatierer FC und den Logikkomparator DC geleitet. Der Kontrollsignalgenerator 400 schließlich erzeugt ein Mustersignal, welches ein Schreib-/Lese-Kontrollsignal (R/W) [/WE(Schreibfreigabe), /OE(Ausgabe-Freigabe), /CE(Chip-Freigabe)] sowie ein Treiberfreigabesignal (DRE) enthält und zur Kontrolle der Abläufe der Pin-Elektronik (E/A) des Prüfsystems und des Prüflings dient. Das vom Kontrollsignalgenerator 400 erzeugte Mu stersignal wird der Pin-Elektronik sowie dem Prüfling durch den Wellenformatierer FC zugeführt.
Der Aufbau und die Betriebsweise des Datensignalgenerators 300 werden im folgenden unter Bezugnahme auf die 5, 6 und 7 genauer erläutert. Wie sich 5 entnehmen läßt, umfaßt der Datensignalgenerator 300 einen Datenbetriebskontrollspeicher 310 und einen Datengenerator 320. Beim Datenbetriebskontrollspeicher 310 handelt es sich um einen Speicher, der Betriebsbefehle speichert und damit in einer später noch genauer erläuterten Weise verschiedene Operationen des Datengenerators 320 ermöglicht. Der Datenbetriebskontrollspeicher 310 empfängt die Sequenzdaten 100s vom Sequenzgenerator 100 als Eingangsadreßdaten und erzeugt Kontrolldaten 310s, indem er in der spezifizierten Adresse gespeicherte Inhalte ausliest. Die Kontrolldaten 310s werden dem Datengenerator 320 zugeführt.
Zu den Hauptbestandteilen des Datengenerators 320 gehören ein erster Datengenerator 321a, ein zweiter Datengenerator 321b, ein Adreßfunktionsgenerator 322, eine Datentopologie-Kontrolleinheit 323, ein erster Umwandler 325a, ein zweiter Umwandler 325b, ein erster Topologie-Umwandler 326a und ein zweiter Topologie-Umwandler 326b. Die Datentopologie-Kontrolleinheit 323 und der Topologie-Umwandler 326 sind in anderen Arten von Halbleiterprüfsystemen nicht notwendigerweise vorgesehen.
Der erste Datengenerator 321a und der zweite Datengenerator 321b besitzen einen identischen Aufbau. Wird das Prüfmuster dem Prüfling mit einer Wiederholungsgeschwindigkeit zugeführt, die das Doppelte des normalen Prüftakts T beträgt (Doppelgeschwindigkeitsmodus), so kombiniert der Wellenformatierer FC die Ausgangssignale des ersten und des zweiten Datengenerators 321a und 321b miteinander. In einem solchen Fall dient der erste Datengenerator 321a dann als Generator für geradzahlige Muster, während der zweite Datengenerator 321b Muster mit ungerader Zahl erzeugt. Außerdem empfangen die ersten und zweiten Datengeneratoren 321a und 321b im Doppelgeschwindigkeitsmodus jeweils unterschiedliche Kontrolldaten 310s vom Speicher 310.
Ein aus n Bits bestehendes Ausgangssignal 321as vom ersten Datengenerator 321a gelangt durch den ersten Umwandler 325 und den ersten Topologie-Umwandler 326a als erstes Datensignal 326as an den Ausgang des Datengenerators 320. In entsprechender Weise gelangt ein aus n Bits bestehendes Ausgangssignal 321bs vom zweiten Datengenerator 321b durch den zweiten Umwandler 325b und den zweiten Topologie-Umwandler 326b als ein zweites Datensignal 326bs an den Ausgang des Datengenerators 320. Die ersten und zweiten Datensignale 326as und 326bs bilden ein paralleles Signal 300s mit 2n Bits. Das Ausgangssignal 300s wird durch den Formatierer FC kombiniert, beispielsweise indem es einer Parallel-Seriell-Umwandlung unterzogen wird, um ein Signal mit n Bits und der doppelten Geschwindigkeit zu erzeugen.
Der Adreßfunktionsgenerator 322 erzeugt ein Signal 322s, welches Umwandlungsinformationen zum Umwandeln der Daten in den ersten und zweiten Umwandlern 325a und 325b enthält. Die Umwandlungsinformationen werden dabei in Abhängigkeit von den Eingabeadreßdaten erzeugt. Ziel der Datenumwandlung ist es, auf einfache Weise ein spezifisches Prüfmuster zu generieren, um die Beziehung zwischen den physikalisch an den X- und Y-Adressen angeordneten spezifizierten Speicherzellen und Periphärspeicherzellen zu prüfen. Die Umwandlungsinformation wird dabei durch den Adreßfunktionsgenerator 322 erzeugt, wenn dieser ein Adreßsignal A200s vom Adreßsignalgenerator 200 und Kontrolldaten 310s vom Datenbetriebskontrollspeicher 310 empfängt.
Auf der Grundlage des Umwandlungsinformationssignals 322s vom Adreßfunktionsgenerator 322 werden spezifische Prüfmuster, etwa ein Schachbrettmuster, ein Diagonalmuster etc. in bezug zu X- und Y-Adressen des zu prüfenden Speichers generiert, und zwar werden derartige spezielle Prüfmuster dabei im einzelnen durch Umwandlung der Ausgangsdaten vom ersten und zweiten Datengenerator 321a bzw. 321b durch die ersten und zweiten Umwandler 325a und 325b in Abhängigkeit vom Umwandlungsinformationssignal 322s erzeugt.
6 zeigt ein Konzept für die Herstellung derartiger spezifischer Prüfmuster durch Datenumwandlung. Das Beispiel gemäß 6 zeigt einen Fall, bei dem ein Schachbrettmuster für einen zu prüfenden Speicher mit 16 Speicherzellen erzeugt wird, wobei vier X-Adressen und vier Y-Adressen vorhanden sind. Ein Beispiel für ein Schachbrettmuster ist im oberen Bereich der 6 zu sehen. Der Datengenerator 321 erzeugt das in 6 links oben gezeigte Datenmuster, während der Adreßfunktionsgenerator 322 die in 6 links unten gezeigte Umwandlungsinformation generiert. Die Umwandlungsinformation wird durch ein Bitsignal wiedergegeben, welches "1" für jede geradzahlige Adresse und "0" für jede Adresse mit ungerader Zahl anzeigt.
Auf der Grundlage der Umwandlungsinformation wandelt der Umwandler 325 (erster und zweiter Umwandler 325a und 325b) das vom Datengenerator 321 (erster und zweiter Datengenerator 321a und 321b) kommende Datenmuster um, wenn die Umwandlungsinformation "1" lautet. Das in 6 rechts dargestellte Schachbrettmuster kann hierdurch auf einfache Weise erzeugt werden und läßt sich dann dem zu prüfenden Speicher zuführen.
In ähnlicher Weise wird die beschriebene Informationsumwandlung auch bei der Erzeugung eines spezifischen, der Topologie des zu prüfenden Speichers angepaßten Prüfmusters eingesetzt. Bei einigen Arten von zu prüfenden Speichern können aufgrund einer außergewöhnlichen physikalischen Anordnung von darin enthaltenen Speicherzellen Lade- und Entladevorgänge für spezielle Speicherzellen gegenüber herkömmlichen Vorgängen umgekehrt sein. So entlädt sich beispielsweise bei bestimmten Speicherzellen die elektrische Ladung, wenn in sie "1" eingeschrieben wird, während die anderen Speicherzellen beim Einschreiben von "1" geladen werden. Eine derartige Umkehrsituation tritt dabei in der Adresse mit zufälliger Verteilung oder aber gleichförmig für alle Zellen in einer spezifischen Spalte oder Zeile der Adresse des zu prüfenden Speicherbauteils auf. Es ist bereits bekannt, daß ein Speicherbauteil, das einen solchen besonderen physikalischen Aufbau aufweist, sich mit Hilfe eines Prüfmusters effektiv prüfen läßt, das Schreibdaten enthält, in denen die bestimmte Zeilen- oder Spaltenadresse oder ein bestimmtes Wort im Vergleich zu anderen Adressen bzw. Wörtern umgewandelt wurde.
Um ein Prüfmuster zu erzeugen, das der Topologie eines Prüflings der genannten Art entspricht, generiert die Datentopologie-Kontrolleinheit 323 Umwandlungsinformationen, die dann in den ersten und zweiten Topologie-Umwandlern 326a und 326b eingesetzt werden. Hierdurch liegt das Prüfmuster am Ausgang des Datengenerators 320 aufgrund der Logikoperation im Datengenerator in einer derart umgewandelten Form vor, daß ein wirksames Prüfmuster entsteht, ohne daß hierfür die spezifischen physikalischen Bedingungen des Speicherprüflings bekannt sein müßten.
Ähnlich wie beim Adreßfunktionsgenerator 322 wird auch die Umwandlungsinformation für den Topologie-Umwandler 326 durch die Datentopologie-Kontrolleinheit 323 in Abhängigkeit von den Adreßdaten erzeugt. Im einzelnen empfängt die Datentopologie-Kontrolleinheit 323 hierfür das Adreßsignal. A200s vom Adreßsignalgenerator 200 und die Kontrolldaten 310s vom Datenbetriebskontrollspeicher 310 und erzeugt dann ein die Umwandlungsinformation enthaltendes Signal 323s. Die Umwandlungsinformation dient dabei zur Umwandlung von Musterdaten, die an durch X- und Y-Adressen des Speicherprüflings spezifizierten Speicherorten eingeschrieben werden sollen.
7 zeigt ein Konzept zur Erzeugung derartiger spezifischer Prüfmuster durch den von der Topologie des Prüflings bestimmten Datenumwandlungsvorgang. Das Beispiel gemäß 7 gibt einen Fall wieder, bei dem die Daten in bestimmten Spaltenadressen umgewandelt werden, da beispielsweise die Speicherzellen in diesen Spalten selbst dann die Ladung "0" aufweisen, wenn ihnen Daten "1" zugeführt werden. Beim Beispiel gemäß 7 wird ein Prüfmuster für einen 16 Speicherzellen aufweisenden Prüfling generiert, wobei vier X-Adressen und vier Y-Adressen vorhanden sind. Ein Beispiel für ein umgewandeltes Prüfmuster zum Prüfen eines Speichers mit spezifischer Topologie ist im oberen Bereich der 7 dargestellt.
Zur Erzeugung des umgewandelten Prüfmusters generiert zuerst der Datengenerator 321 das in 7 links oben dargestellte Datenmuster. Daraufhin generiert die Datentopologie-Kontrolleinheit 323 die in 7 links unten gezeigte Umwandlungsinformation. Die Umwandlungsinformation enthält ein Ausgangssignal, welches an jeder X-Adresse mit ungerader Zahl "1" und an jeder geradzahligen X-Adresse "0" anzeigt. Da die hinsichtlich Ladung und Entladung umgekehrte Operation auch in Richtung der Breite eines Worts auftritt, wird das Ausgangssignal der Datentopologie-Kontrolleinheit 323 durch n Bits gebildet und dem Topologie-Umwandler 326, d. h. dem ersten und zweiten Topologie-Umwandler 326a bzw. 326b gemäß 5 zugeführt. Auf der Grundlage der Umwandlungsinformation wandelt der Umwandler 326 das vom Datengenerator kommende Datenmuster dann um, wenn die Umwandlungsinformation "1" anzeigt. Hierdurch läßt sich das in 7 rechts dargestellte Prüfmuster, bei dem die Daten in den Spalten mit ungerader Zahl umgewandelt wurden, auf einfache Weise erzeugen und kann sodann dem zu prüfenden Speicherbauteil zugeführt werden.
Im folgenden werden nochmals unter Bezugnahme auf 5 die einzelnen Arbeitsabläufe in den ersten und zweiten Umwandlern 325a und 325b sowie in den ersten und zweiten Topologie-Umwandlern 326a und 326b genauer erläutert. Sobald der erste Umwandler 325a das geradzahlige Mustersignal 321as mit einer Breite von n-Bits vom er sten Datengenerator 321a empfängt, liefert er Daten mit einer Breite von n Bits, wobei bestimmte Daten durch den ersten Umwandler 325a auf der Grundlage des vom Adreßfunktionsgenerator 322 kommenden Adreßumwandlungssignals 322s umgewandelt wurden. Das Ausgangssignal vom ersten Umwandler 325a wird dem ersten Topologie-Umwandler 326a zugeführt.
Der zweite Umwandler 325b arbeitet in entsprechender Weise wie der erste Umwandler 325a. Sobald der zweite Umwandler 325b das eine Breite von n Bits aufweisende Mustersignal mit ungerader Zahl 321bs vom zweiten Datengenerator 321b empfängt, erzeugt er Daten, die eine Breite von n Bits aufweisen, wobei wiederum bestimmte Daten durch den zweiten Umwandler 325b auf der Grundlage des vom Adreßfunktionsgenerator 322 kommenden Adreßumwandlungssignals 322s umgewandelt wurden. Das Ausgangssignal des zweiten Umwandlers 325b wird dem zweiten Topologie-Umwandler 326b zugeführt.
Wenn der erste Topologie-Umwandler 326a die eine Breite von n Bits aufweisenden Daten vom ersten Umwandler 325a empfangen hat, gibt er ein erstes Datensignal 326as aus, das eine Breite von n Bits aufweist und in dem bestimmte Daten durch das Topologie-Umwandlungssignal 323s entsprechend dem von der Datentopologie-Kontrolleinheit stammenden n-Bit-Signal umgewandelt wurden. In ähnlicher Weise gibt der zweite Topologie-Umwandler 326b das zweite Datensignal 326bs mit einer Breite von n Bits aus, nachdem er eine Breite von n Bits aufweisende Daten vom zweiten Umwandler 325b empfangen hat, wobei wiederum bestimmte Daten des zweiten Datensignals 326bs durch das Topologie-Umwandlungssignal 323s in Abhängigkeit vom von der Datentopologie- Kontrolleinheit 323 kommenden n-Bits umfassenden Signal umgewandelt wurden. Die ersten und zweiten Datensignale 326as bzw. 326bs (Ausgangssignal 300s) werden schließlich, beispielsweise durch den Wellenformatierer FC, miteinander kombiniert, was jedoch in der Zeichnung nicht dargestellt ist.
Wie bereits kurz erwähnt wurde, ist der Datengenerator 320 gemäß 5 so gestaltet, daß er in einem Doppelgeschwindigkeitsmodus betrieben werden kann, in dem das Prüfmuster mit einer Taktgeschwindigkeit erzeugt wird, die doppelt so hoch ist wie die des üblicherweise zum Prüfen eines Hochgeschwindigkeits-Speicherbauteils verwendeten Modus. Eine derartige Mustererzeugung durch Kombination der beiden Prüfmuster ist in den Taktdiagrammen gemäß 8 dargestellt. Bei diesem Beispiel werden die Schreibdaten dem zu prüfenden Speicher (DUT) mit der im Vergleich zum Ausgangsprüftakt T doppelten Prüfgeschwindigkeit (T/2) des Halbleiterprüfsystems zugeführt. Um dies zu ermöglichen, werden im Prüftakt T zwei getrennte Prüfmuster erzeugt und miteinander kombiniert, d. h. einer Parallel-Seriell-Umwandlung unterzogen. Das sich ergebende serielle Prüfmuster wird dann dem Prüfling zugeführt.
Ein derartiger Doppelgeschwindigkeitsmodus wird in einem Halbleiterprüfsystem eingesetzt, um ein Hochgeschwindigkeits-Speicherbauteil, beispielsweise einen synchronen dynamischen Direktzugriffsspeicher (SDRAM), auf vergleichsweise kostengünstige Art zu prüfen. Wenn man voraussetzt, daß ein synchroner dynamischer Direktzugriffsspeicher in der Lage ist, in einem Datenkettenmodus Daten mit einer Frequenz von 200 MHz zu schreiben, so muß ein Halbleiterprüfsystem zum voll- ständigen Prüfen des synchronen dynamischen Direktzugriffsspeichers ein Prüfmuster mit einer Datenfrequenz von 200 MHz liefern. Da es sich bei Halbleiterprüfsystemen jedoch um sehr umfangreiche Systeme mit beispielsweise mehreren hundert Prüfkanälen oder mehr handelt, erhöhen sich die Kosten dieser Systeme beträchtlich, wenn sie für eine Ausgangsprüffrequenz von 200 MHz ausgelegt werden sollen. Es ist somit kostengünstiger, das Prüfsystem für eine Prüffrequenz von 100 MHz auszulegen und zum Prüfen eines derartigen Hochgeschwindigkeits-Halbleiterbauteils den Doppelgeschwindigkeitsmodus zur Erzeugung des Prüfmusters mit 200 MHz einzusetzen.
Die 8A der Taktdiagramme gemäß 8 zeigt ein Beispiel für die Arbeitsweise eines synchronen dynamischen Direktzugriffsspeichers. Das vom Adreßsignalgenerator 200 erzeugte Adreßsignal A200s weist bei dem in 8B dargestellten Prüftakt T die fortlaufenden Adreßwerte A0, A1, A2 auf. Der zu prüfende synchrone dynamische Direktzugriffsspeicher verfügt über einen Adreßdatenkettenmodus, in dem er selbst für eine bestimmte Bitlänge Adreßsignale generiert, sofern er eine Anfangsadresse ("X" in 8A) empfängt. Im Adreßdatenkettenmodus muß ein Halbleiterprüfsystem Hochgeschwindigkeits-Schreibdaten liefern, wie in 8A durch "Y" angedeutet, nachdem der synchrone dynamische Direktzugriffsspeicher die Anfangsadresse empfangen hat.
Zur Erzeugung der genannten fortlaufenden Hochgeschwindigkeits-Schreibdaten werden von Datengeneratoren zwei getrennte Schreibdatenmuster generiert. Dabei erzeugt der erste Datengenerator 321a in Abhängigkeit vom in 8B dargestellten Adreßsignal im Prüftakt T die in 8C dargestellten ersten, geradzahlige Daten Di0, Di2, Di4 enthaltenden Daten, während der zweite Datengenerator 321b im Prüftakt T die in 8D dargestellten zweiten Daten, welche aus Daten mit ungerader Zahl Di1, Di3, Di5 bestehen, in Abhängigkeit vom Adreßsignal der 8B erzeugt. Die von den ersten und zweiten Datengeneratoren stammenden parallelen Daten werden vom Wellenformatierer FC derart kombiniert, daß die in 8E dargestellten Schreibdaten mit einem Prüftakt T/2 entstehen, die dann dem zu prüfenden synchronen dynamischen Direktzugriffsspeicher zugeführt werden.
Im folgenden wird die Adreßerzeugung in Synchronspeichern näher erläutert. Wie bereits bekannt ist, besitzen Synchronspeicher, wie synchrone dynamische Direktzugriffsspeicher (SDRAMs) und synchrone statische Direktzugriffsspeicher (SSRAMs) einen Adreßdatenkettenmodus, der einen Überlappungsmodus und einen Sequenzmodus umfaßt. Beim Adreßdatenkettenmodus handelt es sich um einen Adreßzugriffsmodus in einem Synchronspeicher, wobei Daten in derselben Adreßzeile oder Adreßspalte für einen aus 2, 4 oder 8 Wörtern o. ä. bestehenden Block kontinuierlich gelesen oder geschrieben werden. Der Zugriff auf die Wörter eines solchen Speicherzellenblocks erfolgt, wie bereits erwähnt, einfach darin, daß eine Anfangsadresse des Blocks vorgegeben wird. Danach werden die übrigen Adressen des Blocks automatisch im synchronen dynamischen Direktzugriffsspeicher von diesem selbst erzeugt.
Die Adreßsequenz im Adreßdatenkettenmodus läßt sich auf zweierlei Weise herstellen, nämlich, wie bereits erwähnt, im Sequenzmodus und im Überlappungsmodus. Im Sequenzmodus wird die Adreßdatenfolge als kontinuierliche Sequenz generiert, während sie im Überlappungsmodus als Sequenz auf der Grundlage einer exklusiven ODER-Logik erzeugt wird. Empfängt der synchrone dynamische Direktzugriffsspeicher die Anfangsadresse für den kontinuierlichen Zugriff auf einen Block, so wird die Adreßdatenkette für den entsprechenden Speicherblock vom synchronen dynamischen Direktzugriffsspeicher entweder im Sequenzmodus oder im Überlappungsmodus erzeugt.
Der Mustergenerator eines von einem Anmelder dieser Erfindung angebotenen Halbleiterprüfsystems dient dazu, die beschriebene Adressierung im Adreßgenerator zu ermöglichen. Die vom Mustergenerator des Prüfsystems erzeugte Adreßdatenkette wird dem Fehlerspeicher FM zugeführt. Der Grund hierfür liegt darin, daß es für eine Schreib-/Leseprüfung zwar ausreicht, dem synchronen dynamischen Direktzugriffsspeicher nur die Anfangsadresse zuzuführen, daß jedoch Fehlerinformationen im Fehlerspeicher FM mit der Adresse gespeichert werden müssen, die der Datenkettenadresse im zu prüfenden synchronen dynamischen Direktzugriffsspeicher entspricht.
In 10 ist ein Beispiel für die Anordnung des Adreßgenerators des Halbleiterprüfsystems zum Prüfen von Synchronspeichern dargestellt. Der Adreßgenerator gemäß 10 enthält einen Hauptadreßgenerator 510, einen Nebenadreßgenerator 520, einen Überlappungsadreßkonverter 530, einen Sequenzadreßkonverter 540 und eine Adreßauswahlschaltung 550. Zur Erzeugung der Adreßdatenkette dient der Nebenadreßgenerator 520 als einfaches Inkrementalzählwerk, das die Adreßdaten in jedem Takt um eins erhöht.
Der Überlappungsadreßkonverter 530 bildet eine exklusive Logiksumme (EOR) aus den vom Hauptadreßgenerator 510 kommenden Adreßdaten und den vom Nebenadreßgenerator 520 kommenden Adreßdaten, während der Sequenzadreßkonverter 540 die Adreßdaten vom Hauptadreßgenerator 510 und vom Nebenadreßgenerator 520 addiert. Die Adreßwahlschaltung 550 wählt eine der vom Hauptadreßgenerator 510, dem Überlappungskonverter 530 und dem Sequenzkonverter 540 erzeugten Adressen aus.
Zur Erzeugung der Adreßdatenkette für eine bestimmte Bit-Länge werden dabei entweder die Adreßdaten vom Überlappungskonverter 530 oder vom Sequenzkonverter 540 ausgewählt. Sollen Adreßdaten normalen Typs erzeugt werden, so fällt die Wahl auf die vom Hauptadreßgenerator 520 generierten Adreßdaten. Welcher Adreßkettenmodus gewählt wird, hängt dabei von der Spezifikation des zu prüfenden Speicherbauteils ab.
Somit ist es durch Verwendung eines bestimmten Programms zur Durchführung der Adreßumwandlungsfunktion gemäß 10 beim Stand der Technik möglich, Überlappungsadreßdatenketten bzw. Sequenzadreßdatenketten mit relativ geringer Geschwindigkeit zu erzeugen. Hingegen ist es hierbei schwierig, die Adreßdatenketten bzw. die Schreibdaten, für einen Synchronspeicher mit einer hohen Geschwindigkeit zu generieren, die der internen Geschwindigkeit eines Hochgeschwindigkeitsprüflings, etwa eines Synchronspeichers, entspricht.
Was das dem Prüfling zuzuführende Muster betrifft, so reicht es aus, eine Anfangsadresse zu erzeugen, so daß hierbei die Hochgeschwindigkeits-Mustererzeugung nicht von grundlegender Bedeutung ist, da nur eine von beispielsweise acht Adressen erzeugt werden muß. Um die Erzeugungsgeschwindigkeit beispielsweise zu verdoppeln, reicht es dabei zur Hochgeschwindigkeitserzeugung der Anfangsadresse aus, zwei Adreßmuster zu kombinieren. Beim Kombinieren von Adreßmustern ergibt sich jedoch der Nachteil, daß beispielsweise die Datenerzeugung durch Datenumwandlung in Abhängigkeit von Adreßdaten nicht möglich ist, da die Adreßdatenkette nur in zwei verschiedenen Formen erzeugt werden kann. Außerdem ist von Nachteil, daß hier auch die Datenumwandlung im Hinblick auf die Bauteiltopologie nicht zufriedenstellend durchzuführen ist. Auf die genannten Probleme wird im folgenden noch näher eingegangen.
Wie sich wiederum dem Blockschaltbild gemäß 5 und den Taktdiagrammen gemäß. 8 entnehmen läßt, erzeugen der Adreßfunktionsgenerator 322 und die Datentopologie-Kontrolleinheit 323 bei Erhalt identischer Adreßsignale A200s das Umwandlungssignal. Wenn das Prüfsystem im Doppelgeschwindigkeitsmodus betrieben werden soll, so wird im zu prüfenden Synchronspeicher automatisch ein Adreßsignal erzeugt, das eine doppelt so hohe Frequenz (200 MHz) aufweist, als dies beim Prüftakt T (100 MHz) des Halbleiterprüfsystems der Fall ist. Beim Doppelgeschwindigkeitsmodus des Prüfsystems werden die Schreibdaten auf der Grundlage der im zu prüfenden Speicher intern erzeugten Adreßdatenkette mit einer im Vergleich zum Prüftakt T (100 MHz) doppelt so hohen Geschwindigkeit (200 MHz) gespeichert, wie sich dies 8E entnehmen läßt.
Bei diesem Doppelgeschwindigkeitsmodus weist das zum Adreßfunktionsgenerator 322 und der Datentopologie-Kontrolleinheit 323 geleitete Adreßsignal A200s (vgl. 5) jedoch keine Adreßinformation über die doppelte Geschwindigkeit der dem zu prüfenden Speicher zugeführten Schreibdaten auf. Dies wiederum bedeutet, daß die durch den Adreßfunktionsgenerator 322 bzw. die Datentopologie-Kontrolleinheit 323 erzeugten Umwandlungssignale die Orte der umzuwandelnden Daten nicht genau wiedergeben, wodurch es unmöglich wird, am Ausgang der Umwandler 325 und 326 Schreibdaten zu lieferen, die für die betreffenden Speicherzellen korrekt umgewandelt wurden.
DE 198 07 237 A1 offenbart einen Mustergenerator zur Erzeugung eines zum Prüfen eines Speicherbauteils dienenden Prüfmusters. Der Mustergenerator weist zwei Datengeneratoren zur Erzeugung eines Prüfsignals hoher Frequenz auf. Dieser Mustergenerator weist jedoch weder einen Adresskonverter zur Erzeugung geradzahliger Adressen und von Adressen ungerader Zahl in einem gegenüber dem Prüftakt zweifach erhöhten Takt noch einen Umwandler, der die Daten vom entsprechenden Datengenerator umwandelt, auf. Ein Betrieb im doppelten Takt, wie oben beschrieben, zum Prüfen eines Hochgeschwindigkeitsspeichers, wie z. B. eines synchronen DRAMs, ist somit nicht möglich.
US 5,682,390 offenbart einen Mustergenerator zur Verwendung in einem Halbleiterprüfsystem zum Prüfen eines Speichers beliebiger Zykluslatenz. Der Mustergenerator umfasst mehrere Datengeneratoren, die jeweils eine Zyklusverschiebungsschaltung zur Erzeugung eines Signals eines erwarteten Werts in einem Takt mit Verzögerungssollwert aufweisen, der mit der Zykluslatenz des Speicherbauteilprüflings übereinstimmt. Der Mustergenerator. weist jedoch keinen Adresskonverter zur Erzeugung geradzahliger Adressen und von Adressen ungerader Zahl in einem gegenüber dem Prüftakt zweifach erhöhten Takt noch einen Umwandler, der die Daten vom entsprechenden Datengenerator umwandelt, auf. Ein Betrieb im doppelten Takt in der oben beschriebenen Art ist daher nicht möglich.
Es ist daher eine. Aufgabe der vorliegenden Erfindung, ein Halbleiterprüfsystem mit einem Mustergenerator zu beschreiben, welcher ein kombiniertes Prüfmuster erzeugen kann, das eine Wiederholungsgeschwindigkeit aufweist, die höher ist als die Ausgangswiederholungsgeschwindigkeit der einzelnen Prüfmuster.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Halbleiterprüfsystem zu beschreiben, das ein Hochgeschwindigkeitsprüfmuster für ein zu prüfendes Halbleiterbauteil liefert, indem es zwei oder mehr parallele Muster miteinander kombiniert, wobei das Prüfmuster gleichzeitig in Abhängigkeit von dem Prüfling zugeführten Adreßsignalen modifiziert wird.
Schließlich besteht eine Aufgabe der vorliegenden Erfindung auch darin, einen Prüfmustergenerator zu beschreiben, der in einem Halbleiterprüfsystem eingesetzt wird und in der Lage ist, auch dann auf einfach Weise Schreibdaten zur Speicherung in einem zu prüfenden Synchronspeicher zu erzeugen, wenn sich der zu prüfende Speicher in einem Adreßdatenkettenmodus befindet.
Die genannten Aufgaben werden erfindungsgemäß durch einen Mustergenerator zur Erzeugung eines zum Prüfen eines Speicherbauteils dienenden Prüfmusters gelöst, wobei der Mustergenerator die folgenden Bestandteile enthält:

– einen Adreßgenerator zur Erzeugung eines einem Prüfling zuzuführenden Adreßsignals mit einem Prüftakt T;
– einen Datengenerator zur Erzeugung von im Prüfling zu speichernden Schreibdaten, wobei dieser Datengenerator die folgenden Bestandteile umfaßt:
– einen ersten Datengenerator zur Erzeugung geradzahliger Schreibdaten;
– einen zweiten Datengenerator zur Erzeugung von Schreibdaten mit ungerader Zahl;
– einen Adreßkonverter, der das Adreßsignal vom Adreßgenerator empfängt und eine für jeden Prüftakt T um zwei erhöhte geradzahlige Adresse sowie eine für jeden Prüftakt T um zwei erhöhte Adresse mit ungerader Zahl erzeugt;
– erste Mittel zum Umwandeln der vom ersten Datengenerator kommenden geradzahligen Daten in Abhängigkeit der vom Adreßkonverter stammenden geradzahligen Adresse; und
– zweite Mittel zum Umwandeln der vom zweiten Datengenerator kommenden Daten mit ungerader Zahl in Abhängigkeit von der vom Adreßkonverter stammenden Adresse mit ungerader Zahl.

Das den Mustergenerator enthaltende erfindungsgemäße Halbleiterprüfsystem ist in der Lage, ein kombiniertes Prüfmuster zu erzeugen, das eine Wiederholungsgeschwindigkeit aufweist, die höher ist als die Ausgangswiederholungsgeschwindigkeit der einzelnen Muster. Die in einem einem zu prüfenden Halbleiterbauteil zuzuführenden Prüfmuster enthaltenen Daten können dadurch korrekt modifiziert werden, daß in ihnen enthaltene, spezifizierte Daten in Abhängigkeit von Adreßdaten umgewandelt werden, wodurch ein wirksames Hochgeschwindigkeitsprüfen des Halbleiterbauteils ermöglicht wird.
Im folgenden wird die vorliegende Erfindung unter Bezugnahme auf die beigefügte Zeichnung näher erläutert. In der Zeichnung zeigen:
1 ein Blockschaltbild eines Beispiels für den Aufbau eines im erfindungsgemäßen Mustergenerator verwendeten Datengenerators;
2A bis 2F Taktdiagramme zur Darstellung der Arbeitsabläufe im Datengenerator gemäß 1;
3 ein Blockschaltbild des grundlegenden Aufbaus eines Halbleiterprüfsystems;
4 ein Blockschaltbild des grundlegenden Aufbaus des im Halbleiterprüfsystem gemäß 3 verwendeten Mustergenerators;
5 ein Blockschaltbild eines Beispiels für den Aufbau des im Mustergenerator gemäß 4 verwendeten herkömmlichen Datengenerators;
6 ein Schemadiagramm zur Darstellung des Konzepts der Schreibdatenumwandlung im für einen zu prüfenden Speicherbauteil verwendeten Prüfmuster in Abhängigkeit von Adreßdaten;
7 ein Schemadiagramm zur Darstellung des Konzepts der Schreibdatenumwandlung im zur Prüfung einer topologischen Beschaffenheit eines zu prüfenden Speichers verwendeten Prüfmuster in Abhängigkeit von den Adreßdaten;
8A bis 8E Taktdiagramme zur Darstellung von Abläufen in einem im Datenkettenmodus betriebenen, zu prüfenden Synchronspeicher sowie der Erzeugung von Schreibdaten für den Synchronspeicher durch den im Halbleiterprüfsystem enthaltenen Mustergenerator;
9 ein Blockschaltbild eines weiteren Beispiels für den Aufbau eines im erfindungsgemäßen Mustergenerator verwendeten Datengenerators;
10 ein Blockschaltbild eines Beispiels für einen Adreßgenerator gemäß dem Stand der Technik zur Erzeugung von zum Prüfen eines Synchronspeichers verwendeten Adreßsignalen, einschließlich Adreßdatenketten;
11 ein Blockschaltbild eines Beispiels eines erfindungsgemäßen Adreßkonverters, der im Datengenerator zur Erzeugung von Schreibdaten für die Prüfung eines Synchronspeichers eingesetzt wird;
12 ein Diagramm zur Darstellung eines Beispiels eines Musterprogramms zur Erzeugung von Prüfmustern im erfindungsgemäßen Mustergenerator; und
13 ein Diagramm eines Beispiels für die Adreßumwandlung in den im erfindungsgemäßen Mustergenerator verwendeten ersten und zweiten Adreßkonvertern.
Die vorliegende Erfindung wird zunächst unter Bezugnahme auf das Blockschaltbild gemäß 1 und die Taktdiagramme gemäß 2 erläutert. Das Blockschaltbild gemäß 1 zeigt ein Beispiel für den Aufbau eines im erfindungsgemäßen Mustergenerator eingesetzten Datensignalgenerators 300, während die Taktdiagramme gemäß 2 die Arbeitsweise des Datensignalgenerators gemäß 1 verdeutlichen. In den 1 und 2 sind die Bauteile, die denjenigen im bekannten Beispiel gemäß den 5 und 8 identisch sind, mit denselben Bezugsziffern gekennzeichnet.
Der Datensignalgenerator 300 gemäß 1 besteht aus einem Datenbetriebskontrollspeicher 310 und einem Datengenerator 320. Beim Datenbetriebskontrollspeicher 310 handelt es sich um einen Speicher zur Speicherung von Operationsbefehlen, die verschiedene Abläufe im Datengenerator 320 ermöglichen. Der Datenbetriebskontrolispeicher 310 empfängt als Eingabeadressen die Sequenzdaten 100s vom Sequenzgenerator 100 und erzeugt Kontrolldaten 310s, die dem Datengenerator 320 zugeführt werden. Die Wiederholungsgeschwindigkeit der Sequenzdaten 100s entspricht beispielsweise dem Prüftakt T.
Zu den Hauptbestandteilen des Datengenerators 320 gehören ein Adreßkonverter 350, der einen ersten Adreßkonverter 350a und einen zweiten Adreßkonverter 350b umfaßt, ein erster Datengenerator 321a, ein zweiter Datengenerator 321b, ein erster Adreßfunktionsgenerator 322a, ein zweiter Adreßfunktionsgenerator 322b, eine erste Datentopologie-Kontrolleinheit 323a, eine zweite Datentopologie-Kontrolleinheit 323b, ein Umwandler 325, der einen ersten Umwandler 325a und einen zweiten Umwandler 325b umfaßt, sowie ein aus einem ersten Topologie-Umwandler 326a und einem zweiten Topologie-Umwandler 326b bestehender Topologie-Umwandler 326. Wie sich 1 entnehmen läßt, enthält der erfindungsgemäße Datengenerator 320 zwei Adreßfunktionsgeneratoren 322a und 322b, zwei Adreßkonverter 350a und 350b sowie zwei Datentopologie-Kontrolleinheiten 323a und 323b.
Wenn der Adreßkonverter 350 das ständig vom Adreßsignalgenerator 200 abgegebene Adreßsignal A200s im Prüftakt T empfängt, so gibt er Ausgangs-Adreßsignale aus, die eine Wiederholungsgeschwindigkeit aufweisen, welche zweimal so hoch ist wie diejenige des Prüftakts T. Im einzelnen empfängt dabei der erste Adreßkonverter 350a das Adreßsignal A200s und erzeugt ein geradzahliges Adreßsignal 350as, welches im Prüftakt T den doppelten Wert des Adreßsignals A200s aufweist. Das geradzahlige Adreßsignal 350as wird dem ersten Adreßfunktionsgenerator 322a und der ersten Datentopologie-Kontrolleinheit 323a zugeführt. Der zweite Adreßkonverter 350b empfängt ebenfalls das Adreßsignal A200s und erzeugt ein Adreßsignal 350bs, das im Prüftakt T den doppelten Wert des Adreßsignals A200s plus eins aufweist. Das Adreßsignal mit ungerader Zahl 350bs wird dem zweiten Adreßfunktionsgenerator 322b und der zweiten Datentopologie-Kontrolleinheit 323b zugeführt.
Wenn der erste Adreßfunktionsgenerator 322a das geradzahlige Adreßsignal 350as empfängt, erzeugt er in Abhängigkeit von den Adreßdaten ein Umwandlungsinformationssignal 322as. Das Umwandlungsinformationssignal 322as wird dem ersten Umwandler 325a zugeführt. In entsprechender Weise erzeugt der zweite Adreßfunktionsgenerator 322b bei Empfang des Adreßsignals mit ungerader Zahl 350bs in Abhängigkeit von den Adreßdaten ein Umwandlungsinformationssignal 322bs, welches dem zweiten Umwandler 325b zugeführt wird.
Die Schreibdaten (Mustersignale) 321as und 321bs vom ersten und zweiten Datengenerator werden dementsprechend vom ersten bzw. zweiten Umwandler 325a bzw. 325b auf der Grundlage der Umwandlungsinformationssignale 322as bzw. 322bs umgewandelt. Wenn nun die Schreibdaten im Wellenformatierer FC kombiniert werden, so entstehen dabei Schreibdaten zur Speicherung im zu prüfenden Synchronspeicher, die eine Wiederholungsgeschwindigkeit aufweisen, welche dem Doppelten der Geschwindigkeit des Prüftakts T entspricht. Bei dieser Anordnung wird die den Ausgangsdaten des ersten bzw. zweiten Datengenerators 321a bzw. 321b korrekt entsprechende Umwandlungsinformation dem ersten bzw. zweiten Umwandler 325a bzw. 325b zugeleitet. Somit werden selbst im Doppelgeschwindigkeitsmodus die Schreibdaten in Abhängigkeit von den Adreßdaten korrekt umgewandelt, wodurch sich ein Prüfmuster beispielsweise in Form des in 6 dargestellten Schachbrettmusters ergibt.
Wie bereits unter Bezugnahme auf die 5 und 7 erläutert wurde, kann es vorkommen, daß in einem bestimmten Typ von zu prüfenden Speicher aufgrund der außergewöhnlichen physikalischen Gestaltung (Topologie) der darin enthaltenen Speicherzellen die Lade- und Entladevorgänge bestimmter Speicherzellen im Vergleich zu herkömmlichen Lade- und Entladevorgängen umgekehrt ablaufen. Um ein Speicherbauteil mit einer derartigen besonderen physikalischen Struktur effektiv prüfen zu können, muß ein Schreibdaten enthaltendes Prüfmuster derart modifiziert werden, daß in einer bestimmten Zeilen- oder Spaltenadresse bzw. einem bestimmten Wort enthaltene Schreibdaten umgewandelt werden. Bei der vorliegenden Erfindung läßt sich eine derartige, der Topologie des zu prüfenden Speicherbauteils entsprechende Umwandlung von Schreibdaten selbst im Doppelgeschwindigkeitsmodus auf einfache Weise erzielen.
Im einzelnen wird dabei bei der Anordnung gemäß 1 von der ersten Datentopologie-Kontrolleinheit 323a bei Erhalt des geradzahligen Adreßsignals 350as ein Umwandlungsinformationssignal 323 in Abhängigkeit von den Adreßdaten erzeugt und dem ersten Topologie-Umwandler 326a zugeführt. In entsprechender Weise erzeugt die zweite Datentopologie-Kontrolleinheit 323b bei Erhalt des Adreßsignals mit ungerader Zahl 350bs ein Umwandlungsinformationssignal 323bs in Abhängigkeit von den Adreßdaten, welches dem zweiten Topologie-Umwandler 326b zugeführt wird.
Die über den ersten Umwandler 325a vom ersten Datengenerator 321a kommenden Schreibdaten 321as werden vom ersten Topologie-Umwandler 326a auf der Grundlage des Umwandlungsinformationssignals 323as umgewandelt, während die über den zweiten Umwandler 325b vom zweiten Datengenerator 321b kommenden Schreibdaten 321bs vom zweiten Topologie-Umwandler 326b auf der Grundlage des Umwandlungssignals 323bs umgewandelt werden. Die resultierenden Schreibdaten werden dem Wellenformatierer FC zugeführt, wo sie miteinander (durch eine Parallel-Seriell-Umwandlung) kombiniert werden.
Somit werden zur Speicherung im zu prüfenden Synchronspeicher Schreibdaten erzeugt, deren Wiederholungsgeschwindigkeit doppelt so hoch ist wie die des Prüftakts T. Bei dieser Anordnung wird die Umwandlungsinformation, die den Ausgangsdaten der ersten und zweiten Datengeneratoren 321a bzw. 321b genau entspricht, den ersten und zweiten Topologie-Umwandlern 326a und 326b zugeführt. Somit werden hier selbst im Doppelgeschwindigkeitsmodus die Schreibdaten in Abhängigkeit von den Adreßdaten korrekt umgewandelt, wodurch auf einfache Weise ein Prüfmuster entsteht, wie es in 7 dargestellt ist, mit dessen Hilfe die Topologie des zu prüfenden Speicherbauteils effektiv geprüft werden kann.
Die Arbeitsweise des beschriebenen Mustergenerators wird im folgenden unter Bezugnahme auf die Taktdiagramme gemäß 2 näher erläutert. Dabei wird davon ausgegangen, daß das vom Adreßsignalgenerator 200 kommende Adreßsignal A200s im Prüftakt T fortlaufende Adreßwerte A0, A1, A2, ... aufweist, wie dies 2A entnommen werden kann, die wiederum mit der entsprechenden Darstellung in 8 identisch ist. Außerdem wird davon ausgegangen, daß die Adreßsequenz im Datenkettenmodus des Prüflings, beispielsweise des Synchronspeichers, eine im Vergleich zum Prüftakt T doppelt so hohe Geschwindigkeit aufweist. Zum Prüfen eines solchen Prüflings wird also das Halbleiterprüfsystem in den Doppelgeschwindigkeitsmodus gebracht, bei dem die Wiederholungsgeschwindigkeit des Prüfmusters mit Hilfe der Kombinationstechnik verdoppelt wird.
Der Adreßkonverter 350 empfängt das Adreßsignal A200s gemäß 2A und erzeugt eine geradzahlige Adresse mit den Adreßdaten TA0, TA2, TA4, ..., wie in 2B dargestellt, sowie eine Adresse mit ungerader Zahl, welche die. Adreßdaten TA1, TA3, TA5, ... enthält, wie sich 2C entnehmen läßt. Die Abfolge der geradzahligen Adressen und der Adressen mit ungerader Zahl entspricht dem Prüftakt T. Indem somit die geradzahligen Adressen mit den Adressen mit ungerader Zahl kombiniert werden, läßt sich ein Adreßsignal mit einer Wiederholungsgeschwindigkeit T/2 erzeugen.
Das in 2D dargestellte erste Mustersignal mit den Schreibdaten mit ungerader Zahl Di0, Di2, Di4, ..., das in Abhängigkeit von der in 2B dargestellten geradzahligen Adresse umgewandelt wurde, wird am Ausgang des Mustergenerators bereitgestellt. In ähnlicher Weise wird am Ausgang des Mustergenerators auch das in 2F gezeigte zweite Muster mit geradzahligen Schreibdaten Di1, Di3, Di5, ... erzeugt, welches in Abhängigkeit von der Adresse mit ungerader Zahl gemäß 2C umgewandelt wurde. Somit können die Schreibdaten (Prüfmuster), die den im Prüfling generierten Datenkettenadressen entsprechen, mit Hilfe des erfindungsgemäßen Mustergenerators korrekt erzeugt werden.
11 zeigt ein Beispiel für den Aufbau des im erfindungsgemäßen Mustergenerator enthaltenen Adreßkonverters 350. Wie bereits unter Bezugnahme auf 1 erläutert wurde, enthält der Adreßkonverter 350 einen ersten und einen zweiten Adreßkonverter 350a und 350b. Beim Beispiel gemäß 11 empfangen der erste und zweite Adreßkonverter die Hauptadreßdaten und die Nebenadreßdaten vom Hauptadreßgenerator bzw. vom Nebenadreßgenerator (siehe 10). Der erste Adreßkonverter 350a enthält eine Adreßschiebeeinheit 561, einen Überlappungsadreßkonverter 531, einen Sequenzadreßkonverter 541 und eine Adreßauswahleinheit 551. Der zweite Adreßkonverter 350b enthält eine Adreßschiebeeinheit 562, eine Addiereinrichtung 572, einen Überlappungsadreßkonverter 532, einen Sequenzadreßkonverter 542 und eine Adreßauswahleinheit 552.
Jede Adreßschiebeeinheit 561 und 562 dient dazu, die ankommenden Adresswerte mit zwei zu multiplizieren. Eine solche Funktion läßt sich beispielsweise mit Hilfe eines Schieberegisters mit einem zusätzlichen LSB (Niedrigsignifikanzbit) leicht durchführen. In dem Fall, in dem die Nebenadreßdaten für jeden Prüftakt T um zwei erhöht werden, kann auf eine solche Adreßschiebeeinheit verzichtet werden. Die Addiereinrichtung 572 im zweiten Adreßkonverter 350b dient dazu, das Adreßausgangssignal der Adreßschiebeeinheit 562 mit eins zu addieren. Hierdurch wird am Ausgang der Adreßschiebeeinheit 561 die geradzahlige Adresse geliefert, während am Ausgang der Addiereinrichtung 572 die Adresse mit ungerader Zahl erscheint.
Die Überlappungsadreßkonverter 531 und 532, die Sequenzadreßkonverter 541 und 542 und die Adreßauswahleinheiten 551 und 552 funktionieren in derselben Weise wie beim konventionellen Beispiel gemäß 10. Um die Adreßdatenkette mit einer bestimmten Bitlänge zu erzeugen, wählt die Adreßauswahleinheit Adreßdaten entweder vom Überlappungskonverter oder von Sequenzkonverter aus. Zur Erzeugung der normalen Adreßdaten werden von der Adreßauswahleinheit die Hauptadreßdaten ausgewählt. Wie sich 1 entnehmen läßt, werden die Ausgangssignale des ersten und zweiten Adreßkonverters 350a bzw. 350b den ersten und zweiten Adreßfunktionsgeneratoren 322a bzw. 322b und den ersten und zweiten Datentopologie-Kontrolleinheiten 323a bzw. 323b zugeführt.
12 zeigt ein Beispiel für ein Musterprogramm, welches im erfindungsgemäßen Mustergenerator ausgeführt wird, um die genannten Arbeitsabläufe in diesem Mustergenerator zu erzielen. 13 zeigt ein Beispiel der Adreßumwandlung im ersten Adreßkonverter 350a und im zweiten Adreßkonverter 350b. Bei diesem Beispiel wird davon ausgegangen, daß die Anfangsadresse im Adreßdatenkettenmodus des zu prüfenden Synchronspeichers "3" lautet und die Länge der Datenketten 8 Bits beträgt.
Das Musterprogramm gemäß 12 enthält die Begriffe "Sortiereradresse" (Sequencer Address), "Sortiererbefehl" (Sequencer Ins) "Adreßbefehl" (Adress Ins) und "Datenbefehl" (Data Ins). Beim Sortiererbefehl steht "INC" für einen Befehl zur Erhöhung des Sortierers um eins, während "LOOP" einem Befehl zur Verzweigung des Sortierers um die in "Label" festgelegte Anzahl entspricht. Beim Adreßbefehl "MA < 3" handelt es sich um einen Befehl zum Einrichten der vom Adreßgenerator erzeugten Adresse "3" zur Einstellung der Anfangsadresse im Adreßdatenkettenmodus. "MA < MA" ist ein Befehl zur Beibehaltung der Hauptadresse. Bei "MA < MA + 8" handelt es sich um einen Befehl, die Hauptadresse mit acht, d. h. mit der Adreßdatenkettenlänge, zu addieren. "SA < 0" ist ein Befehl zum Einrichten der vom Nebenadreßgenerator erzeugten Nebenadresse "0", während "SA < SA + 1" einen Befehl zum Erhöhen der vom Nebenadreßgenerator erzeugten Nebenadresse um eins anzeigt. Der Datenbefehl "DT1 < 5555" steht für einen Befehl zum Einrichten der vom Datengenerator erzeugten Daten "5555". "DT1 < DT1" ist ein Befehl, bei dem die Daten beibehalten werden, während "FP1" einen Befehl darstellt, bei dem die Adreßfunktion so eingestellt wird, daß ein Schachbrettmuster entsteht.
Die Tabellen gemäß den 13A und 13B zeigen bei (1) das Hauptadreßgenerator-Ausgangssignal, bei (2) das Nebenadreßgenerator-Ausgangssignal, bei (3) das Adreßschiebe-Ausgangssignal, bei (4) das Addiereinrichtungs- Ausgangssignal, bei (5) das Überlappungskonverter-Ausgangssignal, bei (6) das Sequenzkonverter-Ausgangssignal und bei (7) das Adreßausgangsignal, wobei (7)-1 eine Überlappungsadresse und (7)-2 eine Sequenzadresse darstellt. Durch Kombination der Umwandlungsergebnisse der ersten und zweiten Adreßumwandlung läßt sich eine gewünschte Adresequenz mit hoher Geschwindigkeit erzeugen.
Bei der Adressierung eines RDRAMs (dynamischer Rambus-Direktspeichers) werden die drei niedrigeren Bits der Adresse nicht verwendet. Die Erzeugung der Adreßfunktion erfolgt ansonsten in ähnlicher Weise wie bei der oben erwähnten Sequenzadresse, wobei allerdings die Anfangsadresse auf "000" gesetzt wird. Beim Datenkettenmodus eines RDRAMs beträgt die Datenkettenlänge 8 Bits. Somit kann die Anordnung gemäß der vorliegenden Erfindung zum Prüfen eines RDRAMs problemlos eingesetzt werden.
Die vorliegende Erfindung ist nicht auf die beschriebenen Ausführungsbeispiele beschränkt. So kann beispielsweise für ein Halbleiterprüfsystem, das entsprechend 5 keine Datentopologie-Kontrolleinheit 323 und keinen Topologie-Umwandler 326 aufweist, eine erfindungsgemäße Anordnung entsprechend 9 Verwendung finden. Wenn man die Leitungen für das Umwandlungsinformationssignal am Ausgang des ersten und zweiten Adreßfunktionsgenerators 322a und 322b von 1 auf n erhöht, kann ein solches Umwandlungsadreßsignal u. U. auch dazu verwendet werden, die Topologieumwandlung zu kontrollieren, sofern die Umwandlungsbedingungen relativ einfach sind.
Bei der vorliegenden Erfindung handelt es sich bei den zu prüfenden Halbleiterbauteilen um Speicherbauteile, und insbesondere um einen Synchronspeicher. Die vorliegende Erfindung kann aber auch vorteilhaft bei der Prüfung von Systemgroßschaltkreisen, etwa "System-on-a-Chip"-Schaltungen mit eingebautem Hochgeschwindigkeitsspeicher eingesetzt werden.
Das erfindungsgemäße Halbleiterprüfsystem mit Mustergenerator ist in der Lage, kombinierte Prüfmuster zu erzeugen, deren Wiederholungsgeschwindigkeit höher ist als die Ausgangswiederholungsgeschwindigkeiten der einzelnen Prüfmuster. Die Daten des einem Prüfling zuzuführenden Prüfmusters können durch Umwandlung der. in ihnen enthaltenen spezifizierten Daten in Abhängigkeit von Adreßdaten so modifiziert werden, daß sich eine wirksame Hochgeschwindigkeitsprüfung des Prüflings vornehmen läßt. Der erfindungsgemäße Mustergenerator läßt sich besonders effektiv beim Prüfen von Synchronspeichern, wie etwa synchronen dynamischen Direktzugriffsspeichern (SDRAMs) und synchronen statischen Direktzugriffsspeichern (SSRAMs), sowie von dynamischen Rambus-Direktzugriffsspeichern (RDRAMs) einsetzen.

Claims

Mustergenerator zur Erzeugung eines zum Prüfen eines Speicherbauteils dienenden Prüfmusters, wobei der Mustergenerator die folgenden Bestandteile enthält: – einen Adressgenerator (200) zur Erzeugung eines einem Prüfling (DUT) zuzuführenden Adresssignals mit einem Prüftakt T; – einen Datengenerator (300) zur Erzeugung von im Prüfling zu speichernden Schreibdaten, wobei dieser Datengenerator (300) die folgenden Bestandteile umfasst: – einen ersten Datengenerator (321a) zur Erzeugung geradzahliger Schreibdaten (321as); – einen zweiten Datengenerator (321b) zur Erzeugung von Schreibdaten mit ungerader Zahl (321bs); – einen Adresskonverter (350), der das Adresssignal vom Adressgenerator (200) empfängt und eine bei jedem Prüftakt T um zwei erhöhte geradzahlige Adresse (350as) sowie eine bei jedem Prüftakt T um zwei erhöhte Adresse mit ungerader Zahl (350bs) erzeugt; – erste Mittel (322a, 325a) zum Umwandeln der vom ersten Datengenerator (321a) kommenden geradzahligen Daten in Abhängigkeit der vom Adresskonverter (350) stammenden geradzahligen Adresse; und – zweite Mittel (322b, 325b) zum Umwandeln der vom zweiten Datengenerator (321b) kommenden Daten mit ungerader Zahl in Abhängigkeit von der vom Adresskonverter (350) stammenden Adresse mit ungerader Zahl.
Mustergenerator nach Anspruch 1, weiterhin enthaltend einen Sequenzgenerator (100) zur Erzeugung von Sequenzdaten (100s) mit dem Prüftakt T, die zum Betrieb des Adressgenerators (200) sowie des Datengenerators (300) dienen.
Mustergenerator nach Anspruch 1, wobei der Datengenerator (300) weiterhin einen Datenbetriebskontrollspeicher (310) umfasst, der die Sequenzdaten empfängt und Kontrolldaten erzeugt, die dem ersten Datengenerator (321a) und dem zweiten Datengenerator (321b) zugeführt werden.
Mustergenerator nach Anspruch 1, wobei der Adresskonverter (350) einen ersten Adresskonverter (350a) mit Mitteln zur Erzeugung einer das geradzahlige Adresssignal (350as) bildenden ersten Adressdatenkette sowie einen zweiten Adresskonverter (350b) mit Mitteln zur Erzeugung einer das zweite Adresssignal (350bs) mit ungerader Zahl bildenden zweiten Adressdatenkette enthält.
Mustergenerator nach Anspruch 1, wobei die ersten Mittel zur Umwandlung der geradzahligen Daten die folgenden Bestandteile enthalten: – einen ersten Adressfunktionsgenerator (322a) zur Erzeugung eines ersten Umwandlungssignals (322as) in Abhängigkeit von der vom Adresskonverter (350) kommenden geradzahligen Adresse; sowie – einen ersten Umwandler (325a), der die geradzahligen Daten vom ersten Datengenerator (321a) und das erste Umwandlungssignal vom ersten Adressfunktionsgenerator (322a) empfängt und die geradzahligen Daten entsprechend dem ersten Umwandlungssignal umwandelt; und wobei die zweiten Mittel zur Umwandlung der Daten mit ungerader Zahl die folgenden Bestandteile enthalten: – einen zweiten Adressfunktionsgenerator (322b) zur Erzeugung eines zweiten Umwandlungssignals in Abhängigkeit von der vom Adresskonverter (350) stammenden Adresse mit ungerader Zahl; sowie – einen zweiten Umwandler (325b), der die Daten mit ungerader Zahl vom zweiten Datengenerator (321b) und das zweite Umwandlungssignal vom zweiten Adressfunktionsgenerator (322b) empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Umwandlungssignal umwandelt.
Mustergenerator nach Anspruch 1, wobei die ersten Mittel zur Umwandlung der geradzahligen Daten die folgenden Bestandteile umfassen: – einen ersten Adressfunktionsgenerator (322a) zur Erzeugung eines ersten Umwandlungssignals in Abhängigkeit von der vom Adresskonverter (350) kommenden geradzahligen Adresse; – einen ersten Umwandler (325a), der die geradzahligen Daten vom ersten Datengenerator (321a) sowie das erste Umwandlungssignal vom ersten Adressfunktionsgenerator (322a) empfängt und die geradzahligen Daten entsprechend dem ersten Umwandlungssignal umwandelt; – eine erste Datentopologie-Kontrolleinheit (323a) zur Erzeugung eines ersten Topologie-Umwandlungssignals in Abhängigkeit von der vom Adresskonverter (350) kommenden geradzahligen Adresse, wobei die Topologie einem Ladungs-/Entladungszustand im Prüfling (DUT) entspricht; sowie – einen ersten Topologie-Umwandler (326a), der die geradzahligen Daten vom ersten Umwandler (325a) sowie das erste Topologie-Umwandlungssignal von der ersten Datentopologie-Kontrolleinheit (323a) empfängt und die geradzahligen Daten entsprechend dem ersten Topologie-Umwandlungssignal umwandelt; und wobei die zweiten Mittel zur Umwandlung der Daten mit ungerader Zahl die folgenden Bestandteile umfassen: – einen zweiten Adressfunktionsgenerator (322b) zur Erzeugung eines zweiten Umwandlungssignals in Abhängigkeit von der vom Adresskonverter (350) kommenden Adresse mit ungerader Zahl; – einen zweiten Umwandler (325b), der die Daten mit ungerader Zahl vom zweiten Datengenerator (321b) sowie das zweite Umwandlungssignal vom zweiten Adressfunktionsgenerator (322b) empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Umwandlungssignal umwandelt; – eine zweite Datentopologie-Kontrolleinheit (323b) zur Erzeugung eines zweiten Topologie-Umwandlungssignals in Abhängigkeit von der vom Adresskonverter (350) kommenden Adresse mit ungerader Zahl; sowie – einen zweiten Topologie-Umwandler (326b), der die Daten mit ungerader Zahl vom zweiten Umwandler (325b) sowie das zweite Topologie-Umwandlungssignal von der zweiten Datentopologie-Kontrolleinheit (323b) empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Topologie-Umwandlungssignal umwandelt.
Mustergenerator nach Anspruch 1, wobei der Adresskonverter (350) einen ersten Adresskonverter (350a) mit Mitteln zur Erzeugung einer die geradzahlige Adresse bildenden ersten Adressdatenkette umfasst, wobei der erste Adresskonverter (350a) die folgenden Bestandteile enthält: – eine erste Adressschiebeeinheit (561), die eine empfangene Adresse bei jedem Prüftakt T um zwei erhöht; – einen ersten Adressdatenketten-Konverter (531, 541) zur Umwandlung einer empfangenen Adresse in die erste Adressdatenkette in einer vom Prüfling (DUT) vorgegebenen Form; sowie – eine erste Adressauswahleinheit (551) zum wahlweisen Erzeugen einer die geradzahlige Adresse bildenden ersten Adressdatenkette; und wobei der Adresskonverter (350) einen zweiten Adresskonverter (350b) mit Mitteln zur Erzeugung einer die Adresse mit ungerader Zahl darstellenden zweiten Adressdatenkette umfasst, wobei der zweite Adresskonverter (350b) die folgenden Bestandteile enthält: – eine zweite Adressschiebeeinheit (562), die eine empfangene Adresse bei jedem Prüftakt T um zwei erhöht; – einen zweiten Adressdatenketten-Konverter (532, 542) zur Umwandlung einer empfangenen Adresse in die zweite Adressdatenkette in einer von Prüfling (DUT) vorgegebenen Form; sowie – eine zweite Adressauswahleinheit (552) zum wahlweisen Erzeugen einer die Adresse mit ungerader Zahl bildenden zweiten Adressdatenkette.
Mustergenerator nach Anspruch 1, weiterhin enthaltend einen Sequenzgenerator (100) zur Erzeugung von Sequenzdaten (100s) mit einem Prüftakt T, die zum Betrieb eines Mustergenerators zur Erzeugung eines Prüfmusters auf der Grundlage eines Prüfprogramms dienen, wobei der Adressgenerator (200) und der Datengenerator (300) die Sequenzdaten (100s) empfangen; und wobei der Adresskonverter (350) einen ersten Adresskonverter (350a), der das Adresssignal vom Adressgenerator (200) empfängt und eine geradzahlige, sich bei jedem Prüftakt T um zwei erhöhende Adresse (350as) entweder in einem Überlappungsmodus oder einem Sequenzmodus erzeugt, wobei der Modus vom Prüfling (DUT) bestimmt wird; und einen zweiten Adresskonverter (350b) aufweist, der die Adresssignale vom Adressgenerator (200) empfängt und eine sich bei jedem Prüftakt T um zwei erhöhende Adresse (350bs) mit ungerader Zahl entweder im Überlappungsmodus oder im Sequenzmodus erzeugt, wobei der Modus vom Prüfling (DUT) bestimmt wird; wobei die ersten Mittel (322a, 325a) die vom ersten Datengenerator (321a) kommenden geradzahligen Daten in Abhängigkeit von der vom ersten Adresskonverter (350a) kommenden geradzahligen Adresse umwandeln; und die zweiten Mittel (322b, 325b) die vom zweiten Datengenerator (321b) kommenden Daten mit ungerader Zahl in Abhängigkeit von der vom zweiten Adresskonverter (350b) kommenden Adresse mit ungerader Zahl umwandeln.
Mustergenerator nach Anspruch 8, wobei die ersten Mittel zur Umwandlung der geradzahligen Daten die folgenden Bestandteile enthalten: – einen ersten Adressfunktionsgenerator (322a) zur Erzeugung eines ersten Umwandlungssignals in Abhängigkeit von der vom ersten Adresskonverter (350a) kommenden geradzahligen Adresse; – einen ersten Umwandler (325a), der die geradzahligen Daten vom ersten Datengenerator (321a) sowie die ersten Umwandlungssignale vom ersten Adressfunktionsgenerator (322a) empfängt und die geradzahligen Daten entsprechend dem ersten Umwandlungssignal umwandelt; – eine erste Datentopologie-Kontrolleinheit (323a) zur Erzeugung eines ersten Topologie-Umwandlungssignals in Abhängigkeit der vom ersten Adresskonverter (350a) kommenden geradzahligen Adresse, wobei die Topologie einem Ladungs-/Entladungszustand im Prüfling (DUT) entspricht; sowie – einen ersten Topologie-Umwandler (326a), der die geradzahligen Daten vom ersten Umwandler (325a) sowie das erste Topologie-Umwandlungssignal von der ersten Datentopologie-Kontrolleinheit (323a) empfängt und die geradzahligen Daten entsprechend dem ersten Topologie-Umwandlungssignal umwandelt; und wobei die zweiten Mittel zur Umwandlung der Daten mit ungerader Zahl die folgenden Bestandteile umfassen: – einen zweiten Adressfunktionsgenerator (322b) zur Erzeugung eines zweiten Umwandlungssignals in Abhängigkeit von der vom zweiten Adresskonverter (350b) kommenden Adresse mit ungerader Zahl; – einen zweiten Umwandler (325b), der die Daten mit ungerader Zahl vom zweiten Datengenerator (321b) sowie das zweite Umwandlungssignal vom zweiten Adressfunktionsgenerator (322b) empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Umwandlungssignal umwandelt; – eine zweite Datentopologie-Kontrolleinheit (323b) zur Erzeugung eines zweiten Topologie-Umwandlungssignals in Abhängigkeit von der vom zweiten Adresskonverter (350b) kommenden Adresse mit ungerader Zahl; sowie – einen zweiten Topologie-Umwandler (326b), der die Daten mit ungerader Zahl vom zweiten Umwandler (325b) sowie das zweite Topologie-Umwandlungssignal von der zweiten Datentopologie-Kontroileinheit (323b) empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Topologie-Umwandlungssignal umwandelt.
Mustergenerator nach Anspruch 8, wobei der erste Adresskonverter (350a) Mittel zur Erzeugung einer die geradzahlige Adresse bildenden ersten Adressdatenkette umfasst und die folgenden Bestandteile aufweist: – eine erste Adressschiebeeinheit (561), die eine empfangene Adresse bei jedem Prüftakt T um zwei erhöht; – einen ersten Adressdatenketten-Konverter (531, 541) zur Umwandlung einer empfangenen Adresse in die erste Adressdatenkette in einer vom Prüfling (DUT) bestimmten Form; sowie – eine erste Adressauswahleinheit (551) zum wahlweisen Erzeugen der die geradzahlige Adresse bildenden ersten Adressdatenkette; und wobei der zweite Adresskonverter (350b) Mittel zur Erzeugung einer die Adresse mit ungerader Zahl bildenden zweiten Adressdatenkette umfasst und die folgenden Bestandteile aufweist: – eine zweite Adressschiebeeinheit (562), die eine empfangene Adresse bei jedem Prüftakt T um zwei erhöht; – einen zweiten Adressdatenketten-Konverter (532, 542) zur Umwandlung einer empfangenen Adresse in die zweite Adressdatenkette in einer vom Prüfling (DUT) bestimmten Form; sowie – eine zweite Adressauswahleinheit (562) zum wahlweisen Erzeugen einer die Adresse mit ungerader Zahl bildenden zweiten Adressdatenkette.
Halbleiterprüfsystem zum Prüfen eines Halbleiter-Speicherbauteils durch Zuführen eines Prüfmusters zu einem zu prüfenden Speicherbauteil und Bewerten von Ausgangsdaten des Speicherbauteils, enthaltend: – einen Sequenzgenerator (100) zur Erzeugung von Sequenzdaten (100s) mit einem Prüftakt T, welche zum Betrieb eines Mustergenerators zur Erzeugung eines Prüfmusters auf der Grundlage eines Prüfprogramms dienen; – einen Adressgenerator (200), der die Sequenzdaten (100s) empfängt und ein Adresssignal mit dem Prüftakt T erzeugt, welches dem Prüfling (DUT) zugeführt werden soll; – einen Datengenerator (300) der die Sequenzdaten empfängt und Schreibdaten erzeugt, die im Prüfling (DUT) gespeichert werden, wobei der Datengenerator (300) die folgenden Bestandteile enthält: – einen ersten Datengenerator (321a) zur Erzeugung geradzahliger Schreibdaten; – einen zweiten Datengenerator (321b) zur Erzeugung von Schreibdaten mit ungerader Zahl; – einen ersten Adresskonverter (350a), der das Adresssignal vom Adressgenerator (200) empfängt und eine sich bei jedem Prüftakt T um zwei erhöhende geradzahlige Adresse (350as) entweder in einem Überlappungsmodus oder einem Sequenzmodus erzeugt, wobei der Modus vom Prüfling (DUT) bestimmt wird; – einen zweiten Adresskonverter (350b), der das Adresssignal vom Adressgenerator (200) empfängt, um eine sich bei jedem Prüftakt T um zwei erhöhende Adresse (350bs) mit ungerader Zahl entweder im Überlappungsmodus oder im Sequenzmodus zu erzeugen, wobei der Modus vom Prüfling (DUT) bestimmt wird; – erste Mittel (322a, 325a) zur Umwandlung der vom ersten Datengenerator (321a) kommenden geradzahligen Daten in Abhängigkeit der vom ersten Adresskonverter (350a) kommenden geradzahligen Adresse; und – zweite Mittel (322b, 325b) zur Umwandlung der vom zweiten Datengenerator (321b) kommenden Daten mit ungerader Zahl in Abhängigkeit von der vom zweiten Adresskonverter (350b) kommenden Adresse mit ungerader Zahl; sowie – einen Wellenformatierer (FC), welcher die geradzahligen Daten von den ersten Mitteln (322a, 325a) und die Daten mit ungerader Zahl von den zweiten Mitteln (322b, 325b) in paralleler Form empfängt und diese Daten zur Zuführung zum Prüfling (DUT) in serieller Form kombiniert; – einen Logikkomparator (DC) zum Vergleich der Ausgangsdaten des Prüflings (DUT) mit SOLL-Wert-Daten und zur Erzeugung eines Fehlersignals, wenn zwischen den Ausgangsdaten und den SOLL-Wert-Daten eine Abweichung auftritt; sowie – einen Fehlerspeicher (FM) zum Speichern des vom Logikkomparator (DC) stammenden Fehlersignals in einer Adresse, die der das Fehlersignal auslösenden Adresse des Prüflings (DUT) entspricht.
Halbleiterprüfsystem nach Anspruch 11, wobei die ersten Mittel zur Umwandlung der geradzahligen Daten die folgenden Bestandteile enthalten: – einen ersten Adressfunktionsgenerator (322a) zur Erzeugung eines ersten Umwandlungssignals in Abhängigkeit von der vom ersten Adresskonverter (350a) stammenden geradzahligen Adresse; sowie – einen ersten Umwandler (325a), der die geradzahligen Daten vom ersten Datengenerator (321a) und das erste Umwandlungssignal vom ersten Adressfunktionsgenerator (322a) empfängt und die geradzahligen Daten entsprechend dem ersten Umwandlungssignal umwandelt; – eine erste Datentopologie-Kontrolleinheit (323a) zur Erzeugung eines ersten Topologie-Umwandlungssignals in Abhängigkeit von der vom ersten Adresskonverter (350a) kommenden geradzahligen Adresse, wobei die Topologie einem Ladungs-/Entladungszustand im Prüfling (DUT) entspricht; sowie – einen ersten Topologie-Umwandler (326a), der die geradzahligen Daten vom ersten Umwandler (325a) sowie das erste Topologie-Umwandlungssignal von der ersten Datentopologie-Kontrolleinheit (323a) empfängt und die geradzahligen Daten entsprechend dem ersten Topologie-Umwandlungssignal umwandelt; und wobei die zweiten Mittel zur Umwandlung der Daten mit ungerader Zahl die folgenden Bestandteile enthalten: – einen zweiten Adressfunktionsgenerator (322b) zur Erzeugung eines zweiten Umwandlungssignals in Abhängigkeit von der vom zweiten Adresskonverter (350b) stammenden Adresse mit ungerader Zahl; – einen zweiten Umwandler (325b), der die Daten mit ungerader Zahl vom zweiten Datengenerator (321b) sowie das zweite Umwandlungssignal vom zweiten Adressfunktionsgenerator (322b) empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Umwandlungssignal umwandelt; – eine zweite Datentopologie-Kontrolleinheit (323b) zur Erzeugung eines zweiten Topologie-Umwandlungssignals in Abhängigkeit von der vom zweiten Adresskonverter (350b) kommenden Adresse mit ungerader Zahl; sowie – einen zweiten Topologie-Umwandler (326b), der die Daten mit ungerader Zahl vom zweiten Umwandler (325b) sowie das zweite Topologie-Umwandlungssignal von der zweiten Datentopologie-Kontrolleinheit (323b) empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Topologie-Umwandlungssignal umwandelt.
Halbleiterprüfsystem nach Anspruch 11, wobei der erste Adresskonverter (350a) Mittel zur Erzeugung einer die geradzahlige Adresse bildenden ersten Adressdatenkette enthält und die folgenden Bestandteile umfasst: – eine erste Adressschiebeeinheit (561), die eine empfangene Adresse bei jedem Pruftakt T um zwei erhöht; – einen ersten Adressdatenketten-Konverter (531, 541) zur Umwandlung einer empfangenen Adresse in die erste Adressdatenkette in einer vom Prüfling (DUT) bestimmten Form; sowie – eine erste Adressauswahleinheit (551) zum wahlweisen Erzeugen einer die geradzahlige Adresse bildenden ersten Adressdatenkette; und wobei der zweite Adresskonverter (350b) Mittel zur Erzeugung einer die Adresse mit ungerader Zahl bildenden zweiten Adressdatenkette umfasst und die folgenden Bestandteile enthält: – eine zweite Adressschiebeeinheit (562), die eine empfangene Adresse bei jedem Prüftakt T um zwei erhöht; – einen zweiten Adressdatenketten-Konverter (532, 542) zur Umwandlung einer empfangenen Adresse in die zweite Adressdatenkette in einer vom Prüfling (DUT) bestimmten Form; sowie – eine zweite Adressauswahleinheit (552) zum wahlweisen Erzeugen einer die Adresse mit ungerader Zahl bildenden zweiten Adressdatenkette.