DE19746302A1 - Testvorrichtung für Halbleiterspeicher - Google Patents

Description

Die vorliegende Erfindung betrifft eine Speicher-Testvorrichtung zum Testen von Speichern in der Form von integrierten Halbleiterschaltungen und insbesondere eine Speicher-Testvorrichtung, die mit mehreren Mustergeneratoren versehen und in der Lage ist, zusätzlich zu Halbleiterspeichern, die mit normaler Geschwindigkeit arbeiten, schnelle Halbleiterspeicher zu testen.

Schreib/Lese-Speicher, etwa RAMs (Random Access Memory = Speicher mit wahlfreiem Zugriff) sind meistens als integrierte Halbleiterschaltungen (ICs) ausgebildet. Herkömmliche Speicher- Testvorrichtungen zum Testen solcher Speicher-ICs (nachfolgend auch einfach als "Speicher" bezeichnet) umfassen grob gesagt einen Taktgenerator 14, einen Mustergenerator 11, eine Wellenformer 12, einen Logikvergleicher 13 und einen Fehleranalysespeicher, wie in Fig. 6 dargestellt (in der allerdings der Fehleranalysespeicher nicht gezeigt ist).

Der Taktgenerator 14 liefert einen Referenztakt als Zeittaktsignal an den Mustergenerator 11, den Wellenformer 12 und Logikvergleicher 13, um deren Betrieb zu steuern. Der Mustergenerator 11 reagiert auf den Referenztakt (Arbeitstakt) von dem Taktgenerator 14 mit der Erzeugung von Adressenmusterdaten, Testmusterdaten und dergleichen zum Anlegen an einen zu testenden Speicher DUT, sowie mit der Erzeugung von Erwartungsmusterdaten und ähnlichem zur Lieferung an den Logikvergleicher 13. Der Wellenformer 12 wandelt die einzelnen Musterdaten (Digitalsignale) vom Mustergenerator 11 zu analogen Mustersignalen mit realen Wellenformen zur Lieferung an den zu testenden Speicher DUT um.

Der Speicher DUT wird dadurch gesteuert, daß an ihn ein Steuersignal zum Einschreiben der Testmustersignale oder zu deren Auslesen angelegt wird durch Anlegen eines Schreibsteuersig­ nals an den Speicher DUT werden die Testmustersignale nacheinander an die durch die Adres­ senmustersignale vorgegebenen Adressen geschrieben, während durch Anlegen eines Lese­ steuersignals die zuvor geschriebenen Testmustersignale nacheinander von den durch die Adressenmustersignale vorgegebenen Adressen ausgelesen werden.

Das ausgelesene Antwort- oder Ausgangssignal vom Speicher DUT wird dem Logikvergleicher 13 zum Logikvergleich mit den Erwartungsmusterdaten (ein Digitalsignal) vom Mustergenerator 11 geliefert. Wenn zwischen den verglichenen Daten eine Fehlübereinstimmung gefunden wird, erzeugt der Logikvergleicher 13 ein Fehlersignal, das die Fehlübereinstimmung anzeigt und als Fehlerdatenwert bezeichnet wird. Üblicherweise gibt der Logikvergleicher 13 einen hohen Pegel, logische "1" oder H-Logikwert, als Fehlerdatenwert aus. Wird andererseits eine Übereinstimmung festgestellt, gibt der Logikvergleicher 13 ein diese Übereinstimmung anzeigendes Fehlerfrei- Datensignal, das heißt einen Fehlerfrei-Datenwert aus. Da der Fehlerdatenwert eine logische "1" ist, gibt der Logikvergleicher 13 als Fehlerfrei-Datenwert eine logische "0" (L-Logikwert) aus. Der Fehlerdatenwert wird dem Fehleranalysespeicher geliefert und dort gespeichert. Der Fehleranaly­ sespeicher ist nicht dargestellt, weil er kein Hauptbestandteil der vorliegenden Erfindung ist.

Der Fehleranalysespeicher hat die gleiche Betriebsgeschwindigkeit und die gleiche Speicherkapa­ zität wie der zu testende Speicher DUT, und auch das gleiche Adressenmustersignal, wie das, welches dem zu testenden Speicher DUT geliefert wird, wird an den Fehleranalysespeicher angelegt. Der Fehleranalysespeicher wird vor Beginn des Tests initialisiert. In dem Fall beispiels­ weise, wo eine logische "0" durch Initialisierung an alle Adressen des Fehleranalysespeichers geschrieben wird und vom Logikvergleicher 13 beim Test des Speichers DUT Fehlerdaten geliefert werden, wird eine logische "1" an der durch das Adressenmustersignal vorgegebenen Adresse in dem Fehleranalysespeicher gespeichert. Anders ausgedrückt, der Fehlerdatenwert (logische "1"), der eine fehlerhafte Speicherzelle kennzeichnet, wird unter der gleichen Adresse, wie sie die fehlerhafte Speicherzelle im getesteten Speicher DUT aufweist, in den Fehleranalyse­ speicher geschrieben.

Nach Abschluß eines Testzyklus wird geprüft, ob der getestete Speicher fehlerhaft oder fehlerfrei ist, wobei die Anzahl und die Lage der Fehlerdatenwerte in dem Fehleranalysespeicher berücksichtigt wird. Handelt es sich beispielsweise bei einem fehlerhaften Speicher um einen solchen mit Reservespeicherzellen, dann wird die Anzahl von Fehlerdatenwerten (Positionsinformation über fehlerhafte Speicherzellen in dem getesteten Speicher), die aus dem Fehleranalysespeicher ausgelesen werden, gezählt und entschieden, ob die fehlerhaften Spei­ cherzellen durch Reservespeicherzellen in dem getesteten Speicher ersetzt werden können.

Üblicherweise wird ein Halbleiterspeicher mit einer Betriebsgeschwindigkeit gleich oder geringer als diejenige des Mustergenerators 11 unter Verwendung einer Speicher-Testvorrichtung mit dem in Fig. 6 gezeigten Aufbau getestet, während ein schneller Halbleiterspeicher, der mit einer höheren Geschwindigkeit als der Mustergenerator 11 betreibbar ist, mit einer Speicher-Testvor­ richtung getestet werden kann, wie sie in Fig. 7 dargestellt ist.

Die in Fig. 7 gezeigte Speicher-Testvorrichtung ist mit mehreren Mustergeneratoren ausgestattet, im dargestellten Beispielsfall den beiden Mustergeneratoren 11A und 11B. Musterdaten der beiden Mustergeneratoren 11A und 11B werden mittels eines Schnell-Wandlers (Hochgeschwindigkeits-Wandlereinrichtung) oder Multiplexers 16 zu schnellen Musterdaten verschachtelt, die dann von dem Wellenformer 12 zu einem schnellen Mustersignal mit einer realen Wellenform zum Anlegen an den zu testenden Speicher DUT umgesetzt werden.

Der Betriebstakt (Referenztakt) vom Taktgenerator 14 wird unverändert an den Wellenformer 12 und den Logikvergleicher 13 angelegt, während die Mustergeneratoren 11A und 11B mit einem auf die halbe Frequenz des Betriebstakts geteilten Takt gespeist werden. Für diese 1/2-Frequenz­ teilung ist ein Takt/Auswahl-Signalgenerator 15 vorgesehen. Die Mustergeneratoren 11A und 11B reagieren also auf einen Betriebstakt (1/2-Betriebstakt) der halben Frequenz des Referenz­ takts, um Musterdaten PA, die sich aus Daten A1, A2, A3, . . . zusammensetzen bzw. Musterda­ ten PB, die sich Daten B1, B2, B3, . . . zusammensetzen, zu erzeugen, wie in den Fig. 8C bzw. 8D gezeigt. Die Periode dieser Musterdaten ist doppelt so lang wie diejenige des Referenztakts (die Frequenz ist also halb so groß).

Die Musterdaten PA und PB liegen im Multiplexer 16 am jeweiligen einen Eingang eines UND- Glieds GI bzw. eines UND-Glieds G2 an, an deren anderen Eingängen vom Takt/Auswahl- Signalgenerator 15 Auswahlsignale SA bzw. SB anliegen, deren Periode doppelt so lang wie die des Referenztakts ist und deren Tastverhältnis 1/2 (50%) beträgt, wie in den Fig. 8A und 8B gezeigt.

Wie sich aus den Fig. 8A und 8B ergibt, besitzen die Auswahlsignale SA und SB, da ihre Periode gleich der der Musterdaten PA und PB ist und ihr Tastverhältnis 50% beträgt, eine Wellenform, die für die Dauer einer Hälfte der Periode der Musterdaten einen hohen Logikwert aufweist (logische "1") und für die Dauer der anderen Hälfte einen niedrigen Logikwert (logische "0") aufweist. Darüber hinaus sind die beiden Auswahlsignale SA und SB um die Hälfte ihrer Periode gegeneinander phasenversetzt. Aufgrund dieser Gegebenheiten, werden die UND-Glieder G1 und G2 von den Auswahlsignalen SA und SB abwechselnd freigeschaltet und gesperrt, und zwar mit einer Geschwindigkeit, die das Doppelte derjenigen der am jeweiligen anderen Eingang dieser UND-Glieder anliegenden Musterdaten PA und PB beträgt.

Bei dem Beispiel in Fig. 8 ist das an dem UND-Glied G2 anliegende Auswahlsignal SB um eine halbe Periode relativ zu dem Auswahlsignal SA versetzt, das am UND-Glied G1 anliegt. Damit läßt das UND-Glied GI nur die erste Hälfte jeweils der Daten A1, A2, A3, . . . der Musterdaten PA hindurch, während das UND-Glied G2 jeweils nur die zweite Hälfte jeweils der Daten B1, B2, 83, der Musterdaten PB hindurchläßt. Das den UND-Gliedern G1 und G2 nachgeschaltete ODER- Glied OR gibt folglich schnelle Musterdaten PAB aus, bei denen sich die erste Hälfte jeweils der Musterdaten PA und die zweite Hälfte jeweils der Musterdaten PB abwechseln und deren Frequenz doppelt so hoch wie diejenige der Musterdaten PA und PB ist.

Die von dem Multiplexer 16 ausgegebenen schnellen Musterdaten PAB werden vom Wellenfor­ mer 12 zu einem schnellen Mustersignal mit einer realen Wellenform umgesetzt und an den zu testenden Speicher DUT angelegt. Wenn die zuvor in den Speicher DUT eingeschriebenen Daten aus ihm ausgelesen werden, werden die schnellen Musterdaten PAB vom Multiplexer 16 als Erwartungswertdaten an den Logikvergleicher 13 geliefert, um mit den aus dem Speicher DUT ausgelesenen Daten verglichen zu werden und zu entscheiden, ob der Speicher DUT fehlerhaft oder fehlerfrei ist.

Verschiedene elektronische Gerät, unter anderem Computer, verwenden als Hauptspeicher meistens als DRAM bezeichnete dynamische Speicher mit wahlfreiem Zugriff. Aufgrund seines Aufbaus weist ein DRAM die Eigenschaft auf, das der Speicherinhalt der Speicherzellen ver­ schwindet, wenn nicht innerhalb einer bestimmten Zeitspanne ein Zugriff erfolgt, weshalb Mittel zur periodischen Auffrischung des DRAMs erforderlich sind. Aus diesem Grund führt die Speicher-Testvorrichtung beim Testen eines DRAMs in festgelegten Zeitintervallen eine Auffri­ schung durch, und zwar zusätzlich zu den Mustersignalschreib- und Lesevorgängen, die Vorgänge einer Hauptroutine sind. Anders ausgedrückt, eine Auffrischroutine für den sequentiel­ len Zugriff auf Speicherzellen des DRAMs ist zusätzlich zur Hauptroutine zum Testen der Funktion des DRAMs vorgesehen, wobei der Ablauf in regelmäßigen Zeitintervallen von der Hauptroutine zur Auffrischroutine verzweigt und nach Abschluß der Auffrischroutine zur Hauptroutine zurückkehrt.

Fig. 9A zeigt schematisch ein Beispiel der Hauptroutine, und Fig. 9B ein Beispiel der Auffrisch­ routine zum Testen eines DRAMs unter Verwendung eines Mustergenerators, wie er in Fig. 6 gezeigt ist.

Wie in Fig. 9A gezeigt werden, wenn die Hauptroutine beginnt, der Wert 10 in einem Zweig­ adressenspeicherregister eingestellt und ein Zeitgeber zur Messung der Zeit gestartet, nach der zu der Auffrischroutine verzweigt werden soll. Es sei angenommen, daß die Adresse des zu testenden DRAMs beginnend bei 0 bis zu ihrem höchsten Wert jeweils um 1 inkrementiert wird. Wenn das DRAM beispielsweise insgesamt 1023 Adressen aufweist, ist die erste Adresse 0 und die letzte Adresse 1023. Die erste aufzufrischende Adresse ist damit die Adresse 0.

Der erste durch eine strichpunktierte Linie in Fig. 9A markierte Teil der Hauptroutine, die Routine L1, schreibt in alle Adressen des DRAMs eine logische "0". In dem auf den Beginn der Haupt­ routine unmittelbar folgenden Schritt SP1 wird die erste Hauptadresse des DRAMs (die Adresse des DRAM-Speichers DUT, die von der Hauptroutine bearbeitet wird) auf 0 gesetzt. Das heißt, die Hauptroutine startet mit der Adresse 0 des zu testenden DRAMs.

Im zweiten Schritt SP2 wird der Mustergenerator veranlaßt, Musterdaten zum Einschreiben einer logischen "0" an der ersten Adresse 0 des DRAMs zu erzeugen. Nach der Erzeugung der Musterdaten wird zur ersten Hauptadresse 1 hinzuaddiert, woraufhin eine logische "0" in die nächste Adresse, d. h. 1, geschrieben werden kann.

Im dritten Schritt SP3 wird geprüft, ob die Hauptadresse, also hier 1, die letzte Adresse des DRAMs ist. Falls nicht, kehrt der Ablauf zum Schritt SP2 zurück, in welchem der Mustergenera­ tor veranlaßt wird, Musterdaten zu erzeugen, um eine logische "0" an die nächste Hauptadresse, d. h. 1, des DRAMs zu schreiben und die Hauptadresse 1 dann um 1 zu erhöhen. Der zweite Schritt SP2 und der dritte Schritt SP3 werden dann so lange in einer Schleife durchlaufen, bis die Hauptadresse die letzte Adresse des getesteten DRAMs erreicht hat. Wenn die Hauptadresse die letzte Adresse des DRAMs erreicht hat, geht der Ablauf zum zweiten Teil der Hauptroutine, der Routine L2, weiter, die ebenfalls durch eine strichpunktierte Linie umrandet ist.

Die Routine L2 beginnt im vierten Schritt SP4 mit dem Auslesen der durch die Routine L1 an der ersten Adresse 0 geschriebenen logischen "0". Im fünften Schritt SP5 wird der Mustergenerator so gesteuert, daß er Musterdaten zum Schreiben einer logischen "1" an der ersten Adresse 0 erzeugt, von der im vierten Schritt SP4 die logische "0" gelesen wurde. Zur ersten Adresse 0 wird dann 1 addiert, so daß aus der nächsten Hauptadresse, d. h. 1, die logische "0" ausgelesen und eine logische "1" in sie eingeschrieben werden kann.

Im sechsten Schritt SP6 wird geprüft, ob die Hauptadresse die letzte Adresse des getesteten DRAMs ist. Falls dies nicht der Fall ist, geht der Ablauf zurück zum vierten Schritt SP4 zum Auslesen der logischen "0" an der Hauptadresse 1, dem nachfolgenden Einschreiben einer logischen "1" an dieser Adresse und schließlich dem Erhöhen der Hauptadresse 1 um 1.

Danach werden der vierte bis sechste Schritt so lange in einer Schleife durchlaufen, bis die Hauptadresse die letzte Adresse des getesteten DRAMs erreicht. Wenn diese letzte Adresse erreicht ist, endet die Routine L2 und damit die Hauptroutine.

Die Routine L2 stellt somit eine Wiederholung des Auslesens der logischen "0" von den einzel­ nen Adressen des getesteten DRAMs und des Einschreibens der logischen "1" dar, und zwar für alle Adressen von der ersten Adresse 0 bis zur letzten Adresse (1023 zum Beispiel).

Wenn der (bei Beginn der Hauptroutine gestartete) Zeitgeber während der Durchführung der Hauptroutine die voreingestellte Zeit gemessen hat, wird ein Interrupt erzeugt, und zwar unabhängig davon welcher Schritt der Hauptroutine gerade ausgeführt wird, der Ablauf der in Fig. 9A gezeigten Hauptroutine wird ausgesetzt und zu der in Fig. 9B gezeigten Auffrischroutine verzweigt.

Die Auffrischroutine beginnt im Schritt SP7, bei dem auf eine erste Auffrischadresse 0 des getesteten DRAMs, die beim Start der Hauptroutine eingestellt wurde, zugegriffen wird (logisch "0" wird erneut eingeschrieben), und eine 1 zu dieser ersten Auffrischadresse 0 hinzuaddiert wird, was den Zugriff zur nächsten Auffrischadresse, d. h. 1, ermöglicht.

Als nächstes wird im Schritt SP8 geprüft, ob die Anzahl von Malen, die der Auffrischvorgang ausgeführt wurde, einen voreingestellten Wert N erreicht hat, wobei N die Anzahl von Adressen ist, die bei einem Aufruf der Auffrischroutine aufgefrischt werden, und gewöhnlich ein ganzzah­ liger Bruchteil der Gesamtanzahl von Adressen des getesteten DRAMs ist. Da bei diesem Beispiel die Anzahl von Adressen auf N = 16 gesetzt ist, wird im Schritt SP8 geprüft, ob der Auffrisch- Vorgang sechzehnmal erfolgt ist.

Wenn die Schritte SP7 und SP8 N-mal durchlaufen wurden, kehrt der Ablauf zur Hauptroutine von Fig. 9A zurück. In diesem Moment wird die zuletzt aufgefrischte Adresse in einem Speicher­ teil gespeichert, so daß bei erneutem Abzweigen zur Auffrischroutine von der Hauptroutine der Auffrisch-Betrieb an der Adresse wieder aufgenommen werden kann, an der der vorangegangene Auffrisch-Betrieb beendet wurde.

Fig. 10 zeigt in Blockform den allgemeinen Schaltungsaufbau des Mustergenerators 11, mit dem der oben beschriebene Auffrischbetrieb ausgeführt werden kann. Fig. 11 zeigt ein Beispiel seines Betriebs. Der Mustergenerator 11 umfaßt einen Ablauf- oder Folgesteuerblock 100, einen Mustererzeugungsbefehlsspeicher 101 und einen Mustererzeugungssteuerblock 102. Als Folge eines Mustererzeugungsbefehls, der von dem Speicher 101 nach Maßgabe einer Adresse (eines Werts PC) des auszuführenden Befehls, die von einem Programmzähler 103 des Mustergenera­ tors 11 angegeben wird, ausgelesen wird, gibt der Mustererzeugungssteuerblock 102 Musterda­ ten PTNDT (ein Digitalsignal) und Erwartungsmusterdaten EXPDT aus.

Unter "Hauptadresse" in Fig. 11 ist die Adresse zu verstehen, die ein Adressensignals repräsen­ tiert, das zusammen mit den Musterdaten, die von dem Mustererzeugungssteuerblock 102 in Fig. 10 während der Ausführung der Hauptroutine von Fig. 9A erzeugt werden, ausgegeben wird. Eine "Auffrischadresse" ist die Adresse, die von einem Adressensignals repräsentiert wird, das zusammen mit den Musterdaten PTNDT ausgegeben wird, die von dem Mustererzeugungs­ steuerblock 102 während der Ausführung der Auffrischroutine von Fig. 9B erzeugt werden.

Die Schritte SP1, SP2, SP4, SP5 und SP7 in Fig. 9 werden ausgeführt, wenn der Wert PC, der von dem Programmzähler 103 angegeben wird, die Werte PC = 0, PC = 1, PC = 2, PC = 3 bzw. PC = 10 annimmt, die an der rechten Seite der Blöcke dieser Schritte angegeben sind. Die Befehle, die von den Schritten SP1, SP2, SP4, SP5 und SP7 ausgeführt werden, sind im Speicher 101 (Fig. 10) vorab gespeichert.

Ein Ablauf- oder Folgesteuerbefehlsspeicher 104 folgt dem Wert PC des Programmzählers 103, um Folgesteuerbefehle auszugeben, die den Ablauf bzw. die Folge der Mustererzeugung bestimmen. Diese Folgesteuerbefehle sind in dem Speicher 104 vorab gespeichert.

Ein Zweigadressenspeicherregister 105 in Fig. 10 speichert den Wert PC, der von dem Pro­ grammzähler 103 anzugeben ist, wenn der Befehl des ersten Blocks (Schritt SP7) der Auffrisch­ routine von Fig. 9B ausgeführt wird. Im Beispiel von Fig. 9B wird der Wert PC = 10 im Register 105 gespeichert.

Ein Zeitgeber 106 in Fig. 10 stellt die Einrichtung zur Messung der Zeit vom Start der Hauptrou­ tine bis zum Abzweigen zur Auffrischroutine dar. Der Zeitgeber 106 zählt von einem Zeitgeber­ oszillator 107 ausgegebene Taktimpulse und legt ein Interruptsignal an eine Synchronisations­ schaltung 108 jedesmal dann an, wenn der Zählwert einen voreingestellten Wert erreicht. Die Synchronisationsschaltung 108 synchronisiert das Interruptsignal mit dem Taktsignal vom Taktgenerator 14 (Fig. 6 und 7) und liefert es als Verzweigungsbefehl J an einen Deco­ dier/Auswahlblock 109.

Im Beispiel von Fig. 9 wird die Erzeugung der Musterdaten PTNDT bei einem auf 0 gestellten Wert PC des Programmzählers 103 (PC = 0) begonnen. Danach wird der Befehl, der aus dem Speicher 104 als Folge des Werts PC des Programmzählers 103 ausgelesen wird, in dem Decodier/Auswahlblock 109 interpretiert, was den Wert PC des Programmzählers 103 für den nächsten Mustererzeugungszyklus bestimmt, wodurch die Folge bzw. der Ablauf der Musterer­ zeugung gesteuert wird. Der Mustererzeugungsbefehl wird aus dem Speicher 101 nach Maßgabe des Werts PC des Programmzählers 103 ausgelesen, und der Mustererzeugungssteuerblock 102 folgt dem ausgelesenen Mustererzeugungsbefehl, um die Musterdaten PTNDT und die Erwar­ tungsmusterdaten EXPDT zu erzeugen.

Wenn der Decodier/Auswahlblock 109 von der Synchronisationsschaltung 108 den Verzwei­ gungsbefehl J erhält, stellt er den Wert PC des Programmzählers 103 für den nächsten Muster­ erzeugungszyklus auf den im Zweigadressenspeicherregister 105 vorab gespeicherten Wert (PC = 10 bei diesem Beispiel), unabhängig von dem Befehl, der vom Speicher 104 dem Deco­ dier/Auswahlblock 109 geliefert wird. Zur gleichen Zeit wird der Wert (die Adresse der Haupt­ routine), den der Programmzähler 103 im nächsten Mustererzeugungszyklus angeben soll, wenn er einem Befehl aus dem Speicher 104 folgt, in ein Rückkehradressenspeicherregister 110 geschrieben. Beim Beispiel von Fig. 11 wird PC = 3 (Adresse 3) in das Rückkehradressenspeicher­ register 110 geschrieben, da der Verzweigungsbefehl ausgegeben wird, wenn der Wert des Programmzählers 103 PC = 2 ist (Adresse 2).

Wenn der Programmzähler 103 den Wert PC = 10 ausgibt, der in dem Zweigadressenspeicherre­ gister 105 vorab gespeichert ist, wird der Mustererzeugungsbetrieb der Hauptroutine ausgesetzt und zur Auffrischroutine von Fig. 9B verzweigt.

Wenn der von dem Folgesteuerbefehlsspeicher 104 dem Decodier/Auswahlblock 109 gelieferte Befehl den Abschluß der Auffrischroutine während deren Ausführung anzeigt, wird der Wert PC des Programmzählers 103 für den nächsten Mustererzeugungszyklus auf den im Rückkehradres­ senspeicherregister 110 gespeicherten Wert eingestellt. Da bei diesem Beispiel in dem Rückkehr­ adressenspeicherregister 110 die Adresse 3 gespeichert ist, wie zuvor erwähnt, wird der Wert PC des Programmzählers 103 auf 3 gesetzt (PC = 3). Damit kehrt der Mustererzeugungsbetrieb von der Auffrischroutine zur Hauptroutine von Fig. 9A zurück.

Diese Vorgänge sollen unter Bezugnahme auf Fig. 11 weiter beschrieben werden. Zugleich mit dem Beginn der Hauptroutine wird der Zeitgeber 106 gestartet. Im Mustererzeugungszyklus 1, ist, wie dargestellt, der Wert des Programmzählers 103 0 (PC = 0), die Hauptadresse ist unbe­ stimmt und die Auffrischadresse ist 0.

Im Mustererzeugungszyklus 2 ist der Wert des Programmzählers 103 PC = 1, und als Folge der Ausführung des Schritts SP1 (PC = 0) der Hauptroutine ist die Hauptadresse 0 (die Anfangs­ adresse).

Im Mustererzeugungszyklus 3 ist der Wert des Programmzählers 103 PC = 1, und als Folge der Ausführung des Schritts SP2 (PC = 1) der Hauptroutine ist die Hauptadresse um 1 erhöht und somit 2.

Danach wird der zuvor beschriebene Betrieb wiederholt, um eine logische "0" an allen Adressen von 0 bis 63 zu schreiben, bis der Mustererzeugungszyklus 65 beginnt, das heißt die Routine L1 in Fig. 9A wird ausgeführt.

Da beim dargestellten Beispiel die Hauptadresse des Speichers DUT (DRAM) bei 0 beginnt und bei 63 endet, ist die erste Adresse 0 und die letzte Adresse 63. Was den Mustererzeugungs­ zyklus angeht, so entspricht der Mustererzeugungszyklus 2 der Hauptadresse "0", und folglich entspricht der Mustererzeugungszyklus 65 der Hauptadresse 63. Dementsprechend beginnt die Routine L2 mit dem nächsten Mustererzeugungszyklus 66 und führt die Schritte SP4 bis SP6 aus.

In der Routine L2 werden die Schritte SP4 und SP5 wiederholt ausgeführt, bis die Hauptadresse die letzte Adresse 63 erreicht, wie oben beschrieben. Somit wechselt der Wert PC des Pro­ grammzählers 103 zwischen 2 (PC = 2) und 3 (PC = 3).

Das Beispiel von Fig. 11 zeigt den Fall, wo der Zeitgeber 106 im Mustererzeugungszyklus 70 ein Interruptsignal erzeugt, und folglich wird in diesem Mustererzeugungszyklus der Verzweigungs­ befehl J von der Synchronisationsschaltung 108 zum Decodier/Auswahlblock 109 geliefert. Als Antwort auf den Verzweigungsbefehl stellt der Decodier/Auswahlblock 109 im Programmzähler 103 den Wert 10 vom Zweigadressenspeicherregister 105 als einen Wert ein, den der Pro­ grammzähler 103 beim nächsten Mustererzeugungszyklus übernehmen soll. Gleichzeitig wird der Wert, den der Programmzähler 103 ausgeben soll, wenn der Mustererzeugungsbetrieb von der Auffrisch- zur Hauptroutine zurückkehrt, das heißt 3 bei diesem Beispiel, im Rückkehradressen­ speicherregister 110 gespeichert.

Wie in Fig. 11 gezeigt gibt somit der Programmzähler 103 im Mustererzeugungszyklus 71 den Wert 10 (PC = 10) aus, das heißt im ersten Mustererzeugungszyklus, nachdem der Mustererzeu­ gungsbetrieb zur Auffrischroutine gewechselt hat. Wie ferner in Fig. 11 gezeigt, gibt der Programmzähler 103 den Wert 3 (PC = 3) im Mustererzeugungszyklus 87 aus, bei dem es sich um den ersten Mustererzeugungszyklus handelt, nachdem der Mustererzeugungsbetrieb zur Hauptroutine zurückgekehrt ist.

In der Auffrischroutine bleibt der Wert PC des Programmzählers 103 auf PC = 10, und die Hauptadresse ist auf 2 fixiert, während die Auffrischadresse schrittweise um 1 inkrementiert wird. Da die Anzahl von Adressen, die auf einmal aufgefrischt werden, bei diesem Beispiel 16 beträgt, endet die Auffrischroutine, nachdem sie sechzehnmal ausgeführt wurde, wonach der Ablauf zur Hauptroutine zurückkehrt.

Wenn der Ablauf zur Hauptroutine zurückgekehrt ist, wird der Wert PC des Programmzählers 103 auf 3 gesetzt, was im Rückkehradressenspeicherregister 110 gespeichert ist, und im Mustererzeugungszyklus 87, das heißt im ersten Mustererzeugungszyklus nach Rückkehr des Ablaufs zur Hauptroutine, gibt der Programmzähler 103 den Wert 3 (PC = 3) aus, wie in Fig. 11 gezeigt. Somit wird Schritt 5 im Mustererzeugungszyklus 87 ausgeführt.

Aus der vorangegangenen Beschreibung ist ersichtlich, daß der in Fig. 10 gezeigte Mustergene­ rator 11 in der Lage ist, die Hauptroutine und die Auffrischroutine abwechselnd auszuführen und normal zu arbeiten.

Im Fall der Erzeugung schneller Musterdaten unter Verwendung mehrerer solcher Mustergenera­ toren, wie in Fig. 7 gezeigt, können diese aus den unten angegebenen Gründen nicht korrekt oder normal arbeiten.

Wenn beispielsweise zwei Mustergeneratoren 11A und 11B nebeneinander vorgesehen sind, wie in Fig. 7 gezeigt, derart, daß sie die Musterdaten PA (A1, A2, A3, . . .) bzw. PB (B1, B2, B3, . . .) erzeugen, wie in den Fig. 8C und 8D gezeigt, die von dem Schnellwandler oder Multiplexer 16 zu schnellen Daten verschachtelt werden, erzeugen die Synchronisationsschaltungen 108 der Mustergeneratoren 11A und 11B Verzweigungsbefehle JA und JB in unterschiedlichen Musterer­ zeugungszyklen, was dazu führt, daß die Mustergeneratoren 11A und 11B zu unterschiedlichen Zeitpunkten von der Hauptroutine zur Auffrischroutine verzweigen.

Fig. 12 zeigt dies an einem Beispiel. Es sei angenommen, daß es sich bei jedem der Mustergene­ ratoren 11A und 11B um einen solchen handelt, der als Antwort auf einen während der Ausführung der Hauptroutine des Mustererzeugungsbetriebs ausgegebenen Verzweigungsbefehl von der Hauptroutine zur Auffrischroutine verzweigt, um das getestete DRAM aufzufrischen, und nach Abschluß des Auffrischbetriebs zur Hauptroutine zurückkehrt, um den Mustererzeugungs­ betrieb weiterzuführen, wie zuvor unter Bezugnahme auf Fig. 10 beschrieben wurde. Fig. 12 zeigt den Fall, bei dem, wenn die beiden Mustergeneratoren 11A und 11B arbeiten, der Zeitgeber 106 des Mustergenerators 11A ein Interruptsignal im Mustererzeugungszyklus 36 erzeugt, während der Zeitgeber 106 des Mustergenerators 11B ein Interruptsignal im Mustererzeugungs­ zyklus 34, also früher, erzeugt. Das heißt, im Mustergenerator 11A wird der Verzweigungsbefehl JA von der Synchronisationsschaltung während der Ausführung des Mustererzeugungszyklus 36 ausgegeben, während im Mustergenerator 11B der Verzweigungsbefehl JB von der Synchronisa­ tionsschaltung während der Ausführung des Mustererzeugungszyklus 34 ausgegeben wird.

Selbst wenn die Zeitgeber der Mustergeneratoren 11A und 11B einen exakt identischen Aufbau aufweisen, unterscheidet sich ihre Zeitmessung oft infolge von Ungleichheiten oder Schwankun­ gen von Eigenschaften ihrer Bestandteile. Als Folge davon tritt ein solcher Nachteil auf, wie er in Fig. 12 gezeigt ist.

Wenn, wie oben erwähnt, die Verzweigungsbefehle JA und JB zu unterschiedlichen Zeitpunkten ausgegeben werden, tritt die Situation auf, daß, während der Mustergenerator 1 1A Musterdaten für die Ausführung der Hauptroutine erzeugt, der andere Mustergenerator 11B bereits Musterda­ ten für die Auffrischroutine erzeugt, was zu dem Nachteil führt, daß die Korrelation zwischen den Musterdaten verloren geht.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Speicher-Testvorrichtung für Halbleiterspei­ cher zu schaffen, die mehrere Mustergeneratoren aufweist, die alle in der Lage sind, die Auffrischroutine auszuführen, und bei der schnelle Musterdaten (Hochgeschwindigkeits­ musterdaten) durch normalen Betrieb der Mustergeneratoren erzeugt werden können.

Diese Aufgabe wird erfindungsgemäß mit einer Speicher-Testvorrichtung gemäß Patentanspruch 1 gelöst.

Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Bei der vorliegenden Erfindung werden mehrere Mustergeneratorteile von einer gemeinsame Ablauf- oder Folgesteuerung gesteuert, um mehrere Musterdaten zu erzeugen, die mittels eines Schnellwandlers oder Multiplexers zum Erhalt einer Folge von Musterdaten hoher Frequenz, das heißt schnellen Musterdaten, umgesetzt werden, die dann ihrerseits von einem Wellenformer zu einem schnellen Mustersignal zum Anlegen an den zu testenden Speicher umgesetzt werden.

Da die mehreren Mustergeneratorteile von einer einzigen Folgesteuerung gesteuert werden, besteht keine Gefahr, daß die Inhalte der Steuerbefehle, die von den Mustergeneratorteilen ausgegeben werden, verloren geht.

Weitere Vorteile und Merkmale der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen anhand der beiliegenden Zeichnungen. Es zeigen:

Fig. 1 ein Blockdiagramm, das ein konkretes Beispiel eines bevorzugten schnellen Musterge­ nerators zur Verwendung in einer Speicher-Testvorrichtung gemäß der vorliegenden Erfindung darstellt,

Fig. 2 ein Flußdiagramm, das eine Übersicht eines Beispiels für ein Programm zum Betrieb des in Fig. 1 gezeigten Mustergenerators zeigt,

Fig. 3 ein Diagramm zur Erläuterung der Betriebsweise des in Fig. 1 gezeigten Mustergenera­ tors,

Fig. 4 ein Blockdiagramm, das schematisch ein Ausführungsbeispiel der Speicher-Testvor­ richtung gemäß der vorliegenden Erfindung zeigt, welche den Mustergenerator von Fig. 1 verwendet,

Fig. 5 ein Wellenformdiagramm zur Erläuterung der Betriebsweise der Speicher-Testvorrich­ tung von Fig. 4,

Fig. 6 ein Blockdiagramm, das schematisch ein Beispiel einer herkömmlichen Speicher- Testvorrichtung zeigt,

Fig. 7 ein Blockdiagramm, das schematisch ein Beispiel einer herkömmlichen Speicher- Testvorrichtung zeigt, die mit mehreren Mustergeneratoren ausgestattet ist,

Fig. 8 ein Wellenformdiagramm zur Erläuterung der Betriebsweise der Speicher-Testvorrich­ tung von Fig. 7,

Fig. 9 ein Flußdiagramm zur Erläuterung einer Übersicht eines Beispiels für ein Programm zum Betrieb der Speicher-Testvorrichtung von Fig. 7,

Fig. 10 ein Blockdiagramm, das ein konkretes Beispiel eines Mustergenerators zeigt, der vorzugsweise bei der in Fig. 7 gezeigten Speicher-Testvorrichtung eingesetzt wird,

Fig. 11 ein Diagramm zur Erläuterung des Zusammenhangs zwischen einem Mustererzeu­ gungszyklus, einem Programmzählerwert, einer Hauptadresse und einer Auffrisch­ adresse im Fall des Betriebs der bekannten Speicher-Testvorrichtung unter der Steue­ rung des in Fig. 9 gezeigten Programms, und

Fig. 12 ein Diagramm zur Erläuterung eines Nachteils, der bei dem herkömmlichen Musterge­ nerator von Fig. 10 auftritt.

Unter Bezugnahme auf die Fig. 1 bis 5 soll nun ein Ausführungsbeispiel der vorliegenden Erfindung im einzelnen beschrieben werden.

Fig. 1 zeigt in Blockform ein spezielles Betriebsbeispiel eines schnellen Mustergenerators zur Verwendung bei einem Ausführungsbeispiel einer Testvorrichtung gemäß der vorliegenden Erfindung. Fig. 2 zeigt ein Flußdiagramm, das eine Übersicht über ein Beispiel eines Programms zum Betrieb des Mustergenerators von Fig. 1 gibt.

Wie in Fig. 1 dargestellt, umfaßt ein Mustergenerator 11 gemäß der vorliegenden Erfindung eine Ablauf- oder Folgesteuerung 100, die gemeinsam für mehrere Mustergeneratorteile, im darge­ stellten Beispiel die beiden Mustergeneratorteile 21A und 218, verwendet wird, um diese mehreren Mustergeneratorteile gemeinsam zu steuern. In Fig. 1 sind Teile oder Komponenten, die solchen in Fig. 7 entsprechen, mit gleichen Bezugszeichen versehen und werden nicht noch einmal erläutert.

Die Mustergeneratorteile 21A und 21B umfassen Mustererzeugungsbefehlsspeicher 101A bzw. 101B und Mustererzeugungssteuerblöcke 102A bzw. 102B. Die Mustererzeugungssteuerblöcke 102A und 102B geben die Musterdaten PTNDT und die Erwartungswertmusterdaten EXPDT als Antwort auf die Mustererzeugungsbefehle aus, die von den Mustererzeugungsbefehlsspeichern 101A bzw. 101B ausgelesen werden, und zwar nach Maßgabe des nächsten auszuführenden Schritts (des Werts von PC), der von dem Programmzähler 103 der Folgesteuerung 100 angegeben wird.

Wenn bei der in Fig. 2 gezeigten Hauptroutine der Zeitgeber 106 beispielsweise während des in Fig. 3 gezeigten Mustererzeugungszyklus 35 eine vorbestimmte Zeitspanne gemessen hat, wird dem Decodier/Auswahlblock 109 von der Synchronisationsschaltung 108 ein Verzweigungsbe­ fehl J eingegeben. Als Ergebnis gibt der Decodier/Auswahlblock 109 dem Programmzähler 103 den Wert 10 (PC = 10) ein, der in dem Zweigadressenspeicherregister 105 gespeichert ist, wodurch der Wert PC, der von dem Programmzähler 103 beim nächsten Mustererzeugungszyklus angegeben werden soll, auf PC = 10 geändert wird.

Wenn der Wert PC des Programmzählers 103 PC = 10 ist, führt die Folgesteuerung 100 den Schritt SP8 der Auffrischroutine von Fig. 2B aus. Beim ersten Verzweigungsvorgang werden, da die Auffrischadresse bei der Initialisierung im Mustergeneratorteil 21A auf 0 gesetzt wurde, die vom Mustergeneratorteil 21A ausgegebenen Musterdaten an die Adresse 0 im getesteten Speicher DUT geschrieben, um diesen aufzufrischen. Nach Abschluß des Auffrischvorgangs wird die Auffrischadresse, d. h. 0, um 2 zur nächsten Auffrischadresse, d. h. 2, erhöht.

Da im Mustergeneratorteil 21B die Auffrischadresse bei der Initialisierung auf 1 gesetzt wurde, werden die von dem Mustergeneratorteil 21B ausgegebenen Musterdaten an der Adresse 1 des getesteten Speichers DUT geschrieben, um diesen aufzufrischen. Nach Abschluß des Auffrisch­ vorgangs wird zur Auffrischadresse, d. h. 1, eine 2 hinzugezählt, um die nächste Auffrischadres­ se auf die Adresse 3 einzustellen.

Wenn der Schritt SP8 eine bestimmte Anzahl von Malen wiederholt wird, bei diesem Beispiel achtmal, erreicht die Auffrischadresse 16. Die Häufigkeit, mit der der Schritt SP8 ausgeführt wird, wird im Schritt SP9 ermittelt, und das Programm kehrt zur Hauptroutine von Fig. 2A zurück, wenn im Schritt SP9 die festgestellte Häufigkeit 8 beträgt.

Wenn, wie oben angegeben, der Verzweigungsbefehl J im Mustererzeugungszyklus 35 ausgege­ ben wird, führen die Mustergeneratorteile 21A und 21B die Mustererzeugungsbefehle aus (Schritt SP5), die im Mustererzeugungszyklus 35 zur Ausführung anstehen, wonach die Haupt­ routine zur Auffrischroutine von Fig. 2B verzweigt, um den Auffrischvorgang auszuführen. Wenn der Betrieb von der Auffrischroutine zur Hauptroutine zurückkehrt, sind die Hauptadressen, die als nächstes dran kommen, zurückgehalten, so daß die Hauptroutine mit der Adresse 2 im Mustergeneratorteil 21A und mit der Adresse 3 im Mustergeneratorteil 21B zu beginnen ist, nachdem der Mustererzeugungszyklus 35 ausgeführt wurde, und weiterhin wird PC = 3 im Rückkehradressenspeicherregister 110 gespeichert. Wenn der Ablauf demgemäß im Musterer­ zeugungszyklus 44 zur Hauptroutine zurückkehrt, wird vom Programmzähler 103 PC = 3 ausgegeben. Demgemäß beginnt die Hauptroutine mit den Adressen 2 und 3 des zu testenden Speichers DUT, so daß die vorgenannte Korrelation gehalten wird.

Fig. 4 zeigt in Blockform den allgemeinen Aufbau einer Speicher-Testvorrichtung gemäß der vorliegenden Erfindung, die den schnellen Mustergenerator von Fig. 1 verwendet. In Fig. 4 sind Komponenten oder Teile, die solchen in Fig. 7 entsprechen, mit denselben Bezugszahlen versehen. Der Mustergenerator 11 weist, wie bereits unter Bezugnahme auf Fig. 1 erläutert, die Mustergeneratorteile 21A und 21B auf, die Musterdaten D1, D3, D5, . . . bzw. D2, D4, D6,
erzeugen, wie in den Fig. 5A und 5B dargestellt.

Die Musterdaten D1, D3, D5, . . . und D2, D4, D6, . . . werden von dem Schnellwandler oder Multiplexer 16 zum Erhalt von schnellen Musterdaten D1, D2, D3, D4, D5, . . . umgesetzt, deren Frequenz das Doppelte derjenigen der Musterdaten beträgt, wie aus Fig. 5C erkennbar. Die schnellen Musterdaten D1, D2, D3, D4, D5, . . . werden dem Wellenformer 12 eingegeben, wo sie zu einem schnellen Mustersignal mit realen Wellenformen (in analoger Form) umgesetzt werden, das seinerseits an den zu testenden Speicher DUT angelegt wird, um in ihn eingeschrie­ ben zu werden.

Der Speicher DUT wird mit gleicher Rate oder Geschwindigkeit ausgelesen, wie er beschrieben wird, weshalb ein schnelles Auslesesignal R1, R2, R3, R4, R5, . . . von dem Speicher DUT ausgegeben wird, wie in Fig. 5D gezeigt. Das schnelle Auslesesignal R1, R2, R3, R4, . . . wird mittels eines Langsamwandlers (Niedergeschwindigkeits-Wandlereinrichtung)oder Multiplexers 17 zu zwei langsamen Auslesesignalen R1, R3, R5, . . . und R2, R4, R6, . . . umgesetzt, wie in den Fig. 5E bzw. 5F gezeigt, die ihrerseits an Logikvergleicher 13A bzw. 13B angelegt werden.

Die Logikvergleicher 13A und 13B werden mit langsamen Erwartungswertsignalen (Erwartungswertmusterdaten) E1, E3, ES, . . . bzw. E2, E4, E6, . . . beliefert, wie in den Fig. 5G und 5H gezeigt, und zwar von dem zugehörigen der beiden Mustergeneratorteile 21A und 21B des Mustergenerators 11, um den Logikvergleich mit den oben erwähnten langsamen Auslese­ signalen R1, R3, R5, . . . bzw. R2, R4, R6, . . . durchzuführen.

Das voranstehende Ausführungsbeispiel wurde als zwei Logikvergleicher 13A und 13B verwen­ dend beschrieben. Statt dessen könnte der Logikvergleicher jedoch auch mittels eines schnellen Logikvergleichers durchgeführt werden, der mit derselben hohen Geschwindigkeit oder Rate wie im Fall von Fig. 7 arbeitet. In einem solchen Fall wird der Langsamwandler 17 nicht benötigt, und die schnellen Musterdaten (Fig. 5C), die von dem Schnellwandler 16 gewonnen werden, können als Erwartungswertsignal dienen.

Während beim obigen Ausführungsbeispiel die beiden Mustergeneratorteile 21A und 21B von der gemeinsamen Folgesteuerung 100 gesteuert werden, können mehr als zwei Mustergeneratorteile verwendet werden. Je größer die Anzahl der Mustergeneratorteile, um so schneller wird der Mustergenerator insgesamt.

Wie oben beschrieben, ist die vorliegende Erfindung so ausgebildet, daß die gemeinsame einzige Folgesteuerung 100 dazu benutzt wird, mehrere Mustergeneratorteile 21A und 21B zur Erzeu­ gung mehrerer Musterdaten zu steuern, die nachfolgend zu einer Musterdatenfolge hoher Geschwindigkeit umgesetzt werden. Wenn dabei jeder der Mustergeneratorteile 21A und 21B den Verzweigungsbefehl J erhält, der von der Synchronisationsschaltung 108 nach Maßgabe eines Befehls vom Zeitgeber 106 ausgegeben wird, dann empfangen die Mustergeneratorteile 21A und 21B diesen Befehl während der Ausführung desselben Mustererzeugungszyklus und beginnen den Auffrischbetrieb. Folglich wird die Korrelation zwischen den von den mehreren Mustergeneratorteilen 21A und 21B erzeugten Musterdaten richtig aufrechterhalten, was die Erzeugung kontinuierlicher Musterdaten gewährleistet.

Gemäß der vorliegenden Erfindung wird somit der Vorteil erzielt, daß ein gewünschtes Muster­ signal hoher Geschwindigkeit durch Betrieb mehrerer Mustergeneratoren in normalem Zustand erzeugt werden kann, die je in der Lage sind, die Auffrischroutine auszuführen.

Claims (5)

1. Speicher-Testvorrichtung zum Testen von Halbleiterspeichern, umfassend:
eine Folgesteuerung (100) zur Steuerung einer Mustererzeugungsfolge,
mehrere Mustergeneratorteile (11A, 11B), die alle von der Folgesteuerung (100) steuer­ bar sind, und
eine Hochgeschwindigkeits-Umwandlungseinrichtung (16) zum Multiplexen von Muster­ daten, die von den einzelnen Mustergeneratorteilen (11A, 11B) ausgegeben werden, zum Erhalt eines Mustersignals hoher Geschwindigkeit.

2. Speicher-Testvorrichtung nach Anspruch 1, ferner umfassend:
eine Wellenformformereinrichtung (12) zur Umsetzung des von der Hochgeschwindig­ keits-Umwandlungseinrichtung (16) ausgegebenen Mustersignals hoher Geschwindigkeit zu einem Mustersignal hoher Geschwindigkeit mit realen Wellenformen, und
eine Hochgeschwindigkeits-Logikvergleichseinrichtung zum logischen Vergleich des aus einem zu testenden Halbleiterspeicher (DUT) ausgelesenen Ausgangssignals mit dem Mustersig­ nal hoher Geschwindigkeit, das von der Hochgeschwindigkeits-Umwandlungseinrichtung (16) ausgegeben wird.

3. Speicher-Testvorrichtung nach Anspruch 1, ferner umfassend:
eine Wellenformformereinrichtung (12) zur Umsetzung des von der Hochgeschwindig­ keits-Umwandlungseinrichtung (16) ausgegebenen Mustersignals hoher Geschwindigkeit zu einem Mustersignal hoher Geschwindigkeit mit realen Wellenformen,
eine Niedergeschwindigkeits-Umwandlungseinrichtung (17) zur Umsetzung eines aus dem zu testenden Halbleiterspeicher (DUT) ausgelesenen Ausgangssignals zu mehreren Signalen niedriger Geschwindigkeit, die je die gleiche Rate wie die von dem entsprechenden der mehreren Mustergeneratorteile (11A, 11B) ausgegebenen Musterdaten aufweisen, und
mehrere Logikvergleichseinrichtungen (13A, 13B) zum logischen Vergleich der mehreren Signale niedriger Geschwindigkeit, die von der Niedergeschwindigkeits-Umwandlungseinrichtung (17) ausgegeben werden, mit Erwartungswertsignalen, die von einem jeweiligen der mehreren Mustergeneratorteile (11A, 11B) ausgegeben werden.

4. Speicher-Testvorrichtung nach einem der Ansprüche 1 bis 3, bei der es sich bei dem zu testenden Halbleiterspeicher (DUT) um ein DRAM handelt, welches einen Auffrischbetrieb erfordert, und bei dem eine Hauptroutine zum Testen des Halbleiterspeichers mit voreingestellten unterschiedlichen Hauptadressen des zu testenden Halbleiterspeichers gestartet wird.

5. Speicher-Testvorrichtung nach einem der Ansprüche 1 bis 4, bei dem es sich bei dem zu testenden Halbleiterspeicher (DUT) um ein DRAM handelt, das einen Auffrischbetrieb erfordert, und bei dem eine Auffrischroutine zum periodischen Auffrischen des zu testenden Speichers mit voreingestellten unterschiedlichen Auffrischadressen des zu testenden Speichers gestartet wird.