DE3855336T2

DE3855336T2 - Elektronisches Schaltungsgerät zur Diagnose von Statushalteschaltungen durch Abtasten

Info

Publication number: DE3855336T2
Application number: DE3855336T
Authority: DE
Inventors: Naozumi Aoki; Isao Azuma; Miyuki Ishida
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-03-06
Filing date: 1988-03-07
Publication date: 1996-11-07
Anticipated expiration: 2008-03-08
Also published as: EP0281426B1; DE3855336D1; EP0281426A3; AU1269088A; AU583203B2; EP0281426A2; US4853929A; BR8800993A

Description

Die vorliegende Erfindung betrifft eine elektronische Schaltungsvorrichtung zur Durchführung einer Diagnose an Zustands-Speicherschaltungen in der elektronischen Schaltungsvorrichtung durch Abtastung. Gewöhnlich wird bei der Diagnose von Zustands-Speicherschaltungen in einer elektronischen Schaltungsvorrichtung ein Abtastvorgang ausgeführt, um Daten aus den Zustands-Speicherschaltungen, wie beispielsweise Verriegelungsschaltungen, Flipflop-Schaltungen und ähnlichen Schaltungen, zu lesen oder um Daten in diese Zustands-Speicherschaltungen einzuschreiben.
Im allgemeinen werden bei der Diagnose von Zustands-Speicherschaltungen in einer elektronischen Schal tungsvorrichtung ein paralleles Abtastverfahren, bei dem eine Abtastadresse in paralleler Form einer Vielzahl von Adressensignalleitungen zugeführt wird, welche der Zahl der Bits einer Abtastadresse entsprechen und ein serielles Abtastverfahren verwendet, bei dem eine Abtastadresse aufeinanderfolgend über eine Signalleitung einem Serien-/Parallel-Umsetzer zugeführt wird und in eine parallele Abtastadresse umgesetzt wird und dann einer Zustands-Speicherschaltung zugeleitet wird.
Wenn jedoch bei dem parallelen Abtastverfahren eine große Anzahl von Zustands-Speicherschaltunqen abgetastet werden muß, ist es erforderlich, eine große Zahl von Adressensignalleitungen vorzusehen, um die Abtastadressen zuzuleiten; die erhöhte Zahl von Adressensignalleitungen ist jedoch unvorteilhaft.
Bei dem seriellen Abtastverfahren wird eine große Menge an Hardware benötigt, um die Abtastadressen seriellparallel umzusetzen und eine derartige erhöhte Menge an Hardware ist ebenfalls unvorteilhaft.
Speziell offenbart, wie nachfolgend mehr in Einzelheiten unter Hinweis auf Fig. 3 der beigefügten Zeichnungen erläutert werden soll, die JP-61-49698 (Kokoku) eine elektronische Vorrichtung mit einer Vielzahl von integrierten Schaltkreisen, von denen jeder Blöcke von Zustands- Speicherschaltungen umfaßt und wobei eine Seriell-Abtastschaltung ein Schieberegister aufweist, um serielle Adressendaten zu empfangen und um diese in parallele Adressendaten umzusetzen, und einen Adressendecodierer, um auf der Grundlage der parallelen Adressendaten Zustands-Speicherschaltung-Wählsignale zuzuführen, um eine der Zustands- Speicherschaltungen auszuwählen.
Es ist Aufgabe der vorliegenden Erfindung, eine verbesserte elektronische Schaltungsvorrichtung zum Diagnostizieren einer Zustands-Speicherschaltung durch Abtastung zu schaffen, bei der ein Parallel-Abtastsystem und ein Seriell-Abtastsystem in einer elektronischen Schaltungsvorrichtung integriert sind und demzufolge die Auslegung der Hardware der elektronischen Schaltungsvorrichtung optimiert ist, wenn man in Betracht zieht, ob eine ausreichende Anzahl von Anschlußflecken zur Verfügung steht und ob ausreichend Raum für die logischen Schaltkreiselemente verfügbar ist.
Ein anderes Ziel der vorliegenden Erfindung be steht darin, die Vorzüge eines Parallel-Abtastsystems und eines Seriell-Abtastsystems beide auszunutzen, um die Möglichkeit zu schaffen, eine erhöhte Anzahl von Elementen in einer integrierten Schaltung unterzubringen, und zwar für die Fälle, bei denen eine beträchtliche Zahl von Anschlußflecken und bei denen lediglich eine begrenzte Zahl von Anschlußflecken in der integrierten Schaltung vorgesehen ist.
Ein noch anderes Ziel der Erfindung besteht darin, ein Parallel-Abtastsystem und ein Seriell-Abtastsystem zu integrieren, um die Freiheit bei der Auslegung bzw. Konstruktion für eine elektronische Schaltungsvorrichtung in Form einer integrierten Schaltung zu erhöhen.
Anstelle einer herkömmlichen Auslegung einer large-scale-integrierten Schaltungsvorrichtung, bei der eine Vereinheitlichung entweder hinsichtlich einer exklusiven Verwendung integrierter Schaltkreise vom seriellen Abtasttyp oder eine exklusive Verwendung und integrierten Schaltkreisen vom parallelen Abtasttvp durchgeführt wird, ermöglicht es die gemischte Verwendung von integrierten Schaltkreisen vom seriellen Abtasttvp und parallelen Abtasttyp gemäß der vorliegenden Erfindung, so viele Schaltkreiselemente wie möglich auf einer integrierten Schaltung zu befestigen, um den Raum der integrierten Schaltung unter der Bedingung einer gegebenen Anzahl von Anschlußflecken voll auszunutzen, so daß die Begrenzung in der Konstruktion einer large-scale-integrierten Schaltungsvorrichtung, die durch die exklusive Vereinheitlichung des Abtasttyps verursacht wird, beseitigt wird und die Gesamtzahl der integrierten Schaltkreise für die large-scale-integrierte Schaltungsvorrichtung reduziert wird.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird eine Elektronikvorrichtung geschaffen, die jeweils eine erste und eine zweite Anzahl von integrierten Schaltkreisen umfaßt, wobei jeder der integrierten Schaltkreise eine Vielzahl von Verriegelungsschaltungen enthält und wobei die Elektronikvorrichtung, wenn sie verwendet wird, so angeschlossen ist, um ein seriell zugeführtes Adressensignal zu empfangen, die Adresse eines ausgewählten Verriegelungsschaltkreises der genannten Verriegelungsschaltkreise in einer der integrierten Schaltkreise, ein Abtasttaktsignal und ein Verschiebungs-/Zählsignal bezeichnet und ferner enthält: eine Seriell-Parallel-Umsetzeinrichtung, um das seriell zugeführte Adressensignal in ein paralleles Adressensignal, welches diesem entspricht, umzusetzen, wobei die Seriell-Parallel-Umsetzeinrichtung ferner einen ersten Schieber/Zähler enthält, der so angeschlossen ist, um das seriell zugeführte Adressensignal zu empfangen, ebenso das Abtasttaktsignal und das Schiebe- /Zählsignal, und so betrieben wird, um das entsprechende parallele Adressensignal an einem Satz von Ausgangsanschlüssen desselben zu erzeugen, indem das seriell zugeführte Adressensignal Bit für Bit gespeichert wird, und zwar in Abhängigkeit von dem Abtasttaktsignal, wenn das Schiebe-/Zählsignal EIN ist und um, wenn alle Bits des Adressensignals gespeichert worden sind, diese Bits in paralleler Form an den jeweiligen Ausgangsanschlüssen zu erzeugen; eine erste Decodiereinrichtung, die zwischen dem ersten Schieber/Zähler und der zweiten Anzahl von integrierten Schaltkreisen so angeschlossen ist, um einen ersten Teil des parallelen Adressensignals zu empfangen, wobei der erste Teil eine ausgewählte Verriegelungsschaltung angibt, und um den ersten Teil jeder der integrierten Schaltungen der zweiten Anzahl von integrierten Schaltungen zuzuführen; und eine zweite Decodiereinrichtung, die zwischen dem ersten Schieber/Zähler und der ersten und zweiten Anzahl von integrierten Schaltkreisen so angeschlossen ist, um einen zweiten Teil des parallelen Adressensignals zu empfangen, wobei der zweite Teil diejenige eine der integrierten Schaltungen bezeichnet, welche die ausgewählte Verriegelungsschaltung enthält und betrieben werden kann, um den zweiten Teil zum Generieren eines Chip-Freigabesignals zu verwenden, welches den genannten integrierten Schaltkreisen der ersten und zweiten Anzahl von Schaltkreisen zugeführt wird, um denjenigen integrierten Schaltkreis freizugeben bzw. in Bereitschaft zu setzen, der die ausgewählte Verriegelungsschaltung enthält; wobei diese integrierten Schaltungen der ersten Anzahl von integrierten Schaltungen auch jeweilige Seriell-Abtastschaltkreise enthalten, wobei jeder Seriell-Abtastschaltkreis einen zweiten Schieber/Zähler enthält, der so angeschlossen ist, um das seriell zugeführte Adressensignal, das Abtasttaktsignal und das Schiebe-/Zählsignal zu empfangen, und mit einer dritten Decodiereinrichtung, die an die jeweiligen Ausgangsanschlüsse des zweiten Schieber/Zählers angeschlossen ist, wobei der zweite Schieber/Zähler so betrieben werden kann, um ein zweites paralleles Adressensignal, welches dem seriell zugeführten Adressensignal an den genannten Ausgangsanschlüssen entspricht, zu generieren, indem das seriell zugeführte Adressensignal in Abhängigkeit von dem Abtasttaktsignal Bit für Bit abgespeichert wird, wenn das Schiebe-/Zählsignal EIN ist und, wenn alle Bits dieses Eingangsadressensignals gespeichert worden sind, diese Bits in paralleler Form an entsprechenden Ausgangsanschlüssen der genannten Ausgangsanschlüsse zu erzeugen, und wobei die dritte Decodiereinrichtung so betrieben werden kann, um das parallele Adressensignal, welches von dem zweiten Schieber/Zähler erzeugt worden ist, zum Generieren eines ersten Verriegelungsfreigabesignals zu verwenden und um das erste Verriegelungsfreigabesignal den Verriegelungsschaltungen der in Betracht stehenden integrierten Schaltungen zuzuführen; wobei diese integrierten Schaltungen der zweiten Anzahl von integrierten Schaltkreisen auch jeweilige Parallel-Abtastschaltkreise enthalten, von denen jeder so geschaltet ist, um den ersten Teil des parallelen Adressensignals zu empfangen, welches durch den ersten Schieber/Zähler erzeugt worden ist, und mit einer vierten Decodiereinrichtung, die betrieben werden kann, um den ersten Teil zum Generieren eines zweiten Verriegelungsfreigabesignals zu verwenden und um das zweite Verriegelungsfreigabesignal den Verriegelungsschaltungen der in Betracht stehenden integrierten Schaltkreise zuzuführen.
Gemäß einem zweizen Aspekt der vorliegenden Erfindung wird eine Elektronikvorrichtung geschaffen, die jeweils eine erste und eine zweite Anzahl von integrierten Schaltungen enthält, wobei jede der integrierten Schaltungen eine Vielzahl von Verriegelungsschaltkreisen enthält, wobei die Elektronikvorricn:ung, wenn sie verwendet wird, so angeschlossen ist, um ein parallel zugeführtes Adressensignal zu empfangen, welches die Adresse einer ausgewählten einen Verriegelungsschaltung der genannten Verriegelungsschaltungen in einer der integrierten Schaltungen bezeichnet, ferner ein erstes Abtasttaktsignal, ein paralleles Abtastmodesignal und ein Verriegelungs-/Setzsignal empfangen kann, und ferner aufweist: eine Parallel-Seriell-Umsetzeinrichtung zum Umsetzen des parallel zugeführten Eingangsadressensignals in ein serielles Adressensignal, welches diesem entspricht, wobei diese Einrichtung enthält: ein Adressenregister, welches so angeschaltet ist, um das parallel zugefuhrte Adressensignal und das erste Abtasttaktsignal zu empfangen und so betrieben werden kann, wenn das Abtasttaktsignal EIN geschaltet ist, um das parallel zugeführte Adressensignal zu speichern, und um an einem Satz von Ausgangsanschlüssen die jeweiligen Bits des parallel zugeführten Adressensignals auszugeben; einen Zähler, der so angeschaltet ist, um das erste Abtasttaktsignal und das Parallel-Abtastmodesignal zu empfangen und so betrieben werden kann, wenn das parallele Abtastmodesignal EIN geschaltet ist, um in Abhängigkeit von dem Abtasttastsignal eine Zählung durchzuführen und um ein Zählsignal, welches den Zählwert des Zählers wiedergibt, zu erzeugen, ein Schiebesignal zu empfangen, welches EIN geschaltet ist, wenn der Zählwert des Zählers von Null verschiedenen ist, und ein Zählertaktsignal empfangen kann, welches ein zweites Abtasttaktsignal wiedergibt; eine erste Wählvorrichtung, die so angeschaltet ist, um einen ersten Teil des parallel zugeführten Adressensignals zu empfangen, wobei dieser Teil die ausgewählte Verriegelungsschaltung bezeichnet und um das Zählsignal zu empfangen, und welcher in Abhängigkeit von aufeinanderfolgenden Zählsignalen betrieben werden kann, um seinerseits jedes Bit des ersten Teils des parallel zugeführten Eingangsadressensignals auszuwählen una um dadurch solche Bits in Aufeinanderfolge auszugeben, wie es das serielle Adressensignal erfordert; und mit einer zweiten Wählvorrichtung, die so angeschaltet ist, um das Verriegelungssetzsignal, das serielle Adressensignal und das Schiebeslgnal zu empfangen und die in Abhängigkeit von dem Schiebesignal so betrieben werden kann, um das serielle Adressensignal auszuwählen und auszugeben; wobei die Elektronikvorrichtung noch folgendes enthält: eine erste Decodiereinrichtung, die zwischen dem Adressenregister und der zweiten Anzahl von integrierten Schaltungen so angeschlossen ist, um den ersten Teil des parallel zugeführten Adressensignals zu empfangen, und um den ersten Teil zu jeder der integrierten Schaltkreise der zweiten Vielzahl von integrierten Schaltungen zuzuführen; und eine zweite Decodiereinrichtung, die zwischen dem Adressenregister und der ersten und zweiten Vielzahl von integrierten Schaltungen so angeschaltet ist, um einen zweiten Teil des parallel zugeführten Adressensignals zu empfangen, wobei der zweite Teil die eine der integrierten Schaltungen bezeichnet, welche die ausgewählte Verriegelungsschaltung enthält, und die so betrieben werden kann, um den zweiten Teil zum Erzeugen eines chip-Freigabesignals zu verwenden, welches den integrierten Schaltungen der ersten und der zweiten Vielzahl von Schaltungen zugeführt wird, um die eine der integrierten Schaltungen freizugeben bzw. in Bereitschaft zu setzen, welche die genannte ausgewählte Verriegelungsschaltung enthält; wobei diese integrierten Schaltungen der ersten Anzahl von Schaltungen auch jeweils Seriell-Abtastschaltkreise enthalten, wobei jeder Seriell-Abtastschaltkreis einen zweiten Schieber/Zähler enthält, der so angeschaltet ist, um das serielle Adressensignal, das zweite Abtasttaktsignal und das genannte Schiebesignal zu empfangen, und mit einer dritten Decodiereinrichtung, die an die jeweiligen Ausgangsanschlüsse des zweiten Schieber/Zählers angeschaltet ist, wobei der zweite Schieber/Zähler so betrieben werden kann, um ein paralleles Adressensignal an den Ausgangsanschlüssen desselben zu generieren, welches dem seriellen Adressensignal entspricht, indem in Abhängigkeit von dem zweiten Abtasttaktsignal das serielle Adressensignal Bit für Bit gespeichert wird, wenn das Schiebesignal EIN ge schaltet ist, und, wenn alle Bits dieses Adressensignals abgespeichert worden sind, diese Bits in paralleler Form an den jeweiligen einen Ausgangsanschlüssen der genannten Ausgangsanschlüsse auszugeben, und wobei die dritte Decodiervorrichtung so betrieben werden kann, um das von dem zweiten Schieber/Zähler erzeugte parallele Adressensignal zum Generieren eines ersten Verriegelungsfreigabesignals zu verwenden und um das erste Verriegelungsfreigabesignal den Verriegelungsschaltkreisen der in Betracht stehenden integrierten Schaltungen zuzuführen; und wobei diese integrier ten Schaltungen der zweiten Anzahl von Schaltungen auch jeweils Parallel-Abtastschaltkreise enthalten, von denen jeder so angeschaltet ist, um den ersten Teil des parallel zugeführten Adressensignals zu empfangen, welches von dem Adressenregister ausgegeben wird, und mit einer vierten Decodiereinrichtung, die so betrieben werden kann, um den ersten Teil zum Generieren eines zweiten Verriegelungsfreigabesignals zu verwenden und um dieses Verriegelungsfreigabesignal den Verriegelungsschaltkreisen der in Betracht stehenden integrierten Schaltungen zuzuführen.
Es soll nun auf die beigefügten Zeichnungen in Form eines Beispiels Bezug genommen werden, in welchen:
Fig. 1 in allgemeiner Form den Abtastvorgang für die Diagnose der Zustands-Speicherschaltungen in Elektronik-Schaltungsvorrichtungen in der Form einer integrierten Schaltung veranschaulicht;
Fig. 2 ein Parallel-Abtastsystem nach dem Stand der Technik zeigt;
Fig. 3 ein Seriell-Abtastsystem nach dem Stand der Technik zeigt;
Fig. 4 eine Elektronik-Schaltungsvorrichtung zeigt, welche die Fählgkeit hat, eine Zustands-Speicherschaltung durch Abtasten zu diagnostizieren gemäß einer Ausführungsform der vorliegenden Erfindung;
Fig. 5 die Struktur der integrierten Schaltungen in der Vorrichtung der Fig. 4 zeigt;
Fig. 6 die Struktur einer Seriell-Abtastschaltung in einer integrierten Schaltung in der Vorrichtung der Fig. 4 zeigt;
Fig. 7 eine detaillierte Struktur einer Seriell- Abtastschaltung als einen Abschnitt einer integrierten Schaltung in der Vorrichtung von Fig. 4 zeigt;
Fig. 8 eine Modellwiedergabe der Vorrichtung von Fig. 4 veranschaulicht; und
Fig. 9 eine Elektronik-Schaltungsvorrichtung zeigt, um eine Zustands-Speicherschaltung mit Hilfe eines Abtastvorganges zu diagnostizieren gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
Bevor die bevorzugten Ausführungsformen beschrieben werden, sollen herkömmliche Anordnungen zur Durchführung einer Diagnose durch einen Abtastvorgang unter Hinweis auf Fig. 1, Fig. 2 und Fig. 3 erläutert werden. Im allgemeinen kann der Abtastvorgang für eine Diagnose von Zustands-Speicherschaltungen in Elektronik-Schaltungsvorrichtungen in der Form von integrierten Schaltungen, wie in Fig. 1 veranschaulicht ist, durchgeführt werden. Der Parallelmode-Abtastbefehlsabschnitt befehligt einen paralleln Abtastvorgang für eine Aufeinanderfolge von integrierten Schaltungen, die eine Vielzahl von Zustands-Speicherschaltkreisen, wie beispielsweise Verriegelungsschaltungen, ent halten. Der Seriellmode-Abtastbefehlsabschnitt befehligt einen seriellen Abtastvorgang für eine Aufeinanderfolge von integrierten Schaltungen, die eine Vielzahl von Zustands- Speicherschaltkreisen, wie beispielsweise Verriegelungsschaltungen, enthalten.
Ein herkömmliches Parallel-Abtastsystem ist in Fig. 2 gezeigt. Das System der Fig. 2 umfaßt eine integrierte Schaltung (A), die einen Adressendecodierer, eine Auswählschaltung und eine Vielzahl von Zustands-Speicherschaltungen -1, -2, -3, -4, -5, -6, -7 und -8 enthält. Jede der Zustands-Speicherschaltungen empfängt ein Setzsignal, ein Rücksetzsignal und ein Ausgangssignal von einem Adressendecodierer. Der Adressendecodierer empfängt ein Wählsignal über eine Vielzahl von Zustands-Speicherschaltung- Wählsignalleitungen -1, -2 und -3. Die Zahl der Zustands Speicherschaltung-Wählsignalleitungen ist gleich der Zahl der Bits, die eine Abtastadresse ausdrücken können. Indem die Zustands-Speicherschaltung-Wählsignalleitungen mit einer Abtastadresse in paralleler Form beschickt werden, wird die Bezeichnung von einer der Zustands-Speicherschaltungen, die abgetastet werden soll, möglich.
Bei dem System der Fig. 2 ist jedoch der Adressendecodierer vorgesehen und es müssen beispielsweise wenigsten 8 Abtast-Adressensignalleitungen zum Abtasten von 256 Zustands-Speicherschaltungen vorgesehen werden. Dies erhöht die Anzahl von Anschlußflecken und ist daher nachteilig.
Ein herkömmliches Seriell-Abtastsystem, wie es beispielsweise in der JP-61-49698 offenbart ist, ist in Fig. 3 gezeigt. Das System von Fig. 3 umfaßt eine integrierte Schaltung (B), die ein Schieberegister, einen Adressendecodierer, ein UND-Glied, eine Wählschaltung und eine Vielzahl von Zustands-Speicherschaltungen -1, -2, -3, -4, -5, -6, -7 und -8 enthält. Jede der Zustands-Speicherschaltungen empfängt ein Setzsignal, ein Rücksetzsignal und ein Ausgangssignal von dem Adressendecodierer.
Das Schieberegister empfängt Eingangssignale und die Ausgangsgröße des Schieberegisters wird dem Adressende codierer zugeführt. Das Schieberegister besitzt eine Seriell-/Parallel-Umsetzfunktion. Das UND-Glied empfängt ein Setzsignal, ein Schiebe-/Zählsignal, ein Taktsignal und ein Ausgangssignal von dem Adressendecodierer und gibt ein Rücksetzsignal ab. Bei dem System von Fig. 3 werden Abtast adressensignale in serieller Form durch lediglich einen Satz von Eingangsleitungen (a), (b) und (c) zugeführt. Das Schieberegister hält aufeinanderfolgende zugeführte Abtastadressensignale.
Der Adressendecodierer empfängt das Ausgangssignal des Schieberegisters und erzeugt parallele Abtastadressensignale, um die Zustands-Speicherschaltung, die abgetastet werden soll, zu bezeichnen.
Bei dem System von Fig. 3 muß jedoch eine Anzahl von Schieberegisters exklusiv für die Abtastadressenhalte- Operation vorgesehen werden; die Zahl der Schieberegister ist gleich der Zahl der Bits, die eine Abtastadresse ausdrücken können. Auch müssen Vorrichtungen für eine Seriell- /Parallel-Umsetzung der Abtastadressen vorgesehen werden. Die Erhöhung in der Hardware, hauptsächlich aufgrund der Schieberegister, ist ebenfalls unvorteilhaft und die vorliegenden Erfindung zielt darauf ab, diese Nachteile des Standes der Technik zu beseitigen.
Eine Elektronik-Schaltungsvorrichtung zum Diagnostizieren einer Zustands-Speicherschaltung durch einen Abtastvorgang gemäß einer Ausführungsform der Erfindung ist in Fig. 4 gezeigt. Bei der Vorrichtung von Fig. 4 ist eine Vielzahl von large-scale-integrierten Schaltungen 61, 63, 64 und 66 vorgesehen, von denen jede Zustands-Speicherschaltungen, wie beispielsweise Verriegelungsschaltungen und eine Auswählvorrichtung 81, enthält.
Die Vorrichtung von Fig. 4 enthält auch einen Schieber/Zähler 21, Decodierer 311 und 312, ein UND-Glied 41 und Verteilerschaltungen 511, 512, 513 und 514.
Die integrierten Schaltungen 66 und 64 werden mit einem Seriell-Abtastverfahren abgetastet, die integrierten Schaltungen 63 und 61 werden mit einem Parallel-Abtastverfahren abgetastet.
Der Schieber/Zähler 21 empfängt ein Zustands- Speicherschaltung-Setzsignal, ein Schiebe-/Zählsignal und ein Abtasttaktsignal. Von dem Schieber/Zähler 21 werden Ausgangsverriegelungsadressensignale S(21-6), S(21-5), S(21-4) und S(21-3) zu dem Decodierer 311 zugeführt und es werden Ausgangsabtastadressensignale S(21-2), S(21-1) und S(21-0) zu dem Decodierer 312 zugeführt.
Das UND-Glied 41 empfängt das Zustands-Speicherschaltung-Setzsignal, das Schiebe-/Zählsignal, das Abtasttaktsignal und jeweils von den Decodierern 311 und 312 ein Signal S(311-0) und ein Signal S(312-0); die Verteilerschaltung 511 empfängt das Zustands-Speicherschaltung-Setz signal, das Schiebe-/Zählsignal und das Abtasttaktsignal; die Verteilerschaltung 512 empfängt die Ausgangsgröße von dern UND-Glied 41; die Verteilerschaltung 513 empfängt ein Signal S(311-1) von dem Decodierer 311; und die Verteilerschaltung 514 empfängt ein Signal S(312-1) von dem Decodierer 312. Es sei darauf hingewiesen, daß in Fig. 4 die jeweiligen Signalleitungen S(311-1) und S(312-1) so veranschaulicht sind, daß sie eine Vielzahl von Signalleitungen S(311-1) und S(312-l) repräsentieren.
Jede der integrierten Schaltungen 66 und 64 empfängt ein Scan-in-Signal, das Schiebe-/Zählsignal und das Abtasttaktsignal von der Verteilerschaltung 511, und jede der integrierten Schaltungen 63 und 61 empfängt ein Rück stellsignal von der Verteilerschaltung 512, ein Chip-Auswählsignal von der Verteilerschaltung 514, das Scan-in- Signal von der Verteilerschaltung 511 und ein Parallel-Abtastadressensignal von der Verteilerschaltung 513.
Die Betriebsweise der Vorrichtung von Fig. 4 soll nun erläutert werden. Der Schieber/Zähler 21 arbeitet wie eine Schiebevorrichtung (shifter) oder wie ein Zähler, abhängig von dem Schiebe-/Zählsignal. Wenn das Schiebe-/Zählsignal EIN geschaltet ist und das Abtasttaktsignal EIN geschaltet ist, arbeitet der Schieber/Zähler 21 wie eine Schiebevorrichtung, um den Inhalt des Zustands-Speicherschaltung-Setzsignals zu verschieben. Wenn das Schiebe- /Zählsignal AUS ist und das Abtasttaktsignal sich im Zustand EIN befindet, arbeitet der Schieber/Zähler 21 als Zähler.
Eine Abtastadresse von irgendeiner der integrierten Schaltungen -6, der integrierten Schaltung -4, der integrierten Schaltung -3 und der integrierten Schaltung -1, für die ein "Scan-in" oder ein "Scan-out" gewünscht wird, wird auf die Ausgänge S(21-2), S(21-1) und S(21-0) des Schiebers/Zählers 21 gesetzt und es wird eine Verriegelungsadresse der Verriegelungsschaltungen in den integrierten schaltungen -6, -4, -3 und -1 auf die Ausgänge S(21-6), S(21-5), S(21-4) und S(21-3) des Schieber/Zählers 21 gesetzt.
Zunächst soll die Betriebsweise im folgenden erläutert werden, bei der die integrierte Zielschaltung die integrierte Schaltung -1 ist und die Ziel-Verriegelungsschaltung die erste Verriegelungsschaltung in der integrierten Schaltung -1 ist.
Das Schiebe-/Zählsignal wird EIN geschaltet und es wird die integrierte Schaltung/Abtastadresse, d.h. das Chip-Wählsignal, so gesetzt, daß das Signal S(21-0) gleich ist 0, das Signal S(21-1) gleich ist 0 und das Signal S(21- 2) gleich ist 1; es wird die Verriegelungsadresse, d.h. die parallele Abtastadresse, so gesetzt, daß das Signal S(21-3) gleich 0 ist, das Signal S(21-4) gleich 0 ist, das Signal S(21-5) gleich 0 ist und das Signal S(21-6) gleich 1 ist; und es wird das Schiebe-/Zählsignal auf AUS gebracht.
Wenn unter den oben angeführten Bedingungen eine Scan-in-Operation ausgeführt werden soll, wird das Zustands-Speicherschaltung-Setzsignal auf EIN gebracht und es wird ein Wiedereinschreiben des Verriegelungszustandes in der integrierten Zielschaltung durchgeführt. Wenn eine Scan-out-Operation ausgeführt werden soll, wird das Zustands-Speicherschaltungsetzsignal auf AUS gebracht, es wird der Verriegelungszustand in der integrierten Ziel- Schaltung über ein Scan-out-Signal über die Wählvorrichtung 81 gelesen und es wird das Zustands-Speicherschaltung-Setzsignal an alle integrierte Schaltungen -6, -4, -3 und -1 als das Scan-in-Signal verteilt.
Die Signale S(21-2), S(21-1) und S(21-0) von dem Schieber/Zähler 21 werden an die integrierte Schaltung -1 und die integrierte Schaltung -3 als das Chip-Wählsignal über das Signal S(312-1) des Decodierers 312 verteilt, um eine einzelne integrierte Ziel-Schaltung auszuwählen, es werden die Signale S(21-6), S(21-5), S(21-4) und S(21-3) von dem Schieber/Zähler 21 an die Verriegelungsschaltungen in den integrierten Schaltungen -1 und -3 als die parallele Abtastadresse verteilt, und zwar über das Signal S(311-1) des Decodierers 311, und es wird das Signal S(311-0) des Decodierers 311 und das Signal S(312-0) des Decodierers 312 an die integrierte Schaltung -1 und -3 als die Rückstellsignalgenerierung verteilt.
Als nächstes soll die Betriebsweise im folgenden erläutert werden, bei der die integrierte Ziel-Schaltung die integrierte Schaltung -6 ist, und die Ziel-Verriegelungsschaltung die achte Verriegelungsschaltung in der integrierten Schaltung -6 ist.
Die Signale S(21-6), S(21-5), S(21-4) und S(21-3) von dem Schieber/Zähler 21 und die Signale von dem Decodierer 311 und das Signal von dem UND-Glied 41 existieren auch in der Seriell-Abtastschaltung 661 (Fig. 6) in der integrierten Schaltung -6.
Demzufolge werden die Signale des Schieber/Zäh lers 21 in der Seriell-Abtastschaltung 661, die den Signalen S(21-6), S(21-5), S(21-4) und S(21-3) entsprechen, jeweils gesetzt auf "0", "0", "0" und "1", und zwar für die Adresse der achten Ziel-Verriegelungsschaltung und es wird eine Scan-in- oder Scan-out-Qperation durchgeführt.
Bei der Scan-out-Operation wird ein Datum (one data) in der Wählvorrichtung 81 auf der Grundlage des Signals S(312-2) von dem Decodierer 312 ausgewählt und dieses eine Datum (one Data) wird gelesen. In diesem Zusammenhang können die Signale S(312-1) und S(312-2) zu einem einzelnen Signal vereinheitlicht werden.
Die Struktur der integrierten Schaltungen 66, 64, 63 und 61 in der Vorrichtung von Fig. 4 ist in Fig. 5 gezeigt. Jede der integrierten Schaltungen 66 und 64 enthält eine Seriell-Abtastschaltung und eine Vielzahl von Vernegelungsschaltungen, und jede der integrierten Schaltungen 63 und 61 enthält eine Parallel-Abtastschaltung und eine Vielzahl von Verriegelungsschaltungen.
Die Struktur einer Seriell-Abtastschaltung in einer integrierten Schaltung in der Vorrichtung der Fig. 4 ist in Fig. 6 gezeigt. Die Seriell-Abtastschaltung enthält einen Schieber/Zähler 21A, einen Decodierer 311A, ein UND- Glied 41A, eine Verteilerschaltung 512A und eine Verteilerschaltung 513A.
Die detaillierte Struktur einer Seriell-Abtastschaltung als ein Abschnitt einer integrierten Schaltung in der Vorrichtung der Fig. 4 ist in Fig. 7 gezeigt. Die Seriell-Abtastschaltung enthält ein Schiebe-/Zählregister 661a, eine Zerhackerschaltung 661b, einen Decodierer 661c, einen Decodierer 661d, Gatter 661e, 661f, 661g und 661h und Anschlußflecken PAD-1, PAD-7, PAD-8, PAD-9 und PAD-6. Die Ausgangssignale aus dem Decodierer 661d, dem Gatter 661f und dem Gatter 661g werden den Verriegelungsschaltungen LATCH CKT-1 über LATCH CKT-8 in den integrierten Schaltungen (A) zugeführt.
Der PAD-1 empfängt das Chip-Wählsignal -(invertiertes CHIP SELECT); der PAD-7 empfängt das Abtasttaktsignal SCAN CLOCK; der PAD-8 empfängt die SCAN-IN- DATEN; der PAD-9 empfängt das SHIFT-MODE-Signal und der PAD-6 gibt die SCAN-OUT-DATEN ab.
Der Decodierer 661c empfängt das Blockadressensignal von dem Schiebe-/Zählregister 661a und der Decodierer 661d empfängt das Verriegelungsadressensignal von dem Schiebe-/Zählregister 661a. Es sei darauf hingewiesen, daß in Fig. 7 die Ausgangsleitungen der Decodierer 661c und 661c pro einem Block veranschaulicht sind, und zwar repräsentativ für eine Vielzahl von Ausgangsleitungen für eine Vielzahl von Blöcken. Auch ist die Ausgangsleitung des Gatters 661h pro einem Block veranschaulicht, und zwar repräsentativ für eine Vielzahl von Ausgangsleitungen für eine Vielzahl von Blöcken.
s soll nun die Betriebsweise der Vorrichtung von Fig. 7 erläutert werden. Wenn das Schiebemodesignal SHIFT MODE gleich ist "1", wird das Schiebe-/Zählregister 661a als Schieberegister betrieben und es werden die SCAN-IN- DATEN, durch den PAD-8 empfangen wurden, Bit für Bit in das Schiebe-/Zählregister 661a, basierend auf dem Abtasttaktsignal SCAN CLCCK eingegeben. Die Blockadresse wird in den Abschnitten R-8, R-9 und R-10 registriert und die Verriegelungsadresse wird in den Abschnitten R-11 bis R-18 registriert. Wenn das Schiebe-Modesignal SHIFT MODE gleich ist "0", wird das Schiebe-/Zählregister 661a als ein Zähler betrieben und es wird das Abtasttaktsignal SCAN CLOCK gezählt.
Demzufolge nimmt das Schiebe-/Zählregister 661a zunächst die Scan-in-Daten auf und arbeitet dann als ein Zähler, so daß das Schiebe-/Zählregister 661a aufeinanderfolgend von den Scan-in-Daten als dem Anfangswert aus inkrementiert.
Dort, wo eine Folge von Zahlen Verriegelungsadressen der Verriegelungsschaltungen in jedem der Blöcke zugeordnet ist, wird eine Shift-in-Qperation der Adresse eines Verriegelungsgliedes eines Blockes ausgeführt, ge folgt von einem Inkrementieren dieser Adresse und es werden demzufolge die Adressen der folgenden Verriegelungsglieder aufeinanderfolgend ohne eine Shift-in-Qperation der Adressen der folgenden Verriegelungsglieder von außerhalb generiert. Dies zeigt den Vorteil auf, der sich aufgrund des Vorsehens des Schiebe-/Zählregisters 661a ergibt.
Wenn das Chip-Wählsignal CHIP SELECT zu dem PAD-1 zugeführt wird, wird die vorliegende integrierte Schaltung (A) ausgewählt. Wenn eine Shift-in-Operation der Blockadresse und der Verriegelungsadresse für ein Verriegelungs glied in der vorliegenden integrierten Schaltung (A) ausgeführt wird, so wird dieses Verriegelungsglied ausgewählt, so daß die Eingabe von Daten in dieses Verriegelungsglied und das Ausgaben von Daten aus diesem Verriegelungsglied durchgeführt werden kann. Das RESET-Signal wird von dem Gatter 661f erzeugt. Das BLOCK SCAN-IN-Signal wird von dem Gatter 661g erzeugt. Die Ausgangsgröße des Gatters 661e, welches die Signale über PAD-7, PAD-8 und PAD-9 empfängt, wird den Gattern 661f und 661g zugeführt. Der PAD-8 kann auch dazu verwendet werden, um die Daten, die in das Sperrglied einzugeben sind, zu empfangen.
Bei der Vorrichtung von Fig. 7 ist die Zahl der Anschlußf lecke (pads) der integrierten Schaltung (A) stark reduziert, und da gewöhnliche eine große Anzahl von integrierten Schaltungen verwendet wird, stellt die auf diese Weise ermöglichte Reduzierung der Gesamtzahl von Anschlußflecken einen vorteilhaften Effekt dar.
Vom funktionellen Gesichtspunkt aus betrachtet, kann die Vorrichtung von Fig. 4 als ein Modell bezeichnet werden, welches in Fig. 8 gezeigt ist. Das Modell von Fig. 8 ist zusammengesetzt aus einer Vielzahl von integrierten Schaltungen, von denen jede eine Parallel-Abtastschaltung und eine Vielzahl von Zustands-Speicherschaltungen enthält, wobei die Vielzahl der integrierten Schaltungen je eine Seriell-Abtastschaltung und eine Vielzahl von Zustands-Speicherschaltungen enthalten und auch eine Seriell-/Parallel- Umsetzschaltung und eine Abtastverteilerschaltung, die mit einer Seriell-Abtastschnittstelle verbunden ist.
Eine Elektronik-Schaltungsvorrichtung zum Diagnostizieren einer Zustands-Speicherschaltung durch Abtasten gemäß einer anderen Ausführungsform der vorliegenden Erfindung ist in Fig. 9 gezeigt. Bei der Vorrichtung nach Fig. 9 sind eine Vielzahl von large-scale-integrierten Schaltungen 61, 63, 64 und 66 vorgesehen, die jeweils Zustands-Speicherschaltungen, wie beispielsweise Verriegelungsschaltungen und eine Wählvorrichtung 82, enthalten.
Die Vorrichtung von Fig. 9 enthält eine Parallel- Seriell-Umsetzeinrichtung mit einem Parallel-Abtastadressenregister 22, einem Zähler 23, einer Wählvorrichtung 24 und einer Wählvorrichtung 25, einem Decodierer 321, einem Decodierer 322, einem UND-Glied 42 und Verteilerschaltungen 511, 512, 513 und 514.
Die integrierten Schaltungen 66 und 64 werden in serieller Form abgetastet bzw. abgefragt und die integrierten Schaltungen 63 und 61 werden parallel abgetastet bzw. abgefragt.
Das Parallel-Abtastadressenregister 22 empfängt das Abtasttaktsignal und ein Parallel-Abtastadressensignal. Die Ausgangssignale S(22-6), S(22-5), S(22-4) und S(22-3) werden dem Decodierer 321 zugeführt und die Ausgangssignale S(22-2), S(22-1) und S(22-0) werden dem Decodierer 322 zugeführt.
Der Zähler 23 empfängt das Abtasttaktsignal und ein Parallel-Abtastrnodesignal und die Wählvorrichtung 24 empfängt ein Signal von dem Zähler 23 und die Signale S(22- 6), S(22-5), S(22-4) und S(22-3). Die Wählvorrichtung 25 empfängt das Signal von der Wählvorrichtung 24 und wählt die Zustands-Speicherschaltung aus und wird durch ein Steuersignal von dem Zähler 23 gesteuert.
Das UND-Glied 42 empfängt ein Signal von der Wählvorrichtung 25, das Steuersignal von dem Zähler 23, ein Zähler-Taktsignal von dem Zähler 23, ein Ausgangssignal von dern Decodierer 321 und ein Ausgangssignal von dem Decodierer 322; die Verteilerschaltung 511 empfängt das Signal von der Wählvorrichtung 25, das Steuersignal von dem Zähler 23 und das Zähler-Taktsignal von dem Zähler 23; die Verteilerschaltung 512 empfängt die Ausgangsgröße von dem UND-Glied 42; die Verteilerschaltung 513 empfängt ein Signal von dem Decodierer 321; und die Verteilerschaltung 514 empfängt ein Signal von dem Decodierer 322.
Die Eingangssignale der integrierten Schaltungen 66, 64, 63 und 61 sind ähnlich denjenigen in der Vorrichtung von Fig. 5.
Die Betriebsweise der Vorrichtung von Fig. 9 soll nun erläutert werden. Die Parallel-Abtastadresse mit einer Bit-Weite von beispielsweise 7 Bits wird dem Parallel-Abtastadressenregister 22 zugeführt. Wenn das Abtasttaktsignal EIN ist, wird das Parallel-Abtastadressenregister 22 gesetzt.
Dort, wo eine Parallel-zu-Seriell-Umsetzung durchgeführt wird, wird der Zähler 23 durch das Abtasttaktsignal und das Parallel-Abtastmodesignal betätigt. Die Signale S(22-6), S(22-5), S(22-4) und S(22-3) von dem Parallel-Abtastadressenregister 22, die der Wählvorrichtung 24 zugeführt werden, werden durch das Signal von dem Zähler 23 über die Wählvorrichtung 24, die Wählvorrichtung 25 und die Verteilerschaltung 511 ausgewählt und werden in serieller Form als Scan-in-Signale übertragen. Das Schiebesignal wird in den EIN-Zustand gebracht, wenn der Wert des Zählers 23 von Null verschieden ist. Das Zählertaktsignal von dem Zähler 23 wird als Abtasttaktsignal unter den integrierten Schaltungen verteilt, die in serieller Form abgetastet bzw. abgefragt werden.
Der Zähler 23 fährt damit fort, nach oben zu zählen, bis 4-Bit-Signale S(22-6), S(22-5), S(22-4) und S(22- 3) übertragen sind und kehrt auf den Wert Null zurück, wenn diese übertragung vervollständigt ist.
Es wird daher durch das Scan-in-Signal, das Schiebesignal und das Abtasttaktsignal eine Scan-in- Operation oder eine Scan-out-Operation für eine einzelne Verriegelungsschaltung in der integrierten Ziel-Schaltung durchgeführt, die in serieller Form abgetastet wird, wie oben beschrieben ist.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung ist es möglich, die Vorrichtung von Fig. 4 mit der Vorrichtung von Fig. 9 zu kombinieren.

Claims

1. Elektronikvorrichtung mit jeweils einer ersten und einer zweiten Vielzahl von integrierten Schaltungen (64 66; 61, 63), wobei jede der integrierten Schaltungen (64, 66; 61f 63) eine Vielzahl von Verriegelungsschaltungen (LATCH 1, ..., LATCH 8) enthält und wobei die Elektronikvorrichtung bei Verwendung so angeschlossen ist, daß sie ein seriell zugeführtes Adressensignal empfängt, die Adresse einer ausgewählten einen Verriegelungsschaltung der Verriegelungsschaltuncen (LATCH 1, ..., LATCH 8) in einer der integrierten Schaltungen (64, 66; 61, 63) bezeichnet, ein Abtasttaktsignal und ein Schiebe-/Zählsignal empfangen kann und ferner aufweist:

eine Seriell-Parallel-Umsetzeinrichtung (21) zum Umsetzen des seriell zugeführte Adressensignals in ein diesem entsprechendes paralleles Adressensignal, wobei die Seriell-Parallel-Umsetzeinrichtung (21) einen ersten Schieber/Zähler enthält, der so angeschlossen ist, daß er das seriell zugeführte Adressensignal, das Abtasttaktsignal und das Schiebe-/zählsignal empfangen kann und betrieben werden kann, um das entsprechende parallele Adressensignal an einem Satz von Ausgangsanschlüssen desselben dadurch zu generieren, indem das seriell zugeführte Adressensignal Bit für Bit in Abhängigkeit von dem Abtasttaktsignal gespeichert wird, wenn sich das Schiebe-/zählsignal im EIN-Zustand befindet, und um, wenn alle Bits dieses Adressensignals abgespeichert worden sind, diese Bits in paralleler Form an den jeweiligen Ausgangsanschlüssen der genannten Ausgangsanschlüsse vorzusehen;

eine erste Decodiereinrichtung (311), die zwischen dem ersten Schieber/Zähler (21) und die zweite Vielzahl von integrierten Schaltungen (61, 63) so angeschaltet ist, um einen ersten Teil des parallelen Adressensignals zu empfangen, wobei der erste Teil die ausgewählte Verriegelungsschaltung (LATCH 1, ..., LATCH 8) bezeichnet, und die diesen ersten Teil jeder der integrierten Schaltungen (61, 63) der zweiten Vielzahl von integrierten schaltungen zuführt; und

eine zweite Decodiereinrichtung (312), die zwischen dem ersten Schieber/Zähler (21) und die erste und zweite Vielzahl an integrierten Schaltungen (64, 66; 61, 63) so angeschaltet ist, um einen zweiten Teil des parallelen Adressensignals zu empfangen, wobei der zweite Teil diejenige eine der integrierten Schaltungen (64, 66; 61, 63) bezeichnet, welche die ausgewählte Verriegelungsschaltung (LATCH 1, ..., LATCH 8) enthält, und die so betreibbar ist, um den zweiten Teil zum Generieren eines Chip-Freigabesignals (S(CHIP SELECT)) zu verwenden, welches den integrierten Schaltungen (64, 66; 61, 63) der ersten und der zweiten Vielzahl von Schaltungen zugeführt wird, um die eine der integrierten Schaltungen (64, 66; 61, 63) in Bereitschaft zu setzen, die die ausgewählte Verriegelungsschaltung (LATCH 1, ..., LATCH 8) enthält;

wobei jene integrierten Schaltungen (64, 66) der ersten Vielzahl von integrierten Schaltungen jeweils Seriell- Abtastschaltungen (641, 661) enthalten und jede Seriell-Abtastschaltung einen zweiten Schieber/Zähler (661a) enthält, der so angeschlossen ist, um das seriell zugeführte Adressensignal, das Abtasttaktsignal und das Schiebe-/Zählsignal zu empfangen und eine dritten Decodiereinrichtung (661d) enthält, die mit den jeweiligen Ausgangsanschlüssen des zweiten Schieber/Zählers (661a) verbunden ist, wobei der zweite Schieber/Zähler (661a) so betreibbar ist, um ein zweites paralleles Adressensignal entsprechend dem seriell zugeführten Adressensignal an dessen Ausgangsanschlüssen zu erzeugen, und zwar durch Speichern des seriell zugeführten Adressensignals Bit für Bit in Abhängigkeit von dem Abtasttaktsignal, wenn das Schiebe-/Zählsignal EIN geschaltet ist und um, wenn alle Bits des Eingangsadressensignals abgespeichert worden sind, diese Bits in paralleler Form an den jeweiligen Ausgangsanschlüssen vorzusehen, und wobei die dritte Decodiereinrichtung (661d) so betreibbar ist, um das von dem zweiten Schieber/Zähler (661a) erzeugte parallele Adressensignal zum Erzeugen eines ersten Verriegelungsfreigabesignals zu verwenden und um das erste Verriegelungsfreigabesignal den Verriegelungsschaltungen (LATCH 1, LATCH 8) der in Betracht stehenden integrierten Schaltungen (64, 66) zuzuführen; und

wobei die integrierten Schaltungen (61, 63) der zweiten Vielzahl von integrierten Schaltungen ebenfalls jeweilige Parallel-Abtastschaltungen (611, 631) enthalten, von denen jede Schaltung so angeschaltet ist, um den ersten Teil des parallelen Adressensignals zu empfangen, welches von dem ersten Schieber/Zähler (21) erzeugt wurde, und eine vierte Decodiereinrichtung enthält, die so betrieben werden kann, um den ersten Teil zum Erzeugen eines zweiten Vernegelungsfreigabesignals zu verwenden und um das zweite Verriegelungsfreigabesignal den Verriegelungsschaltungen (LATCH 1, ..., LATCH 8) der in Betracht stehenden integrierten Schaltungen (61, 63) zuzuführen.

2. Elektronikvorrichtung mit einer jeweils ersten und zweiten Vielzahl von integrierten Schaltungen (64, 66; 61, 63), wobei jede der integrierten Schaltungen (64, 66; 61, 63) eine Vielzahl von Verriegelungsschaltungen (LATCH 1, LATCH 8) enthält, wobei die Elektronikvorrichtung, wenn sie verwendet wird, so angeschaltet ist, um ein parallel zugeführtes Adressensignal zu empfangen, die Adresse einer ausgewählten einen Verriegelungsschaltung der Vernegelungsschaltungen (LATCH 1, ..., LATCH 8) in einer der integrierten Schaltungen (64, 66; 61, 63) zu bezeichnen, ferner ein erstes Abtasttaktsignal, ein Parallel-Abtastmodesignal und ein Verriegelungssetzsignal zu empfangen und welche ferner aufweist:

eine Parallel-Seriell-Umsetzeinrichtung (22 bis 25) zum Umsetzen des parallel zugeführten Eingangsadressensignals in ein serielles Adressensignal, welches diesem entspricht, wobei diese Einrichtung enthält:

ein Adressenrealster (22), welches so angeschlossen ist, um das tarallel zugeführte Adressensignal und das erste Abtasttaktsignal zu empfangen und welches so betrieben werden kann, um dann, wenn das Abtasttakt signal auf EIN gesetzt ist, das parallel zuteführte Adressensignal zu speichern, unt um an einem Satz von Ausgangsanschlüssen desselben die jeweiligen Bits des parallel zugeführten Adressensignals vorzusehen;

einen Zähler (23), der so angeschaltet ist, um das erste Abtasttaktsignal und das Parallel-Abtastmodesignal zu empfangen und um dann, wenn das Parallel-Abtastmcdesignal auf EIN gesetzt ist, in Abhänglakeit von dem Abtasttaktsignal eine Zählung durchzuführen und um ein Zählsignal zu erzeugen, welches den Zählwert des Zählers wiedergibt, ein Schiebesignal, welches EIN ist, wenn der Zählwert des Zählers (23) von Null verscnieuenen ist, und ein Zählertaktsignal, welches ein zweites Abtasttaktsignal darstellt; eine erste Wählvorrichtung (24), die so angeschaltet ist, um einen ersten Teil des parallel zugeführten Adressensignals zu empfangen, wobei dieser Teil die ausaewählte Verriegelungsschaltung (LATCH 1, ..., LATCH 8) bezeichnet und um das Zählslgnal zu erpfangen, und welche betrieben werden kann, um in Abhängigkeit von aufeinanderfolgenden Zählsignalen ihrerseits jedes Bit des ersten Teils des parallel zugeführten Eingangsadressensignals auszuwählen und um dadurch diejenigen Bits in Serienform als das erforder liche Serienadressensignal auszugeben; und

eine zweiten Wählvorrichtung (25), die so angeschaltet ist, um das Verriegelungssetzsignal, das serielle Adressensignal und das Schiebesignal zu empfangen und welche so betrieben werden kann, um in Abhängigkeit von dem Schiebesignal das serielle Adressensignal auszuwählen und auszugeben;

wobei die Elektronikvorrichtung ferner noch folgendes enthält:

eine erste Decodiereinrichtung (321), die zwischen das Adressenregister (22) und die zweite Vielzahl von integrierten Schaltungen (61, 63) so angeschaltet ist, um den ersten Teil des parallel zugeführten Adressensignals zu empfangen, und um den ersten Teil zu jeder der integrierten Schaltungen (61, 63) der zweiten Vielzahl von integrierten Schaltungen zuzuführen; und

eine zweite Decodiereinrichtung (322), die zwischen das Adressenregister (22) und die erste und zweite Vielzahl von integrierten Schaltungen (64, 66; 61, 63) so angeschaltet ist, um einen zweiten Teil des parallel zugeführten Adressensignals zu empfangen, wobei der zweite Teil diejenige der integrierten Schaltungen (64, 66; 61, 63) bezeichnet, welche die ausgewählte Verriegelungsschaltung (LATCH 1, ..., LATCH 8) enthält, und die so betrieben werden kann, um den zweiten Teil zum Erzeugen eines Chip-Freigabesignals (S(CHIP SELECT)) zu verwenden, welches den integrierten Schaltungen (64, 66; 61, 63) der ersten und der zweiten Vielzahl von Schaltungen zugeführt wird, um die eine der integrierten Schaltungen (64, 66; 61, 63) in Bereitschaft zu setzen, welche die ausgewählte Verriegelungsschaltung (LATCH 1, ..., LATCH 8) enthält;

wobei die integrierten Schaltungen (64, 66) der ersten Vielzahl auch jeweilige Seriell-Abtastschaltungen (641, 661) enthalten, wobei jede Seriell-Abtastschaltung einen zweiten Schieber/Zähler (661a) enthält, der so angeschaltet ist, um das serielle Adressensignal, das zweite Abtasttaktsignal und das Schiebesignal zu empfangen, und mit einer dritten Decodiereinrichtung (661d), die an die jeweiligen Ausgangsanschlüsse des zweiten Schieber/Zählers (661a) angeschlossen ist, wobei der zweite Schieber/Zähler (661a) so betrieben werden kann, um ein paralleles Adressensignal an den Ausgangsanschlüssen desselben zu erzeugen, welches dem seriellen Adressensignal entspricht, indem in Abhängigkeit von dem zweiten Abtasttaktsignal das serielle Adressensignal Bit für Bit gespeichert wird, wenn das Schiebesignal auf EIN gesetzt ist, und um dann, wenn alle Bits des Adressensignals abgespeichert worden sind, die Bits in paralleler Form an den jeweiligen einen Ausgangsanschlüssen der genannten Ausgangsanschlüsse vorzusehen, und wobei die dritte Decodiervorrichtung (661d) so betrieben werden kann, um das von dem zweiten Schieber/Zähler (661a) erzeugte parallele Adressensignal zum Erzeugen eines ersten Verriegelungsfreigabesignals zu verwenden und um das erste Vernegelungsfreigabesignal den Verriegelungsschaltungen (LATCH 1, ..., LATCH 8) der in Betracht stehenden integrierten Schaltungen zuzuführen; und

wobei die integrierten Schaltungen (61, 63) der zweiten Vielzahl auch jeweilige Parallel-Abtastschaltungen (661, 631) enthalten, von denen jede so angeschaltet ist, um den ersten Teil des parallel zugeführten Adressensignals zu empfangen, welches durch das Adressenregister (22) ausgegeben wurde, und mit einer vierten Decodiereinrichtung, die so betrieben werden kann, um den ersten Teil zum Erzeugen eines zweiten Verriegelungsfreigabesignals zu verwenden und um das Verriegelungsfreigabesignal den Verriegelungsschaltungen (LATCH 1 LATCH 8) der in Betracht ste henden integrierten Schaltungen (61, 63) zuzuführen.

3. Vorrichtung nach Anspruch 1 oder 2, bei der jede der Seriell-Abtastschaltungen (641, 661) ferner eine Rücksetzeinrichtung (661e, 661f) enthält, um das Abtasttaktsignal, das serielle Adressensignal und das Schiebe-/Zählsignal zu empfangen und um in Abhängigkeit von diesen ein Verriegelungsrückstellsignal zu erzeugen, welches den Verriegelungschaltungen (LATCH 1, ..., LATCH 8) zugeführt wird.

4. Vorrichtung nach Anspruch 3, bei der der zweite Schieber/Zähler (661a) dann, wenn das Schiebe-/Zählsignal auf AUS gesetzt ist, als ein Zähler betreibbar ist, um das Abtastzählsignal zu zählen und um auf der Grundlage des seriellen Adressensignals Adressen von aufeinanderfolgenden Verriegelungsschaltungen (LATCH 1, ..., LATCH 8) zu generieren.