DE19946154A1 - Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite - Google Patents
Spannungsgesteuerter Niedervolt-Oszillator mit geringer SchwankungsbreiteInfo
- Publication number
- DE19946154A1 DE19946154A1 DE19946154A DE19946154A DE19946154A1 DE 19946154 A1 DE19946154 A1 DE 19946154A1 DE 19946154 A DE19946154 A DE 19946154A DE 19946154 A DE19946154 A DE 19946154A DE 19946154 A1 DE19946154 A1 DE 19946154A1
- Authority
- DE
- Germany
- Prior art keywords
- electrically connected
- mos fet
- drain
- terminal
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 claims description 74
- 230000010355 oscillation Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- 230000001276 controlling effect Effects 0.000 description 2
- 238000005265 energy consumption Methods 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000029305 taxis Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
- H03K3/0322—Ring oscillators with differential cells
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
Landscapes
- Pulse Circuits (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
Ein spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite gemäß der vorliegenden Erfindung umfaßt mehrere Verzögerungseinheiten, die unter Bildung eines geschlossenen Schaltkreises elektrisch in Reihe geschaltet sind. Jede Verzögerungseinheit weist eine symmetrische, differentielle Struktur auf, die durch mehrere MOSFET Einheiten bedingt ist. Des weiteren stecken zwischen der Energiequelle und der Erdung nur zwei Transistoren. Der spannungsgesteuerte Niedervolt-Oszillator mit geringer Schwankungsbreite kann daher bei niedriger Spannung arbeiten und kann daher durch Schwankungen der Spannung der Energiequelle nicht beeinträchtigt werden.
Description
Die vorliegende Erfindung betrifft einen spannungsgesteuerten Oszillator und insbe
sondere einen spannungsgesteuerten Niedervolt-Oszillator mit geringer Schwankungs
breite.
Aufgrund des schnellen Fortschritts der Halbleitertechnologie wird die Betriebsge
schwindigkeit der gegenwärtig erhältlichen Computer immer schneller. Die Erhöhung
der Betriebsgeschwindigkeit führt jedoch zu einem höheren Energieverbrauch. Um den
Energieverbrauch wirksam zu vermindern, wird die Betriebsspannung der gegenwärtig
eingesetzten Computer stufenweise von 5 V auf 3,3 V oder auf 2,5 V, sogar auf weniger
als 2,0 V gesenkt. Gleichzeitig mit der Absenkung der Betriebsspannung muß
zusätzlich eine große Anzahl an Schaltkreisen, beispielsweise ein Oszillator als Takt
geber, modifiziert werden, damit diese ebenfalls bei Niederspannungs-Bedingungen
arbeiten können. Darüber hinaus arbeiten die in derzeitigen Computersystemen
verwendeten Taktgeber bei verschiedenen Frequenzen. Die meisten Taktsignale mit
unterschiedlichen Frequenzen werden, bezogen auf ein von einem PLL-Schaltkreis
erzeugtes Referenzsignal, zur Verwendung von mehreren Untersystemen erzeugt. Einer
der Hauptfaktoren, die die Leistung des PLL-Schaltkreises beeinflussen, ist ein
spannungsgesteuerter Oszillator in dem Computersystem. Zusätzlich kann die Leistung
des spannungsgesteuerten Oszillators basierend auf Langzeit-Schwankungen, Kurzzeit-
Schwankungen und Einflüssen, die auf Spannungsänderungen der Spannungsquelle
beruhen, beurteilt werden.
Die Fig. 1 ist ein Schaltkreis-Diagramm, das einen herkömmlichen, spannungs
gesteuerten Oszillator zeigt.
Unter Bezugnahme auf Fig. 1 ist der herkömmliche, spannungsgesteuerte Oszillator
ein geschlossener Schaltkreis und umfaßt drei Wechselrichter 111, 112 und 113, die
elektrisch in Reihe geschaltet sind. Eine Steuerspannung VC wird dazu verwendet, die
Verzögerungszeit des Signals zwischen dessen Input-Terminal und Output-Terminal zu
bestimmen. Damit kann die Frequenz eines erzeugten Output-Signals VO über die
Steuerung der Verzögerungszeit bestimmt werden.
Die Fig. 2 ist eine Schaltkreis-Darstellung, die einen herkömmlichen, spannungsge
steuerten Oszillator 200 bestehend aus MOS FETs zeigt.
Wie in Fig. 2 gezeigt, ist der spannungsgesteuerte Oszillator 200 ein geschlossener
Schaltkreis bestehend aus 3 Wechselrichtern, die zusammengesetzt sind aus MOS
FETs 211, 221, MOS FETs 212, 222 bzw. MOS FETs 213, 223. An die Schaltelemente
("Gates") der MOS FETs 211, 212 und 213 wird eine Steuerspannung VC angelegt, um
die Ansprechzeit jedes Wechselrichters zu steuern, wobei die Frequenz des Output-
Signals VO des PLL-Schaltkreises bestimmt wird.
Wie vorstehend beschrieben kann die Frequenz des durch den spannungsgesteuerten
Oszillator 200 erzeugten Output-Signals VO über die Steuerspannung VC gesteuert
werden. Die Eigenschaften des spannungsgesteuerten Oszillators werden jedoch durch
Veränderungen der Stromquelle Vps leicht beeinflußt, wobei die Frequenz des Output-
Signals verändert wird, da jeder Inverter aus lediglich zwei MOS FETs besteht.
Die Fig. 3 ist eine Schaltkreisdarstellung, die eine Verzögerungseinheit 300 eines
anderen spannungsgesteuerten Oszillators zeigt. In vergleichbarer Art und Weise ist der
herkömmliche spannungsgesteuerte Oszillator ebenfalls ein geschlossener Schaltkreis
bestehend aus 3 Wechselrichtern.
Verglichen mit dem vorstehenden Wechselrichter, der nur ein Input-Terminal und ein
Output-Terminal aufweist, hat die in Fig. 3 gezeigte Verzögerungseinheit nicht nur ein
Input-Terminal IN und ein Output-Terminal OUT, sondern auch ein komplementäres
Input-Terminal IN-- und ein komplementäres Output-Terminal OUT--, um die
Empfindlichkeit gegenüber Schwankungen der Energiequelle Vps herabzusetzen. In
der Verzögerungseinheit 300 stellen die MOS FETs 311 und 312 einen Signalspeicher
schaltkreis ("Latch-circuit") dar. Die in Form einer Diode verbundenen MOS FETs 321
und 322 dienen als aktive Belastungselemente. Die MOS FETs 331 und 332 werden für
differentielle Inputs genutzt, deren Schaltelemente ("Gates") als Input-Terminal IN und
komplementäres Input-Terminal In-- dienen. Eine MOS FET 340 wird durch die
Steuerspannung VC gesteuert, wobei ein zur Steuerspannung VC direkt proportionaler
Drain-Strom (Stromquelle) geliefert wird und damit die Verzögerungszeit der
Verzögerungseinheit bestimmt wird. Daher kann die von einem geschlossenen, aus
mehreren Verzögerungseinheiten bestehenden Schaltkreis erzeugte Frequenz eines
oszillierenden Signals durch die Steuerspannung gesteuert werden.
Obwohl der aus den Verzögerungseinheiten 300 bestehende, spannungsgesteuerte
Oszillator eine bessere Leistung zeigt, benötigen 3 Schichten von MOS FETs, die
zwischen der Energiequelle Vps und dem Boden übereinander geschichtet sind, eine
höhere Betriebsspannung. Der Drain-Strom eines jeden MOS FET kann dargestellt
werden als:
Die niedrigste, von der Verzögerungseinheit 300 benötigte Betriebsspannung beträgt
2Vt + 3ΔV, wobei ΔV = Vgs-Vm.
Wie aus dem Vorstehenden ersichtlich ist, muß die Betriebsspannung über 2,7 V liegen,
wenn ΔV = 0,3 V und Vt = 0,9 V. Da jedoch die Energiequelle in einem Computersystem
2,5 V oder sogar lediglich 2,0 V betragen kann, kann die Verzögerungseinheit 300 in
diesem Fall nicht normal arbeiten.
Der Stand der Technik weist demzufolge die folgenden Nachteile auf:
- 1. Der erste herkömmliche, spannungsgesteuerte Oszillator hat eine einfache Struktur, wobei jedoch die Frequenz eines erzeugten, oszillierenden Signals durch Schwankungen der Stromquelle leicht beeinträchtigt wird.
- 2. Der zweite herkömmliche, spannungsgesteuerte Oszillator besitzt eine bessere Leistung. Allerdings braucht er eine höhere Betriebsspannung, so daß er die Erfordernisse eines Computersystems, bei dem eine mit Niederspannungs- Energiequelle eingesetzt wird, nicht erfüllt.
Im Hinblick auf das Vorstehende ist es eine Aufgabe der vorliegenden Erfindung einen
spannungsgesteuerten Niederspannungs-Oszillator mit geringen Schwankungen zur
Verfügung zu stellen.
Um die vorstehend genannte Aufgabe zu lösen, wird ein spannungsgesteuerter
Niederspannungsoszillator mit geringen Schwankungen vorgestellt, der eine Steuer
spannung empfängt und ein Output-Signal sowie ein komplementäres Output-Signal
erzeugt, mit einer Frequenz, die zur Steuerspannung direkt proportional ist.
Der spannungsgesteuerte Oszillator umfaßt:
eine erste Verzögerungseinheit, eine zweite Verzögerungseinheit und eine dritte Verzö gerungseinheit, die jeweils ein Input-Terminal, ein komplementäres Input-Terminal, ein Output-Terminal und ein komplementäres Output-Terminal aufweisen, sowie einen Steuerspannungs-Terminal, wobei das Input-Terminal und das komplementäre Input- Terminal der ersten Verzögerungseinheit mit dem komplementären Output-Terminal und dem Output-Terminal der dritten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der zweiten Verzö gerungseinheit mit dem Output-Terminal und dem komplementären Output-Terminal der ersten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der dritten Verzögerungseinheit mit dem kom plementären Output-Terminal und dem Output-Terminal der zweiten Verzögerungsein heit elektrisch verbunden sind, wobei das Output-Signal und das komplementäre Out put-Signal des Output-Terminals und des komplementären Output-Terminal der dritten Verzögerungseinheit sowie die an das Steuerspannungs-Terminal jeder Verzögerungs einheit angelegte Steuerspannung zur Steuerung der Verzögerungszeit zwischen dem Input und dem komplementären Input-Terminal und dem Output und dem komplementären Output-Terminal einer jeden Verzögerungseinheit verwendet werden.
eine erste Verzögerungseinheit, eine zweite Verzögerungseinheit und eine dritte Verzö gerungseinheit, die jeweils ein Input-Terminal, ein komplementäres Input-Terminal, ein Output-Terminal und ein komplementäres Output-Terminal aufweisen, sowie einen Steuerspannungs-Terminal, wobei das Input-Terminal und das komplementäre Input- Terminal der ersten Verzögerungseinheit mit dem komplementären Output-Terminal und dem Output-Terminal der dritten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der zweiten Verzö gerungseinheit mit dem Output-Terminal und dem komplementären Output-Terminal der ersten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der dritten Verzögerungseinheit mit dem kom plementären Output-Terminal und dem Output-Terminal der zweiten Verzögerungsein heit elektrisch verbunden sind, wobei das Output-Signal und das komplementäre Out put-Signal des Output-Terminals und des komplementären Output-Terminal der dritten Verzögerungseinheit sowie die an das Steuerspannungs-Terminal jeder Verzögerungs einheit angelegte Steuerspannung zur Steuerung der Verzögerungszeit zwischen dem Input und dem komplementären Input-Terminal und dem Output und dem komplementären Output-Terminal einer jeden Verzögerungseinheit verwendet werden.
Jede Verzögerungseinheit umfaßt eine erste MOS FET, eine zweite MOS FET, eine
erste Belastungseinrichtung, eine zweite Belastungseinrichtung, eine dritte MOS FET,
eine vierte MOS FET, eine erste Stromquelle und eine zweite Stromquelle.
Die Sources ("Kathode, Senke") der ersten MOS FET und der zweiten MOS FET sind
mit einer Energiequelle elektrisch verbunden. Das Schaltelement der zweiten MOS
FET ist mit der Drain ("Senke") der ersten MOS FET elektrisch verbunden. Die Drain
der zweiten MOS FET ist mit dem Schaltelement der ersten MOS FET elektrisch
verbunden.
Beide Terminals der ersten Belastungseinrichtung sind mit der Quelle bzw. der Drain
der ersten MOS FET elektrisch verbunden.
Beide Terminals der zweiten Belastungseinrichtung sind mit der Source bzw. der Drain
der zweiten MOS FET elektrisch verbunden.
Die dritte MOS FET besitzt eine Source, die mit der Stromquelle elektrisch verbunden
ist, ein Drain, die mit der Drain der ersten MOS FET elektrisch verbunden ist und ein
Schaltelement, das als Input-Terminal einer jeden Verzögerungseinheit dient.
Die vierte MOS FET besitzt eine Source, die mit der Stromquelle elektrisch verbunden
ist, eine Drain, die mit der Drain der zweiten MOS FET elektrisch verbunden ist, und
ein Schaltelement, das als komplementäres Input-Terminal einer jeden Verzögerungs
einheit dient.
Die erste Stromquelle besitzt ein erstes Terminal, ein zweites Terminal und ein
Steuerungsterminal für die Erzeugung eines zur Steuerspannung proportionalen Stroms
zwischen dem ersten und dem zweiten Terminal. Das erste Terminal ist mit der Drain
der ersten MOS FET elektrisch verbunden. Der zweite Anschlußpunkt ist elektrisch
geerdet. Das Steuerungs-Terminal dient als Steuerspannungs-Terminal zur Aufnahme
der Steuerspannung.
Die zweite Stromquelle besitzt ein erstes Terminal und ein Steuerungs-Terminal zur
Erzeugung eines Stroms proportional zur Steuerspannung zwischen dem ersten und
dem zweiten Terminal. Das erste Terminal ist mit der Drain der ersten MOS FET
elektrisch verbunden. Das zweite Terminal ist elektrisch geerdet. Das Steuerungs-
Terminal dient als Steuerspannungs-Terminal zum Empfang der Steuerspannung.
Gemäß einer erfindungsgemäßen Ausführungsform ist die erste Belastungseinrichtung
eine MOS FET, bei der das Schaltelement mit ihrer eigenen Drain elektrisch verbunden
ist, bei der die Source mit der Stromquelle elektrisch verbunden ist, und bei der die
Drain mit der Drain der ersten MOS FET elektrisch verbunden ist. Die zweite
Belastungseinrichtung ist eine MOS FET, bei der das Schaltelement mit ihrer eigenen
Drain elektrisch verbunden ist, bei der die Source mit der Stromquelle elektrisch
verbunden ist und bei der die Drain mit der Drain der zweiten MOS FET verbunden ist.
Des weiteren ist die erste Stromquelle eine MOS FET, bei der das Schaltelement als
Steuerungs-Terminal dient, bei der die Drain elektrisch mit der Drain der ersten MOS
FET verbunden ist und bei der die Source elektrisch geerdet ist. Ähnlich ist die zweite
Stromquelle eine MOS FET, bei der das Schaltelement als Steuerungs-Terminal dient,
bei der die Drain mit der Drain der zweiten MOS FET elektrisch verbunden ist und bei
der die Source elektrisch geerdet ist.
Alternativ besteht die erste Stromquelle aus einer fünften MOS FET und einer sechsten
MOS FET. Die fünfte MOS FET besitzt eine Drain, die elektrisch mit der Drain der
ersten MOS FET verbunden ist und ein Schaltelement, das elektrisch mit einer festen
Vorspannung verbunden ist. Die sechste MOS FET besitzt eine Quelle, die elektrisch
geerdet ist, eine Drain, die elektrisch mit der Quelle der fünften MOS FET verbunden
ist, und ein Schaltelement, das als Steuerungsschaltelement dient. Ähnlich besteht die
zweite Stromquelle aus einer siebten und einer achten MOS FET. Die siebte MOS FET
besitzt eine Drain, die elektrisch mit der Drain der zweiten MOS FET verbunden ist
und ein Schaltelement, das elektrisch mit einer festgelegten Vorspannung verbunden
ist. Die achte MOS FET besitzt eine Source, die elektrisch geerdet ist, eine Drain, die
elektrisch mit der Source der siebten MOS FET verbunden ist und ein Schaltelement,
das als Steuerungs-Terminal dient.
Die Erfindung wird durch die nachfolgende detaillierte Beschreibung und die
anliegenden Zeichnungen besser verständlich, wobei:
Fig. 1 eine Schaltanordnung ist, die einen allgemeinen spannungsgesteuerten
Oszillator zeigt;
Fig. 2 eine Schaltanordnung eines herkömmlichen, spannungsgesteuerten Oszillators,
der aus MOS FET Einheiten besteht, zeigt;
Fig. 3 eine Schaltanordnung darstellt, die eine Verzögerungseinheit eines anderen her
kömmlichen, spannungsgesteuerten Oszillators zeigt;
Fig. 4 eine Blockschaltanordnung eines erfindungsgemäßen spannungsgesteuerten
Oszillators zeigt;
Fig. 5 eine Schaltanordnung ist, die eine Verzögerungseinheit aus Fig. 4 zeigt;
Fig. 6 eine detaillierte Schaltandordnung von Fig. 5 zeigt; und
Fig. 7 eine weitere detaillierte Schaltanordnung von Fig. 5 zeigt.
Fig. 4 stellt eine Block-Schaltanordnung dar, die einen erfindungsgemäßen spannungs
gesteuerten Oszillator 400 zeigt. Wie in Fig. 4 gezeigt, wird der spannungsgesteuerte
Oszillator 400 durch eine Steuerspannung VC gesteuert, um ein Output-Signal VO mit
einer zur Steuerspannung proportionalen Frequenz zu erzeugen.
Der spannungsgesteuerte Oszillator 400 umfaßt nicht nur die Verzögerungseinheiten
411, 412 und 413, die einen geschlossenen Schaltkreis bilden, sondern auch eine Ver
zögerungseinheit 414 und einen Pegelschieber 420, die der Verzögerungseinheit 413
folgen. Die Verzögerungseinheit 414 kann einen Rücklaufen des Output-Signals VO in
den geschlossenen Schaltkreis (umfassend die Verzögerungseinheiten 411, 412 und
413) verhindern, um die Schwingungsfrequenz zu verschieben. Der Pegelschieber 420
wird verwendet, um ein differentielles Output-Signal von der Verzögerungseinheit 414
in das Eintakt-Output-Signal VO umzuwandeln.
Jede Verzögerungseinheit 411, 412 und 413 mit gleicher Schaltkreis-Struktur und
Eigenschaften besitzt ein Input-Terminal IN, ein komplementäres Input-Terminal IN--,
ein Output-Terminal OUT, ein komplementäres Output-Terminal OUT-- und ein
Steuerspannungs-Terminal VC. Der Signalzustand des Input-Terminals IN ist komple
mentär zu dem des komplementären Input-Terminals IN--, während der Signalzustand
des Output-Terminals OUT komplementär ist zu dem des komplementären Output-
Terminals OUT--. Weiterhin ist während eines stabilen Zustandes einer jeden Ver
zögerungseinheit der Signalzustand des Input-Terminals IN dem des komplementären
Output-Terminals OUT entgegengesetzt. So weist beispielsweise dann, wenn das
Input-Terminal IN ein hohes Potential aufweist, das komplementäre Output-Terminal
OUT-- ein niedriges Potential auf, und umgekehrt. Vergleichsweise ist der Signalzu
stand des komplementären Input-Terminals IN-- auch entgegengesetzt zu dem des Out
put-Terminals OUT. Der Signalzustand am Output-Terminal einer jeden Verzöge
rungseinheit verändert sich in Folge der Änderung des Signalzustandes am Input-
Terminal. Die Umwandlungsgeschwindigkeit des Signalzustandes am Output-Terminal
wird durch das Potential am Steuerspannungs-Terminal bestimmt. Daher kann die Ver
zögerung zwischen dem Input-Terminal und dem Output-Terminal gesteuert werden.
Die Art, die Verzögerungseinheiten 411, 412 und 413 in Serie zu verknüpfen, wird
nachfolgend erläutert. Das Output-Terminal OUT und das komplementäre Output-
Terminal OUT-- der Verzögerungseinheit 411 sind elektrisch mit dem komplementären
Input-Terminal IN-- bzw. dem Input-Terminal IN der Verzögerungseinheit 412 verbun
den. Das Output-Terminal OUT und das komplementäre Output-Terminal OUT-- der
Verzögerungseinheit 413 sind elektrisch mit dem komplementären Input-Terminal IN-
bzw. dem Input-Terminal IN der Verzögerungseinheit 413 verbunden. Das Output-
Terminal OUT und das komplementäre Output-Terminal OUT-- der Verzögerungs
einheit 413 sind elektrisch mit dem komplementären Input-Terminal IN-- und mit dem
Input-Terminal IN der Verzögerungseinheit 411 verbunden. Wie aus dem Vorstehen
den leicht ersichtlich, sind die Verzögerungseinheiten 411, 412 und 413 elektrisch in
Reihe verbunden, wobei ein oszillierender geschlossener Schaltkreis gebildet wird. Des
weiteren wird an dem Steuerspannungs-Terminal einer jeden Verzögerungseinheit eine
Steuerspannung VC angelegt, um die Verzögerung zwischen dem Input- und dem
komplementären Input-Terminal IN, IN-- und dem Output- und dem komplementären
Output-Terminal OUT, OUT-- zu steuern.
Die Fig. 5 stellt eine Schaltanordnung dar, die eine Verzögerungseinheit aus Fig. 4 zeigt.
Der Verzögerungseinheit ist hier eine andere Referenznummer 500 zugeordnet. Die
Verzögerungseinheit 500 umfaßt MOS FETs 511, 512, 531 und 532, Stromquellen 541
und 542 und Belastungseinrichtungen 521 und 522. Die MOS FETs 511, 512, 531 und
532 sind MOS FETs vom P-Typ.
Wie in Fig. 5 gezeigt, sind die MOS FETs 511 und 512 elektrisch miteinander
verbunden, wodurch ein Signalspeicher-Schaltkreis gebildet wird. Beide Terminals der
Belastungseinrichtung 521 sind elektrisch mit der Source und der Drain von MOS FET
511 verbunden, während beide Terminals der Belastungseinrichtung mit der Source
und der Drain der MOS FET verbunden sind.
Die Source und die Drain der MOS FET 531 sind elektrisch mit der Source und der
Drain der MOS FET 511 verbunden. Das Schaltelement der MOS FET 531 dient als
Input-Terminal IN. Vergleichbar sind die Source und die Drain der MOS FET 532
elektrisch mit der Source und der Drain der MOS FET 512 verbunden. Das
Schaltelement der MOS FET 532 dient als komplementäres Input-Terminal IN--.
Ein Output-Terminal OUT stellt den Auslaß von der Drain der MOS FET 512 dar,
während ein komplementäres Output-Terminal OUT-- den Auslaß von der Drain der
MOS FET 511 darstellt.
Des weiteren ist die Stromquelle 541 elektrisch zwischen der Drain der MOS FET 511
und der Erdung geschaltet, während die Stromquelle 541 elektrisch zwischen der Drain
der MOS FET 512 und die Erdung geschaltet ist. Die Stromquellen 541 und 542
werden beide durch eine Steuerspannung VC geregelt, wobei ein zur Steuerspannung
VC proportionaler Strom erzeugt wird. Die Signalverzögerung der Verzögerungseinheit
500 wird vollständig durch die Steuerspannung VC geregelt, wobei die Frequenz eines
oszillierenden Signals, das von einem spannungsgesteuerten, die Verzögerungs
einheiten 500 umfassenden, Oszillator erzeugt wird, verändert wird. Ein weiterer Vor
teil ist, daß die Schwingungsfrequenz des spannungsgesteuerten Oszillators nur durch
die Steuerspannung VC geregelt wird. Das heißt, die Schwingungsfrequenz wird durch
den erzeugten Strom bestimmt und unabhängig von der Spannung der Energiequelle
Vps. Solange MOS FETs, die als die Stromquellen dienen, innerhalb des Sättigungs
bereichs arbeiten können, d. h. ein entsprechender Strom konstant ist, wird die
Schwingungsfrequenz nur durch die Steuerspannung VC bestimmt und ist unabhängig
von der Energiequelle Vps.
In praktischen Anwendungen können die Belastungseinrichtungen 521, 522 und die
Stromquellen 541, 542 der Verzögerungseinheit 500 MOS FETs sein. Die Fig. 6 stellt
eine detaillierte Schaltkreisanordnung einer Verzögerungseinheit der Fig. 5 dar. Wie aus
Fig. 6 ersichtlich, sind, abgesehen davon, daß die Beslastungsvorrichtungen 521, 522
und die Stromquellen 541, 542 durch MOS FETs ersetzt sind, andere Teile der Ver
zögerungseinheit 600 die gleichen wie in der Verzögerungseinheit 500, und mit den
gleichen Bezugszeichen gekennzeichnet.
Unter Bezug auf Fig. 6, ist das Schaltelement einer MOS FET 621 elektrisch mit seiner
eigenen Drain verbunden, wobei eine aktive Belastungseinrichtung in Form einer
Diode gebildet wird. Die MOS FET 621 wird dazu verwendet, um die Belastungs
einrichtung 521, die elektrisch zwischen die Quelle und der Drain der MOS FET 511
geschaltet ist, zu ersetzen. Ähnlich ist das Schaltelement einer MOS FET 622 elektrisch
mit seiner eigenen Drain verbunden, wobei eine aktive Belastungseinrichtung in Form
einer Diode gebildet wird. Die MOS FET 622 wird dazu verwendet, die
Belastungseinrichtung 522, die elektrisch zwischen die Quelle und der Drain der MOS
FET 512 geschaltet ist, zu ersetzen.
Die MOS FET 641 fungiert als die Stromquelle 541. Eine Steuerspannung VC wird
elektrisch an das Schaltelement der MOS FET 641 angelegt. Der Drain-Strom der
MOS FET 641 ist direkt proportional zum Quadrat der Steuerspannung VC. In
ähnlicher Art und Weise fungiert die MOS FET als die Stromquelle 542. Die
Steuerspannung VC ist ebenso mit dem Schaltelement der MOS FET 642 elektrisch
verbunden. Der Drain-Strom der MOS FET 642 ist ebenfalls direkt proportional zum
Quadrat der Steuerspannung VC. Die Signalverzögerung der Verzögerungseinheit 600
wird durch die Steuerspannung VC vollständig geregelt, so daß die Frequenz eines
oszillierenden Signals, das durch einen die Verzögerungseinheiten 600 umfassenden
spannungsgesteuerten Oszillator erzeugt wird, verändert werden kann.
Die Fig. 7 stellt eine weitere detaillierte Schaltkreisanordnung einer Verzögerungs
einheit von Fig. 5 dar.
Wie in Fig. 7 gezeigt, werden, um die Eigenschaften einer jeden Verzögerungseinheit
zu verbessern, zwei MOS FETs 741, 641 elektrisch in Kaskaden verbunden, um als
Kaskaden-Stromquelle 542 zu fungieren. Des weiteren werden die Schaltelemente der
MOS FETs 741, 742 elektrisch mit einer festgelegten Vorspannung Vbias verbunden.
Eine Steuerspannung VC wird an die Schaltelemente der MOS FETs 641, 642 ange
legt, um die Amplitude des erzeugten Stroms zu regeln. Da zwei elektrisch in Reihe
verbundene MOS FETs eine viel höhere Output-Impedanz aufweisen, können sie als
ideale Stromquelle betrachtet werden. Dadurch kann ein erzeugter Strom stabiler sein,
was zu einer stabilen Oszillationsfrequenz führt, die nicht leicht durch Schwankungen
der Energiequelle Vps und der Steuerspannung VC beeinträchtigt werden kann.
Bei einem erfindungsgemäßen spannungsgesteuerten Oszillator weist jede Verzöge
rungseinheit eine symmetrische differentielle Struktur auf. Der entsprechende Schalt
kreis einer jeden Verzögerungseinheit ist der gleiche wie in Fig. 3 gezeigt. Daher ist
eine Beeinträchtigung der Frequenz eines erzeugten oszillierenden Signals durch die
Schwankung der Energiequelle nicht möglich, welche folglich eine nur geringe
Schwankung aufweist, sondern die Betriebsspannung einer Energiequelle ist, da
zwischen der Energiequelle und der Erdung nur zwei FETs gebildet werden, auf
Vt + 2ΔV vermindert.
Unter der gleichen Annahme wie vorstehend erwähnte kann dann, wenn ΔV 0,3 V und
Vt 0,9 V beträgt, die Betriebsspannung für normalen Betrieb auf sogar 1,5 V gesenkt
werden. Daher erfüllt ein erfindungsgemäßer spannungsgesteuerter Oszillator die
Erfordernisse eines Niederspannungsbetriebs.
Verglichen mit dem Stand der Technik weist ein erfindungsgemäßer,
spannungsgesteuerter Oszillator die folgenden Vorteile auf:
- 1. Eine symmetrische, differentielle Struktur wird angenommen, wobei verhindert wird, daß die Frequenz eines erzeugten oszillierenden Signals durch die Schwankung der Energiequelle beeinträchtigt wird.
- 2. In dem spannungsgesteuerten Oszillator enthaltene Verzögerungseinheiten können ohne jegliche Auswirkung auf deren Leistung bei einer niedrigeren Betriebsspannung arbeiten. Daher erfüllt der spannungsgesteuerte Oszillator die Erfordernisse von Computern, mit einer Niedervolt-Energiequelle zu arbeiten.
Obwohl die Erfindung anhand von Beispielen und im Hinblick auf die bevorzugte
Ausführungsform beschrieben wurde, sollte klar sein, daß die Erfindung nicht auf die
offenbarten Ausführungsformen beschränkt ist. Sie soll vielmehr verschiedene Ab
änderungen und vergleichbare Anordnungen umfassen, die dem Fachmann offen
sichtlich sind. Daher sollte der Umfang der anliegenden Ansprüche eine möglichst
breite Interpretation erfahren, so daß alle derartigen Abänderungen und ähnliche
Anordnungen umfaßt werden.
Claims (11)
1. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite
zum Empfang einer Steuerspannung und zum Erzeugen eines Output-Signals und eines
komplementären Output-Signals, deren Frequenzen jeweils proportional zur Steuer
spannung ist, wobei der spannungsgesteuerte Oszillator umfaßt:
eine erste Verzögerungseinheit, eine zweite Verzögerungseinheit und eine dritte Verzögerungseinheit, die jeweils ein Input-Terminal, ein komplementäres Input- Terminal, ein Output-Terminal, ein komplementäres Output-Terminal, sowie ein Steuerspannungs-Terminal aufweisen, wobei das Input-Terminal und das komplemen täre Input-Terminal der ersten Verzögerungseinheit mit dem komplementären Output- Terminal und dem Output-Terminal der dritten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der zweiten Verzögerungseinheit mit dem Output-Terminal und dem komplementären Output-Terminal der ersten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der dritten Ver zögerungseinheit mit dem komplementären Output-Terminal und dem Output-Terminal der zweiten Verzögerungseinheit elektrisch verbunden sind, wobei die an das Steuer spannungs-Terminal einer jeden Verzögerungseinheit angelegte Steuerspannung zur Steuerung der Verzögerungszeit zwischen dem Input- und dem komplementären Input- Terminal und dem Output- und dem komplementären Output-Terminal einer jeden Verzögerungseinheit verwendet wird, worin jede Verzögerungseinheit umfaßt:
eine erste MOS FET, deren Source elektrisch mit einer Stromquelle verbunden ist;
eine zweite MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei das Schaltelement elektrisch mit der Drain der ersten MOS FET verbunden ist und wobei der Drain elektrisch mit dem Schaltelement der ersten MOS FET ver bunden ist;
eine erste Belastungseinrichtung, deren beide Terminals elektrisch mit der Source bzw. der Drain der ersten MOS FET verbunden ist;
eine zweite Belastungseinrichtung, deren beide Terminals elektrisch mit der Source bzw. der Drain der zweiten MOS FET verbunden sind;
eine dritte MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei der Drain elektrisch mit der Drain der ersten MOS FET verbunden ist und wobei das Schaltelement als Input-Terminal für jede Verzögerungseinheit dient;
eine vierte MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei der Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist und wobei das Schaltelement als komplementäres Input-Terminal für die Verzögerungseinheit dient;
eine erste Stromquelle mit einem ersten Terminal, einem zweiten Terminal und einem Steuerungs-Terminal zur Erzeugung eines zur Steuerspannung proportionalen Stroms zwischen dem ersten Terminal und dem zweiten Terminal, wobei das erste Terminal elektrisch mit der Drain der ersten MOS FET verbunden ist, wobei das zweite Terminal elektrisch geerdet ist, und wobei das Steuerungs-Terminal als Steuerspannungs-Terminal zum Empfang der Steuerspannung dient; und
eine zweite Stromquelle mit einem ersten Terminal, einem zweiten Terminal und einem Steuerungs-Terminal zum Erzeugen eines zur Steuerspannung proportionalen Stroms zwischen dem ersten Terminal und dem zweiten Terminal, wobei das erste Terminal elektrisch mit der Drain der zweiten MOS FET verbunden ist, wobei das zweite Terminal elektrisch geerdet ist, und wobei das Steuerungs-Terminal als Steuerspannungs-Terminal zum Empfang der Steuerspannung dient.
eine erste Verzögerungseinheit, eine zweite Verzögerungseinheit und eine dritte Verzögerungseinheit, die jeweils ein Input-Terminal, ein komplementäres Input- Terminal, ein Output-Terminal, ein komplementäres Output-Terminal, sowie ein Steuerspannungs-Terminal aufweisen, wobei das Input-Terminal und das komplemen täre Input-Terminal der ersten Verzögerungseinheit mit dem komplementären Output- Terminal und dem Output-Terminal der dritten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der zweiten Verzögerungseinheit mit dem Output-Terminal und dem komplementären Output-Terminal der ersten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der dritten Ver zögerungseinheit mit dem komplementären Output-Terminal und dem Output-Terminal der zweiten Verzögerungseinheit elektrisch verbunden sind, wobei die an das Steuer spannungs-Terminal einer jeden Verzögerungseinheit angelegte Steuerspannung zur Steuerung der Verzögerungszeit zwischen dem Input- und dem komplementären Input- Terminal und dem Output- und dem komplementären Output-Terminal einer jeden Verzögerungseinheit verwendet wird, worin jede Verzögerungseinheit umfaßt:
eine erste MOS FET, deren Source elektrisch mit einer Stromquelle verbunden ist;
eine zweite MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei das Schaltelement elektrisch mit der Drain der ersten MOS FET verbunden ist und wobei der Drain elektrisch mit dem Schaltelement der ersten MOS FET ver bunden ist;
eine erste Belastungseinrichtung, deren beide Terminals elektrisch mit der Source bzw. der Drain der ersten MOS FET verbunden ist;
eine zweite Belastungseinrichtung, deren beide Terminals elektrisch mit der Source bzw. der Drain der zweiten MOS FET verbunden sind;
eine dritte MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei der Drain elektrisch mit der Drain der ersten MOS FET verbunden ist und wobei das Schaltelement als Input-Terminal für jede Verzögerungseinheit dient;
eine vierte MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei der Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist und wobei das Schaltelement als komplementäres Input-Terminal für die Verzögerungseinheit dient;
eine erste Stromquelle mit einem ersten Terminal, einem zweiten Terminal und einem Steuerungs-Terminal zur Erzeugung eines zur Steuerspannung proportionalen Stroms zwischen dem ersten Terminal und dem zweiten Terminal, wobei das erste Terminal elektrisch mit der Drain der ersten MOS FET verbunden ist, wobei das zweite Terminal elektrisch geerdet ist, und wobei das Steuerungs-Terminal als Steuerspannungs-Terminal zum Empfang der Steuerspannung dient; und
eine zweite Stromquelle mit einem ersten Terminal, einem zweiten Terminal und einem Steuerungs-Terminal zum Erzeugen eines zur Steuerspannung proportionalen Stroms zwischen dem ersten Terminal und dem zweiten Terminal, wobei das erste Terminal elektrisch mit der Drain der zweiten MOS FET verbunden ist, wobei das zweite Terminal elektrisch geerdet ist, und wobei das Steuerungs-Terminal als Steuerspannungs-Terminal zum Empfang der Steuerspannung dient.
2. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite
nach Anspruch 1, worin die erste Belastungseinrichtung eine MOS FET ist, deren
Schaltelement elektrisch mit deren eigener Drain verbunden, wobei die Source
elektrisch mit der Energiequelle verbunden ist und die Drain elektrisch mit der Drain
der ersten MOS FET verbunden ist.
3. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite
nach Anspruch 1, worin die zweite Belastungseinrichtung eine MOS FET ist, deren
Schaltelement elektrisch mit deren eigener Drain verbunden ist, wobei die Source
elektrisch mit der Stromquelle verbunden ist und die Drain elektrisch mit der Drain der
zweiten MOS FET verbunden ist.
4. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite
nach Anspruch 1, worin die erste Stromquelle eine MOS FET ist, deren Schaltelement
als das Steuer-Terminal dient, wobei die Drain elektrisch mit der Drain der ersten MOS
FET verbunden ist und die Source elektrisch geerdet ist.
5. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite
nach Anspruch 1, worin die zweite Stromquelle eine MOS FET ist, deren Schalt
element als das Steuer-Terminal dient, wobei die Drain elektrisch mit der Drain der
zweiten MOS FET verbunden ist und die Quelle elektrisch geerdet ist.
6. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite
nach Anspruch 1, worin die erste Stromquelle eine fünfte MOS FET und eine sechste
MOS FET umfaßt, wobei die fünfte MOS FET eine elektrisch mit der Drain der ersten
MOS FET verbundene Drain aufweist, und ein Schaltelement, das elektrisch mit einer
festgelegten Vorspannung verbunden ist und wobei die sechste MOS FET eine
elektrisch geerdete Source aufweist, sowie eine Drain, die elektrisch mit der Source der
fünften MOS FET verbunden ist, und ein Schaltelement aufweist, das als das Steuer-
Schaltelement dient.
7. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite
nach Anspruch 1, worin die zweite Stromquelle eine siebte MOS FET und eine achte
MOS FET umfaßt, wobei die siebte MOS FET eine Drain aufweist, die elektrisch mit
der Drain der zweiten MOS FET verbunden ist, ein Schaltelement, das elektrisch mit
einer festen Vorspannung verbunden ist, und worin die achte MOS FET eine elektrisch
geerdete Source aufweist, sowie eine Drain, die elektrisch mit der Source der siebten
MOS FET verbunden ist, und ein Schaltelement, das als das Steuerungs-Schaltelement
dient.
8. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite
zum Empfangen einer Steuerspannung und Erzeugen eines Output-Signals und eines
komplementären Output-Signals, deren Frequenz jeweils proportional zur
Steuerspannung ist, wobei der spannungsgesteuerte Oszillator umfaßt:
eine erste Verzögerungseinheit, eine zweite Verzögerungseinheit und eine dritte Verzögerungseinheit, die jeweils ein Input-Terminal, ein komplementäres Input- Terminal, ein Output-Terminal, ein komplementäres Output-Terminal, sowie ein Steuerspannungs-Terminal aufweisen, wobei das Input-Terminal und das komplemen täre Input-Terminal der ersten Verzögerungseinheit mit dem komplementären Output- Terminal und dem Output-Terminal der dritten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der zweiten Verzögerungseinheit mit dem komplementären Output-Terminal und dem Output-Terminal der ersten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der dritten Verzögerungs einheit mit dem komplementären Output-Terminal und dem Output-Terminal der zweiten Verzögerungseinheit elektrisch verbunden sind, wobei das Output-Signal und das komplementäre Output-Signal von dem Output-Terminal und dem komplementären Output-Terminal der dritten Verzögerungseinheit und die an das Steuerspannungs- Terminal einer jeden Verzögerungseinheit angelegte Steuerspannung zur Steuerung der Verzögerungszeit zwischen dem Input- und dem komplementären Input-Terminal und dem Output- und dem komplementären Output-Terminal einer jeden Verzögerungseinheit verwendet wird, worin jede Verzögerungseinheit umfaßt:
eine erste MOS FET, deren Source elektrisch mit einer Stromquelle verbunden ist;
eine zweite MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei das Schaltelement elektrisch mit der Drain der ersten MOS FET verbunden ist und wobei der Drain elektrisch mit dem Schaltelement der ersten MOS FET verbunden ist;
eine dritte MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei die Drain elektrisch mit der Drain der ersten MOS FET verbunden ist, und wobei das Schaltelement als Input-Terminal einer jeden Verzögerungseinheit dient;
eine vierte MOS FET, deren Quelle elektrisch mit der Energiequelle verbunden ist, wobei die Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist, und wobei das Schaltelement als das komplementäre Input-Terminal einer jeden Verzögerungseinheit dient;
eine fünfte MOS FET deren Schaltelement elektrisch mit der eigenen Drain ver bunden ist, wobei die Drain elektrisch mit der Stromquelle verbunden ist und wobei die Drain elektrisch mit der Drain der ersten MOS FET verbunden ist;
eine sechste MOS FET, deren Schaltelement elektrisch mit der eigenen Drain verbunden ist, wobei die Source elektrisch mit der Stromquelle verbunden ist und wobei die Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist;
eine siebte MOS FET, wobei das Schaltelement als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Drain der ersten MOS FET verbunden ist und wobei die Source elektrisch geerdet ist; und
eine achte MOS FET, wobei das Schaltelement als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist und wobei die Source geerdet ist.
eine erste Verzögerungseinheit, eine zweite Verzögerungseinheit und eine dritte Verzögerungseinheit, die jeweils ein Input-Terminal, ein komplementäres Input- Terminal, ein Output-Terminal, ein komplementäres Output-Terminal, sowie ein Steuerspannungs-Terminal aufweisen, wobei das Input-Terminal und das komplemen täre Input-Terminal der ersten Verzögerungseinheit mit dem komplementären Output- Terminal und dem Output-Terminal der dritten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der zweiten Verzögerungseinheit mit dem komplementären Output-Terminal und dem Output-Terminal der ersten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der dritten Verzögerungs einheit mit dem komplementären Output-Terminal und dem Output-Terminal der zweiten Verzögerungseinheit elektrisch verbunden sind, wobei das Output-Signal und das komplementäre Output-Signal von dem Output-Terminal und dem komplementären Output-Terminal der dritten Verzögerungseinheit und die an das Steuerspannungs- Terminal einer jeden Verzögerungseinheit angelegte Steuerspannung zur Steuerung der Verzögerungszeit zwischen dem Input- und dem komplementären Input-Terminal und dem Output- und dem komplementären Output-Terminal einer jeden Verzögerungseinheit verwendet wird, worin jede Verzögerungseinheit umfaßt:
eine erste MOS FET, deren Source elektrisch mit einer Stromquelle verbunden ist;
eine zweite MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei das Schaltelement elektrisch mit der Drain der ersten MOS FET verbunden ist und wobei der Drain elektrisch mit dem Schaltelement der ersten MOS FET verbunden ist;
eine dritte MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei die Drain elektrisch mit der Drain der ersten MOS FET verbunden ist, und wobei das Schaltelement als Input-Terminal einer jeden Verzögerungseinheit dient;
eine vierte MOS FET, deren Quelle elektrisch mit der Energiequelle verbunden ist, wobei die Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist, und wobei das Schaltelement als das komplementäre Input-Terminal einer jeden Verzögerungseinheit dient;
eine fünfte MOS FET deren Schaltelement elektrisch mit der eigenen Drain ver bunden ist, wobei die Drain elektrisch mit der Stromquelle verbunden ist und wobei die Drain elektrisch mit der Drain der ersten MOS FET verbunden ist;
eine sechste MOS FET, deren Schaltelement elektrisch mit der eigenen Drain verbunden ist, wobei die Source elektrisch mit der Stromquelle verbunden ist und wobei die Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist;
eine siebte MOS FET, wobei das Schaltelement als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Drain der ersten MOS FET verbunden ist und wobei die Source elektrisch geerdet ist; und
eine achte MOS FET, wobei das Schaltelement als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist und wobei die Source geerdet ist.
9. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite
nach Anspruch 8, worin die fünfte MOS FET und die sechste MOS FET als aktive
Belastungseinrichtungen dienen.
10. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite
nach Anspruch 9, worin die siebte MOS FET und die achte MOS FET als Stromquellen
dienen.
11. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite
zum Empfang einer Steuerspannung und zum Erzeugen eines Output-Signals und eines
komplementären Output-Signals, deren Frequenz jeweils proportional zur
Steuerspannung ist, wobei der spannungsgesteuerte Oszillator umfaßt:
eine erste Verzögerungseinheit, eine zweite Verzögerungseinheit und eine dritte Verzögerungseinheit, die jeweils ein Input-Terminal, ein komplementäres Input- Terminal, ein Output-Terminal, ein komplementäres Output-Terminal, sowie ein Steuerspannungs-Terminal aufweisen, wobei das Input-Terminal und das komplemen täre Input-Terminal der ersten Verzögerungseinheit mit dem komplementären Output- Terminal und dem Output-Terminal der dritten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der zweiten Verzögerungseinheit mit dem komplementären Output-Terminal und dem Output-Terminal der ersten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der dritten Verzögerungs einheit mit dem komplementären Output-Terminal und dem Output-Terminal der zweiten Verzögerungseinheit elektrisch verbunden sind, wobei die an das Steuer spannungs-Terminal einer jeden Verzögerungseinheit angelegte Steuerspannung zur Steuerung der Verzögerungszeit zwischen dem Input- und dem komplementären Input- Terminal und dem Output- und dem komplementären Output-Terminal einer jeden Verzögerungseinheit verwendet wird, worin jede Verzögerungseinheit umfaßt:
eine erste MOS FET, deren Source elektrisch mit einer Stromquelle verbunden ist;
eine zweite MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei das Schaltelement elektrisch mit der Drain der ersten MOS FET verbunden ist und wobei die Drain elektrisch mit dem Schaltelement der ersten MOS FET verbunden ist;
eine dritte MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei die Drain elektrisch mit der Drain der ersten MOS FET verbunden ist, und wobei das Schaltelement als Input-Terminal einer jeden Verzögerungseinheit dient;
eine vierte MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei die Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist, und wobei das Schaltelement als das komplementäre Input-Terminal einer jeden Verzögerungseinheit dient;
eine fünfte MOS FET deren Schaltelement elektrisch mit der eigenen Drain ver bunden ist, wobei die Drain elektrisch mit der Stromquelle verbunden ist und wobei die Drain elektrisch mit der Drain der ersten MOS FET verbunden ist;
eine sechste MOS FET, deren Schaltelement elektrisch mit der eigenen Drain verbunden ist, wobei die Source elektrisch mit der Stromquelle verbunden ist und wobei die Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist;
eine siebte MOS FET, wobei das Schaltelement als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Drain der ersten MOS FET verbunden ist und wobei die Source elektrisch geerdet ist;
eine achte MOS FET, deren Schaltelement als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist und wobei die Source elektrisch geerdet ist;
eine neunte MOS FET, deren Schaltelement mit einer festen Vorspannung ver bunden ist und deren Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist, und
eine zehnte MOS FET, deren Schaltelement als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Source der neunten MOS FET verbunden ist und wobei die Source elektrisch geerdet ist.
eine erste Verzögerungseinheit, eine zweite Verzögerungseinheit und eine dritte Verzögerungseinheit, die jeweils ein Input-Terminal, ein komplementäres Input- Terminal, ein Output-Terminal, ein komplementäres Output-Terminal, sowie ein Steuerspannungs-Terminal aufweisen, wobei das Input-Terminal und das komplemen täre Input-Terminal der ersten Verzögerungseinheit mit dem komplementären Output- Terminal und dem Output-Terminal der dritten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der zweiten Verzögerungseinheit mit dem komplementären Output-Terminal und dem Output-Terminal der ersten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der dritten Verzögerungs einheit mit dem komplementären Output-Terminal und dem Output-Terminal der zweiten Verzögerungseinheit elektrisch verbunden sind, wobei die an das Steuer spannungs-Terminal einer jeden Verzögerungseinheit angelegte Steuerspannung zur Steuerung der Verzögerungszeit zwischen dem Input- und dem komplementären Input- Terminal und dem Output- und dem komplementären Output-Terminal einer jeden Verzögerungseinheit verwendet wird, worin jede Verzögerungseinheit umfaßt:
eine erste MOS FET, deren Source elektrisch mit einer Stromquelle verbunden ist;
eine zweite MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei das Schaltelement elektrisch mit der Drain der ersten MOS FET verbunden ist und wobei die Drain elektrisch mit dem Schaltelement der ersten MOS FET verbunden ist;
eine dritte MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei die Drain elektrisch mit der Drain der ersten MOS FET verbunden ist, und wobei das Schaltelement als Input-Terminal einer jeden Verzögerungseinheit dient;
eine vierte MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei die Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist, und wobei das Schaltelement als das komplementäre Input-Terminal einer jeden Verzögerungseinheit dient;
eine fünfte MOS FET deren Schaltelement elektrisch mit der eigenen Drain ver bunden ist, wobei die Drain elektrisch mit der Stromquelle verbunden ist und wobei die Drain elektrisch mit der Drain der ersten MOS FET verbunden ist;
eine sechste MOS FET, deren Schaltelement elektrisch mit der eigenen Drain verbunden ist, wobei die Source elektrisch mit der Stromquelle verbunden ist und wobei die Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist;
eine siebte MOS FET, wobei das Schaltelement als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Drain der ersten MOS FET verbunden ist und wobei die Source elektrisch geerdet ist;
eine achte MOS FET, deren Schaltelement als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist und wobei die Source elektrisch geerdet ist;
eine neunte MOS FET, deren Schaltelement mit einer festen Vorspannung ver bunden ist und deren Drain elektrisch mit der Drain der zweiten MOS FET verbunden ist, und
eine zehnte MOS FET, deren Schaltelement als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Source der neunten MOS FET verbunden ist und wobei die Source elektrisch geerdet ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW087117425A TW388807B (en) | 1998-10-21 | 1998-10-21 | Low voltage and low jitter voltage controlled oscillator |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19946154A1 true DE19946154A1 (de) | 2000-06-08 |
DE19946154C2 DE19946154C2 (de) | 2003-03-20 |
Family
ID=21631719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19946154A Expired - Lifetime DE19946154C2 (de) | 1998-10-21 | 1999-09-27 | Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite |
Country Status (4)
Country | Link |
---|---|
US (1) | US6043719A (de) |
JP (1) | JP3723957B2 (de) |
DE (1) | DE19946154C2 (de) |
TW (1) | TW388807B (de) |
Families Citing this family (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100351889B1 (ko) * | 1998-11-13 | 2002-11-18 | 주식회사 하이닉스반도체 | 카스(cas)레이턴시(latency) 제어 회로 |
IT1303203B1 (it) * | 1998-11-26 | 2000-10-30 | Cselt Ct Studi E Lab T | Elemento di ritardo a elevata sintonizzabilita' realizzatoin tecnologia cmos |
US6469585B1 (en) * | 2000-07-25 | 2002-10-22 | Regents Of The University Of Minnesota | Low phase noise ring-type voltage controlled oscillator |
JP4601787B2 (ja) * | 2000-09-05 | 2010-12-22 | 旭化成エレクトロニクス株式会社 | 発振器 |
US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
JP2002290212A (ja) * | 2001-03-27 | 2002-10-04 | Nec Corp | 電圧制御発振器 |
KR100400317B1 (ko) * | 2001-06-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 클럭 동기 장치의 지연 회로 |
US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
US7844437B1 (en) | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
US7770113B1 (en) | 2001-11-19 | 2010-08-03 | Cypress Semiconductor Corporation | System and method for dynamically generating a configuration datasheet |
US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
US7774190B1 (en) | 2001-11-19 | 2010-08-10 | Cypress Semiconductor Corporation | Sleep and stall in an in-circuit emulation system |
US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
US7308608B1 (en) | 2002-05-01 | 2007-12-11 | Cypress Semiconductor Corporation | Reconfigurable testing system and method |
US7761845B1 (en) | 2002-09-09 | 2010-07-20 | Cypress Semiconductor Corporation | Method for parameterizing a user module |
US6911857B1 (en) * | 2002-11-26 | 2005-06-28 | Cypress Semiconductor Corporation | Current controlled delay circuit |
US7012459B2 (en) * | 2003-04-02 | 2006-03-14 | Sun Microsystems, Inc. | Method and apparatus for regulating heat in an asynchronous system |
JP4296492B2 (ja) | 2003-12-01 | 2009-07-15 | ソニー株式会社 | ラッチ回路、シフトレジスタ回路、表示装置の駆動回路、表示装置 |
US7295049B1 (en) | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
US6965273B2 (en) * | 2004-03-30 | 2005-11-15 | Via Technologies, Inc. | Oscillator with improved parameters variation tolerance |
US8286125B2 (en) | 2004-08-13 | 2012-10-09 | Cypress Semiconductor Corporation | Model for a hardware device-independent method of defining embedded firmware for programmable systems |
US8069436B2 (en) | 2004-08-13 | 2011-11-29 | Cypress Semiconductor Corporation | Providing hardware independence to automate code generation of processing device firmware |
US7113048B2 (en) * | 2004-11-12 | 2006-09-26 | International Business Machines Corporation | Ultra high frequency ring oscillator with voltage controlled frequency capabilities |
US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
US20060267659A1 (en) * | 2005-05-26 | 2006-11-30 | Jiu-Liang Tsai | High-speed, low-noise voltage-controlled delay cell |
US8089461B2 (en) | 2005-06-23 | 2012-01-03 | Cypress Semiconductor Corporation | Touch wake for electronic devices |
US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
US7307483B2 (en) * | 2006-02-03 | 2007-12-11 | Fujitsu Limited | Electronic oscillators having a plurality of phased outputs and such oscillators with phase-setting and phase-reversal capability |
US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
JP4932322B2 (ja) * | 2006-05-17 | 2012-05-16 | オンセミコンダクター・トレーディング・リミテッド | 発振回路 |
KR100795007B1 (ko) * | 2006-06-27 | 2008-01-16 | 주식회사 하이닉스반도체 | 동기회로의 지연 장치 및 그 제어방법 |
JP2008244787A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 発振停止検出回路、発振装置、半導体装置、電子機器および時計 |
US7961026B2 (en) * | 2007-03-31 | 2011-06-14 | Hynix Semiconductor Inc. | Delay cell and phase locked loop using the same |
US7737724B2 (en) | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
US8092083B2 (en) | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
US8516025B2 (en) | 2007-04-17 | 2013-08-20 | Cypress Semiconductor Corporation | Clock driven dynamic datapath chaining |
US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
KR100965766B1 (ko) * | 2008-06-30 | 2010-06-24 | 주식회사 하이닉스반도체 | 링 오실레이터와 이를 이용한 멀티 위상 클럭 보정 회로 |
US7924102B2 (en) * | 2009-02-23 | 2011-04-12 | Qualcomm Incorporated | Symmetric load delay cell oscillator |
US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
US9252717B2 (en) | 2014-06-04 | 2016-02-02 | Globalfoundries Inc. | Phase noise reduction in LC-VCO |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FI92120C (fi) * | 1992-04-15 | 1994-09-26 | Nokia Mobile Phones Ltd | Jänniteohjattu oskillaattori |
US5475344A (en) * | 1994-02-22 | 1995-12-12 | The Board Of Trustees Of The Leland Stanford Junior University | Multiple interconnected ring oscillator circuit |
-
1998
- 1998-10-21 TW TW087117425A patent/TW388807B/zh not_active IP Right Cessation
-
1999
- 1999-03-16 US US09/270,028 patent/US6043719A/en not_active Expired - Lifetime
- 1999-09-27 DE DE19946154A patent/DE19946154C2/de not_active Expired - Lifetime
- 1999-10-15 JP JP29455599A patent/JP3723957B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6043719A (en) | 2000-03-28 |
TW388807B (en) | 2000-05-01 |
DE19946154C2 (de) | 2003-03-20 |
JP3723957B2 (ja) | 2005-12-07 |
JP2000134067A (ja) | 2000-05-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19946154A1 (de) | Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite | |
DE69216918T2 (de) | Digitale Kalibriervorrichtung | |
DE3782367T2 (de) | Mos-halbleiterschaltung. | |
DE69804423T2 (de) | Mit Sicherheit auch bei niedriger Betriebsspannung betreibbare Pegelumsetzerschaltung | |
DE3872762T2 (de) | Referenzspannungsgeneratorschaltung. | |
DE69315973T2 (de) | Niedrig-nach Hochpegel Umsetzer mit latch-up-Festigkeit | |
DE3423017C2 (de) | ||
DE3685804T2 (de) | Ttl/cmos-kompatible eingangspufferschaltung. | |
DE3627681A1 (de) | Ausgangsschaltung | |
DE2111979A1 (de) | Feldeffekt-Halbleitereinrichtung | |
DE3686498T2 (de) | Integrierte halbleiterschaltung mit lasttreibereigenschaften. | |
DE3879004T2 (de) | Empfaengerschaltung mit hysterese. | |
DE4133902A1 (de) | Cmos-leistungsverstaerker | |
DE69132263T2 (de) | In einem Verbundhalbleitersubstrat gefertigter integrierter E/D Schaltkreis | |
DE19537203A1 (de) | Leseverstärker | |
DE69117594T2 (de) | Stromschaltende logische Schaltung | |
DE69317249T2 (de) | Automatische Steuerung der Schaltgeschwindigkeit einer Pufferschaltung | |
DE69111869T2 (de) | Referenzspannungserzeugungsschaltung. | |
EP0253914A1 (de) | Isolierschicht-Feldeffekttransistor-Gegentakttreiberstufe mit Kompensierung von Betriebsparameterschwankungen und Fertigungsstreuungen | |
DE19949628A1 (de) | Spannungspegel-Transfer | |
DE69018053T2 (de) | CMOS-Treiberschaltung mit hoher Schaltgeschwindigkeit. | |
DE19700109A1 (de) | Auf einem SOI-Substrat gebildete Halbleitereinrichtung | |
DE3788132T2 (de) | Logische Schaltkreisfamilie von Multibasis-bi-CMOS. | |
DE69416554T2 (de) | Ringoszillatorschaltung für spannungsgesteuerten Oszillator mit frequenzunabhängigem Tastverhältnis | |
DE2417994A1 (de) | Kompensationseinrichtung fuer elektronische schaltungen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8304 | Grant after examination procedure | ||
8364 | No opposition during term of opposition | ||
R071 | Expiry of right |