JP4932322B2

JP4932322B2 - 発振回路

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Publication number: JP4932322B2
Application number: JP2006137378A
Authority: JP
Inventors: 好信西山
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2006-05-17
Filing date: 2006-05-17
Publication date: 2012-05-16
Anticipated expiration: 2026-05-17
Also published as: CN101075801B; KR100884182B1; US20070273344A1; CN101075801A; TW200818708A; TWI330941B; JP2007311968A; KR20070111374A; US7786707B2

Description

本発明は、発振回路に関し、特に、キャパシタの充放電を行うことにより発振出力を得る発振回路に関する。

一般にマイクロコンピュータ等の半導体集積回路において、動作クロックを作成するために発振回路が内蔵される。以下、従来例の発振回路について説明する。図５は発振回路の回路図である。

この発振回路は、キャパシタＣ、キャパシタＣのノードＮの電圧を検知するシュミットインバータＳＴＶ、シュミットインバータＳＴＶの出力がインバータＩＮＶを介してゲートに入力されたＰチャネル型ＭＯＳトランジスタＭ１及びＮチャネル型ＭＯＳトランジスタＭ２、Ｐチャネル型ＭＯＳトランジスタＭ１に直列接続され、基準電流Ｉ１を流すＰチャネル型ＭＯＳトランジスタＭ３、Ｎチャネル型ＭＯＳトランジスタＭ２に直列接続され、基準電流Ｉ１を流すＮチャネル型ＭＯＳトランジスタＭ４からなる。発振回路の出力クロックはインバータＩＮＶから得られる。

図６は、上記の基準電流Ｉ１を発生する基準電流回路を示す回路図である。電源電圧Ｖｄｄを与える電源端子と接地電圧ＧＮＤを与える接地端子の間に抵抗Ｒ１（抵抗値Ｒ１）とＮチャネル型ＭＯＳトランジスタＭ５が直列に接続されている。Ｎチャネル型ＭＯＳトランジスタＭ５は、ゲートとドレインが共通接続され、ソースが接地されている。ゲートソース間電圧をＶｇｓ１とすると、Ｎチャネル型ＭＯＳトランジスタＭ５には基準電流Ｉ１が流れる。基準電流Ｉ１は、数１で与えられる。

この基準電流Ｉ１はカレントミラーのＮチャネル型ＭＯＳトランジスタＭ６に流れる。そして、Ｎチャネル型ＭＯＳトランジスタＭ６と直列接続されたＰチャネル型ＭＯＳトランジスタＭ７にも基準電流Ｉ１が流れる。

そして、Ｐチャネル型ＭＯＳトランジスタＭ７のゲート電圧Ｖａは、図５のＰチャネル型ＭＯＳトランジスタＭ３のゲートに印加され、Ｎチャネル型ＭＯＳトランジスタＭ６のゲート電圧Ｖｂは、図５のＮチャネル型ＭＯＳトランジスタＭ４のゲートに印加される。

この発振回路の動作を図７の波形図を参照して説明する。シュミットインバータＳＴＶは２つのしきい値Ｖｔ１，Ｖｔ２（Ｖｔ１＞Ｖｔ２）を有しているものとする。基準電流Ｉ１による充電により、ノードＮ（キャパシタＣの端子）の電圧が上昇し、シュミットインバータＳＴＶのしきい値Ｖｔ１に達すると、シュミットインバータＳＴＶの出力がロウに反転し、インバータＩＮＶの出力はハイとなり、これを受けてＭ２がオンし、Ｍ１がオフする。すると、基準電流Ｉ１による放電によりキャパシタＣのノードＮの電圧が低下し、シュミットインバータＳＴＶのしきい値Ｖｔ２に達すると、シュミットインバータＳＴＶの出力がハイに反転し、インバータＩＮＶの出力はロウとなり、これを受けてＭ２がオフし、Ｍ１がオンする。すると、再び、基準電流Ｉ１による充電が開始される。こうして充電と放電を繰り返すことにより、インバータＩＮＶから出力クロックが得られる。
特開２００３−６９３４１号公報

ところで電池の劣化等により、半導体集積回路に印加される電源電圧Ｖｄｄが変動する場合においても、半導体集積回路に内蔵される発振回路の発振周波数は変動しないことが望ましい。しかしながら、従来例の発振回路では発振周波数の電源電圧依存性が大きいという問題があった。

本発明の発振回路は、上述の課題に鑑みてなされたものであり、基準電流を発生する基準電流回路と、第１のキャパシタと、第１のキャパシタの端子電圧を電源電圧に初期化する初期化動作と、第１のキャパシタに基準電流を流す放電動作とを切り換える第１のスイッチング回路と、第１のキャパシタの端子の電圧を検知して第１のクロックを出力する第１の検知回路を備えた第１の充放電回路と、第２のキャパシタと、第２のキャパシタの端子電圧を電源電圧に初期化する初期化動作と、第２のキャパシタに基準電流を流す放電動作とを切り換える第２のスイッチング回路と、第２のキャパシタの端子電圧を検知して第２のクロックを出力する第２の検知回路を備えた第２の充放電回路と、第１及び第２のクロックに応じて、第１及び第２の充放電回路が交互に初期化動作と放電動作を行うように第１及び第２のスイッチング回路を制御する制御回路を備え、前記基準電流回路は、前記電源電圧が印加される電源端子と接地端子の間に直列接続された抵抗及び第１のＭＯＳトランジスタを備え、この第１のＭＯＳトランジスタのソースは前記接地端子に接続され、ゲートとドレインは共通接続されており、前記第１及び第２の検知回路のしきい値が前記第１のＭＯＳトランジスタのゲートソース間電圧と等しくなるように設定されていることを特徴とする。

本発明によれば、第１の充放電回路が放電を終了すると、第１の充放電回路の第１のキャパシタの端子電圧が電源電圧に初期化されるとともに、第２の充放電回路が放電を開始する。そして、第２の充放電回路が放電を終了すると、第２の充放電回路の第２のキャパシタの端子電圧が電源電圧に初期化されるとともに、第１の充放電回路が放電を開始する。このようにして、第１及び第２の充放電回路が交互に初期化と放電を繰り返し、放電は常に電源電圧から開始される。これにより、発振周波数の電源電圧依存性が抑制される。

また、初期化される電圧を電源電圧ではなく、接地電圧とし、接地電圧から充電を開始するように構成しても同様の効果が得られる。

本発明の発振回路によれば、発振周波数の電源電圧依存性を抑制することができる。

本発明の第１の実施の形態による発振回路ついて図１〜図３を参照して説明する。図１は発振回路の回路図である。図２（Ａ）は、第１の充放電回路１０の回路図であり、図２（Ｂ）は第２の充放電回路２０の回路図である。

第１の充放電回路１０、第２の充放電回路２０は、放電の終了時に、それぞれの第１のクロックＣＬＫ１、第２のクロックＣＬＫ２を出力する。第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２は、第１のＲＳフリップフロップＲＳＦＦ１、第２のＲＳフリップフロップＲＳＦＦ２のセット端子、リセット端子に入力されている。

第１のＲＳフリップフロップＲＳＦＦ１の出力はインバータＩＮＶ１を通して、第１の放電イネーブル信号ＥＮ１として、第１の充放電回路１０の第１のスイッチング回路ＳＷ１に帰還入力されるとともに、第３のＲＳフリップフロップＲＳＦＦ３のセット端子に入力されている。同様に、第２のＲＳフリップフロップＲＳＦＦ２の出力はインバータＩＮＶ２を通して、第２の放電イネーブル信号ＥＮ２として、第２の充放電回路２０の第２のスイッチング回路ＳＷ２に帰還入力されるとともに、第３のＲＳフリップフロップＲＳＦＦ３のリセット端子に入力されている。

第１の充放電回路１０は、図２（Ａ）に示すように、第１のキャパシタＣ１、第１のスイッチング回路ＳＷ１、第１の検知回路ＫＣ１を備えている。第１のスイッチング回路ＳＷ１は、インバータを構成するＰチャネル型ＭＯＳトランジスタＭ１０及びＮチャネル型ＭＯＳトランジスタＭ１１と、これらに直列接続され、基準電流回路によって生成された基準電流Ｉ１を流すＮチャネル型ＭＯＳトランジスタＭ１２から構成されている。基準電流回路は、図６の回路と同じである。前記インバータには、第１の放電イネーブル信号ＥＮ１が入力される。

第１のスイッチング回路ＳＷ１の出力は、第１のキャパシタＣ１の端子（ノードＮ１）に接続されるとともに、第１の検知回路ＫＣ１に入力される。第１の検知回路ＫＣ１は、一種のインバータであり、直列接続されたＰチャネル型ＭＯＳトランジスタＭ１３、Ｎチャネル型ＭＯＳトランジスタＭ１４からなる。Ｐチャネル型ＭＯＳトランジスタＭ１３のゲートには、基準電流回路の電圧Ｖａが印加され、基準電流Ｉ１が流れる。Ｎチャネル型ＭＯＳトランジスタＭ１４のゲートには第１のスイッチング回路ＳＷ１の出力が印加される。これにより、第１の検知回路ＫＣ１のしきい値Ｖｔ３は、基準電流回路のＶｇｓ１と等しく設定される。（Ｖｔ３＝Ｖｇｓ１）そして、第１の検知回路ＫＣ１の出力はバッファアンプＡＰに印加され、バッファアンプＡＰの出力が第１のクロックＣＬＫ１として出力される。

第２の充放電回路２０は、図２（Ｂ）に示すように、第１の充放電回路１０と同じ回路構成であるが、第２の充放電回路２０の第２のスイッチング回路ＳＷ２には、第２の放電イネーブル信号ＥＮ２が入力されている。

次に、この発振回路の動作について図３を参照して説明する。いま、第１の放電イネーブル信号ＥＮ１がハイ、第２の放電イネーブル信号ＥＮ２がロウとすると、第１の充放電回路１０において、Ｍ１０はオフ、Ｍ１１はオンし、第１のキャパシタＣ１は基準電流Ｉ１により放電される。一方、第１の充放電回路１０が放電動作をしている間に、第２の充放電回路２０は初期化される。すなわち、第２の充放電回路２０の第２のキャパシタＣ２は、第２のスイッチング回路ＳＷ２によって充電され、第２のキャパシタＣ２の端子（ノードＮ２）の電圧は電源電圧Ｖｄｄに初期化される。

第１のキャパシタＣ１のノードＮ１が、放電により、電源電圧ＶｄｄからＶｔ３まで低下すると、第１の検知回路ＫＣ１の出力がハイに反転して第１のクロックＣＬＫ１はハイとなる。すると、第１のＲＳフリップフロップＲＳＦＦ１及び第２のＲＳフリップフロップＲＳＦＦ２の出力が反転し、第１の放電イネーブル信号ＥＮ１はロウになると同時に、第２の放電イネーブル信号ＥＮ２はハイになる。

第１の放電イネーブル信号ＥＮ１がロウになると、第１の充放電回路１０において、第１のスイッチング回路ＳＷ１のＭ１０がオンし、Ｍ１１はオフするので、第１のキャパシタＣ１は充電され、ノードＮ１の電圧は電源電圧Ｖｄｄに初期化される。

また、第２の放電イネーブル信号ＥＮ２がハイになると、第２の充放電回路２０において、第２のキャパシタＣ２は基準電流Ｉ１により放電が開始される。第２のキャパシタＣ２のノードＮ２は電源電圧ＶｄｄからＶｔ３まで低下すると、第２の検知回路ＫＣ２の出力がハイに反転して第２のクロックＣＬＫ２はハイとなる。すると、再び、第２の放電イネーブル信号ＥＮ２はロウになると同時に第１の放電イネーブル信号ＥＮ１はハイになり、第１の充放電回路１０は放電動作を開始し、第２の充放電回路２０は初期化される。

このようにして、第１の充放電回路１０、第２の充放電回路２０が交互に初期化と放電を繰り返し、放電は常に電源電圧Ｖｄｄから開始される。これにより、発振周波数の電源電圧依存性を抑制することができる。ノードＮ１、Ｎ２の初期電圧は常に電源電圧Ｖｄｄであるので、１回の放電に要する時間ｔは、数２で与えられる。

ここで、基準電流Ｉ１は数１で与えられるから、これを数２に代入すると、数３が得られる。

ここで、前述のように、Ｖｔ３＝Ｖｇｓ１と設定すれば、数４のように、時間ｔの電源電圧依存性はキャンセルされる。

また、出力クロックＣＬＫは第３のＲＳフリップフロップＲＳＦＦ３から得ているが、出力クロックＣＬＫのハイとロウの周期は、それぞれ第１の充放電回路１０と第２の充放電回路２０の放電周期によって決定されることから、これらの第１の充放電回路１０と第２の充放電回路２０のＣＲ時定数を等しく設定する（Ｃ１×Ｒ１＝Ｃ２×Ｒ２）ことにより、カウンタを使わずとも出力クロックＣＬＫのデューティ（Duty）を正確に５０％とすることができる。

次に、本発明の第２の実施の形態による発振回路ついて説明する。第１の実施の形態では、初期化される電圧を電源電圧Ｖｄｄに設定して放電する回路であるが、初期化される電圧を接地電圧ＧＮＤに設定して充電する回路に構成しても同様の効果が得られる。この場合は、第１の充放電回路を図４のように構成すればよい。第２の充放電回路についてもこれと同様である。図４において、基準電流回路は、トランジスタの極性が反転され、Ｐチャネル型ＭＯＳトランジスタＭ２０、Ｍ２１、Ｎチャネル型ＭＯＳトランジスタＭ２２で構成されている。

第１のスイッチング回路ＳＷ１は、基準電流回路からの基準電流Ｉ２を流すＰチャネル型ＭＯＳトランジスタＭ２３、インバータを構成するＰチャネル型ＭＯＳトランジスタＭ２４、Ｎチャネル型ＭＯＳトランジスタＭ２５で構成されている。ここで、基準電流Ｉ２は、数５で与えられる。

また、第１の検知回路ＫＣ１は、直列接続されたＰチャネル型ＭＯＳトランジスタＭ２６、Ｎチャネル型ＭＯＳトランジスタＭ２７からなる。Ｎチャネル型ＭＯＳトランジスタＭ２７は、基準電流回路のＮチャネル型ＭＯＳトランジスタＭ２２とカレントミラーを構成し、基準電流Ｉ２が流れる。Ｐチャネル型ＭＯＳトランジスタＭ２６のゲートには第１のスイッチング回路ＳＷ１の出力が印加される。これにより、第１の検知回路ＫＣ１のしきい値Ｖｔ３は、基準電流回路のＶｇｓ２と等しく設定される。したがって、第１の充放電回路、第２の充放電回路が交互に初期化と充電を繰り返し、充電は常に接地電圧ＧＮＤから開始される。これにより、第１の実施の形態と同様に、発振周波数の電源電圧依存性を抑制することができる。

本発明の第１の実施の形態に係る発振回路の回路図である。本発明の第１の実施の形態に係る発振回路の第１及び第２の充放電回路の回路図である。本発明の第１の実施の形態に係る発振回路の動作波形図である。本発明の第２の実施の形態に係る発振回路の回路図である。従来例に係る発振回路の回路図である基準電流回路の回路図である。従来例に係るに係る発振回路の動作波形図である。

符号の説明

１０第１の充放電回路２０第２の充放電回路
ＡＰバッファアンプＣキャパシタ
Ｃ１第１のキャパシタＣ２第２のキャパシタ
ＣＬＫ出力クロックＣＬＫ１第１のクロック
ＣＬＫ２第２のクロックＥＮ１第１の放電イネーブル信号
ＥＮ２第２の放電イネーブル信号Ｉ１，Ｉ２基準電流
ＩＮＶ，ＩＮＶ１，ＩＮＶ２インバータ
ＫＣ１第１の検知回路ＫＣ２第２の検知回路
Ｍ１，Ｍ３Ｐチャネル型ＭＯＳトランジスタ
Ｍ２，Ｍ４Ｎチャネル型ＭＯＳトランジスタ
Ｍ７，Ｍ１０，Ｍ１３Ｐチャネル型ＭＯＳトランジスタ
Ｍ５，Ｍ６，Ｍ１１，Ｍ１２，Ｍ１４Ｎチャネル型ＭＯＳトランジスタ
Ｍ２０，Ｍ２１，Ｍ２３，Ｍ２４，Ｍ２６Ｐチャネル型ＭＯＳトランジスタ
Ｍ２２、Ｍ２５，Ｍ２７Ｎチャネル型ＭＯＳトランジスタ
Ｎ，Ｎ１，Ｎ２ノードＲ１抵抗
ＲＳＦＦ１第１のＲＳフリップフロップ
ＲＳＦＦ２第２のＲＳフリップフロップ
ＲＳＦＦ３第３のＲＳフリップフロップ
ＳＴＶシュミットインバータ
ＳＷ１第１のスイッチング回路ＳＷ２第２のスイッチング回路

Claims

基準電流を発生する基準電流回路と、
第１のキャパシタと、第１のキャパシタの端子電圧を電源電圧に初期化する初期化動作と、第１のキャパシタに基準電流を流す放電動作とを切り換える第１のスイッチング回路と、第１のキャパシタの端子の電圧を検知して第１のクロックを出力する第１の検知回路を備えた第１の充放電回路と、
第２のキャパシタと、第２のキャパシタの端子電圧を電源電圧に初期化する初期化動作と、第２のキャパシタに基準電流を流す放電動作とを切り換える第２のスイッチング回路と、第２のキャパシタの端子電圧を検知して第２のクロックを出力する第２の検知回路を備えた第２の充放電回路と、
第１及び第２のクロックに応じて、第１及び第２の充放電回路が交互に初期化動作と放電動作を行うように第１及び第２のスイッチング回路を制御する制御回路を備え、前記基準電流回路は、前記電源電圧が印加される電源端子と接地端子の間に直列接続された抵抗及び第１のＭＯＳトランジスタを備え、この第１のＭＯＳトランジスタのソースは前記接地端子に接続され、ゲートとドレインは共通接続されており、前記第１及び第２の検知回路のしきい値が前記第１のＭＯＳトランジスタのゲートソース間電圧と等しくなるように設定されていることを特徴とする発振回路。
基準電流を発生する基準電流回路と、
第１のキャパシタと、第１のキャパシタの端子電圧を接地電圧に初期化する初期化動作と、第１のキャパシタに基準電流を流す充電動作とを切り換える第１のスイッチング回路と、第１のキャパシタの端子電圧を検知して第１のクロックを出力する第１の検知回路を備えた第１の充放電回路と、
第２のキャパシタと、第２のキャパシタの端子電圧を接地電圧に初期化する初期化動作と、第２のキャパシタに基準電流を流すように切り換える充電動作とを切り換える第２のスイッチング回路と、第２のキャパシタの端子電圧を検知して第２のクロックを出力する第２の検知回路を備えた第２の充放電回路と、
第１及び第２のクロックに応じて、第１及び第２の充放電回路が交互に初期化動作と充電動作を行うように第１及び第２のスイッチング回路を制御する制御回路を備え、
前記基準電流回路は、前記電源電圧が印加される電源端子と接地端子の間に直列接続された抵抗及び第１のＭＯＳトランジスタを備え、この第１のＭＯＳトランジスタのソースは前記電源端子に接続され、ゲートとドレインは共通接続されており、前記第１及び第２の検知回路のしきい値が前記第１のＭＯＳトランジスタのゲートソース間電圧と等しくなるように設定されていることを特徴とする発振回路。
前記制御回路は、前記第１及び第２のクロックがそれぞれセット端子及びリセット端子に入力された第１及び第２のＲＳフリップフロップを含むことを特徴とする請求項１又は請求項２に記載の発振回路。
前記第１及び第２の検知回路がインバータからなることを特徴とする請求項１又は請求項２に記載の発振回路。
前記第１の検知回路は、前記電源端子と前記接地端子に間に直列に接続された第２及び第３のＭＯＳトランジスタを含み、前記第２のＭＯＳトランジスタは前記基準電流を流すように構成され、前記第３のＭＯＳトランジスタに前記第１のキャパシタの探知電圧が印加され、
前記第２の検知回路は、前記電源端子と前記接地端子に間に直列に接続された第４及び第５のＭＯＳトランジスタを含み、前記第４のＭＯＳトランジスタは前記基準電流を流すように構成され、前記第５のＭＯＳトランジスタに前記第２のキャパシタの端子電圧が印加されることを特徴とする請求項１又は請求項２に記載の発振回路。