DE10114291C1 - Verfahren zum Überprüfen von lösbaren Kontakten an einer Mehrzahl von integrierten Halbleiterbausteinen auf einem Wafer - Google Patents
Verfahren zum Überprüfen von lösbaren Kontakten an einer Mehrzahl von integrierten Halbleiterbausteinen auf einem WaferInfo
- Publication number
- DE10114291C1 DE10114291C1 DE10114291A DE10114291A DE10114291C1 DE 10114291 C1 DE10114291 C1 DE 10114291C1 DE 10114291 A DE10114291 A DE 10114291A DE 10114291 A DE10114291 A DE 10114291A DE 10114291 C1 DE10114291 C1 DE 10114291C1
- Authority
- DE
- Germany
- Prior art keywords
- supply voltage
- voltage
- contact
- chip
- connections
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints
- G01R31/68—Testing of releasable connections, e.g. of terminals mounted on a printed circuit board
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
- G01R1/06794—Devices for sensing when probes are in contact, or in position to contact, with measured object
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/312—Contactless testing by capacitive methods
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
Ein Verfahren zum Überprüfen von lösbaren Kontakten an einer Mehrzahl von integrierten Halbleiterbausteinen, die parallel auf einem Wafer mittels einer Kontakterkarte kontaktiert werden, wobei die Halbleiterbausteine jeweils mehrere untereinander verbundene Versorgungsspannungsanschlüsse aufweisen, umfaßt für jeden der Mehrzahl der Halbleiterbausteine die Verfahrensschritte: DOLLAR A - Anlegen einer Spannung an einen ersten der Versorgungsspannungsanschlüsse des Halbleiterbausteines über die Kontakterkarte, DOLLAR A - Messen der anliegenden Spannung an einem zweiten der Versorgungsspannungsanschlüsse über die Kontakterkarte, DOLLAR A - Vergleichen der an den ersten Anschluß angelegten Spannung mit der an dem zweiten Anschluß gemessenen Spannung; und DOLLAR A - Bewerten des Kontakts für diesen Halbleiterbaustein als korrekt, wenn die an dem zweiten Anschluß gemessene Spannung im wesentlichen der an den ersten Anschluß angelegten Spannung entspricht, andernfalls als nicht korrekt.
Description
Die vorliegende Erfindung betrifft ein Verfahren zum überprüfen von lösbaren
Kontakten an einer Mehrzahl integrierter Halbleiterbausteine
auf einem Wafer, wobei die Halbleiterbausteine jeweils mehre
re untereinander verbundene Versorgungsspannungsanschlüsse
aufweisen.
Halbleiterbauelemente werden üblicherweise nach ihrer Her
stellung zur Erhöhung der Ausbeute funktionsfähiger Bauele
mente einer Reihe von Funktionstests unterzogen. Das Erkennen
und gegebenenfalls auch das Reparieren von Fehlen ist für
viele Anwendungen am wirtschaftlichsten, wenn es noch auf dem
Wafer, also vor dem Vereinzeln und Häusen der Bausteine, er
folgt.
Ebenso wird für Halbleiterbauelemente oft ein sogenannter
Burn-In durchgeführt, bei dem die Bauelemente beim Hersteller
gezielt vorgealtert werden, um die Ausfallrate der an die
Kunden gelieferten Bauelemente gegenüber der anfänglichen
Ausfallrate auf einen etwa konstanten niedrigen Wert abzusen
ken. Auch dabei ist es wünschenswert, wenn ein solcher Burn-
In auf Waferebene für möglichst viele Bauelemente zugleich
durchgeführt werden kann.
Nachfolgend wird das Ansteuerungssystem, das für einen Bau
steintest oder für einen Burn-In verwendet wird, ohne Be
schränkung der Allgemeinheit einheitlich als Testsystem be
zeichnet. Die Verbindung zwischen dem Testsystem und den Bau
elementen auf dem Wafer wird durch eine Kontakterkarte, bei
spielsweise eine Nadelkarte hergestellt. Der Großteil der
Kontaktiernadeln dient dabei der Übertragung von Test-, Daten-
und Steuersignalen von dem Testsystem zu dem zu testenden
Baustein. Weitere, mit einer Spannungsquelle verbundene Kontaktiernadeln
führen eine oder mehrere Versorgungsspannungen,
beispielsweise mit einem Pegel von 3,3 V oder 2,5 V, an ent
sprechende Anschlußflächen des Halbleiterbausteins.
Sowohl beim Bausteintest als auch beim Burn-In wird ange
strebt, die Bauelemente eines möglichst großen Teil des Wa
fers, bevorzugt des gesamten Wafers gleichzeitig zu kontaktie
ren. Bedingt durch die große Anzahl von Bauelementen auf dem
Wafer und die limitierte Anzahl der auf dem Testsystem zur
Verfügung stehenden Systemkanäle zur Ansteuerung der Bauele
mente, ist dazu eine Parallelschaltung mehrerer Bauelemente
notwendig. Das bedeutet, daß dasselbe elektrische Signal vom
Testsystem nur einmal bereit gestellt und an entsprechende
Anschlüsse mehrerer Bauelemente angelegt wird.
Dabei ergibt sich jedoch das Problem, daß bisherige Methoden
zur Verifikation der Güte des Kontakts zwischen Kontakterkar
te und Bauelementen keine zufriedenstellenden Ergebnisse mehr
liefern. Bei den bekannten Methoden ist ein Kanal des Testge
räts mit genau einem Bauelementanschluß verbunden. Der Ver
bindungsleitung wird ein Strom eingeprägt und der Spannungs
abfall über die Eingangsschutzdioden des Bauelemente anschlus
ses wird gemessen. Liegt dieser Spannungsabfall im Bereich um
den typischen Wert von beispielsweise 0,6 V, so wird der Kon
takt als fehlerfrei erkannt.
Bei einer parallelen Kontaktierung mehrerer Bauelemente läßt
sich jedoch aus dem gemessenen Spannungsabfall nicht mehr er
sehen, ob alle parallel angesteuerten Bauelemente ausreichen
den Kontakt haben, da keine eindeutige Zuordnung zwischen dem
Ausgangssignal und dem getesteten Bauelement mehr gegeben
ist.
Die Druckschrift EP 0733 910 B1 beschreibt ein Verfahren zur
Durchführung einer Kontaktüberprüfung mehrerer auf einer Pla
tine montierten integrierten Schaltungen, wobei die inte
grierten Schaltungen neben der Grundanordnung zusätzlich eine
Prüfanordnung aufweisen, welche beim Vorhandensein von Test
signalen an ersten Anschlüssen der Schaltung entsprechende
Ergebnissignale an zweite Anschlüsse der Schaltung überträgt.
Das amerikanische Patent US 6 100 710 offenbart ein Verfah
ren zur Kontaktüberprüfung einer integrierten Halbleiter
schaltung mit zwei verschiedenen Ground-Anschlüssen.
Ein weiteres Verfahren zur Durchführung einer Kontaktüberprü
fung mehrerer auf einer Platine montierten integrierten
Schaltungen ist aus der US 5 072 175 bekannt. Dabei ist für
jede Schaltung und für jeden Anschluß eine eigene Testdiode
vorgesehen.
Der Erfindung, wie sie in den
Ansprüchen gekennzeichnet ist, liegt die Aufgabe zugrunde,
ein Verfahren zum Überprüfen von lösbaren Kontakten an einer
Mehrzahl von integrierten Halbleiterbausteinen der eingangs
genannten Art anzugeben, das eine zuverlässige Überprüfung
der Kontaktgüte ermöglicht. Diese Aufgabe wird durch das Ver
fahren nach Anspruch 1 gelöst. Bevorzugte Ausgestaltungen er
geben sich aus den abhängigen Ansprüchen.
Die Erfindung beruht also auf dem Gedanken, die miteinander
verbundenen Versorgungsspannungsanschlüsse der Halbleiterbau
steine für den Kontakttest zu verwenden, indem an zumindest
einen dieser Anschlüsse eine Spannung angelegt wird, deren
Vorhandensein an einem anderen der Versorgungsspannungsan
schlüsse als Nachweis eines korrekten Kontakts dient.
Die Realisierung dieses Verfahrens ist ohne nennenswerten
technischen Mehraufwand jederzeit möglich. Die Beurteilung
der Kontaktgüte anhand einer einzigen Messung pro Bauelement
beruht auf der Beobachtung, daß sich die Güte von Kontakten
zwar großräumig über den gesamten Wafer verändern kann, sie
jedoch lokal über der Fläche eines einzelnen Bauelements kaum
variiert. Daher tritt ein schlechter Kontakt an einem Bauele
ment mit großer Wahrscheinlichkeit auch an dem gemessenen
Versorgungsspannungsanschluß in Erscheinung. Der vorgeschla
gene Kontakttest gibt somit eine gute generelle Aussage über
die Güte der Kontaktierung und kann auch unabhängig von einem
aufwendigen Testsystem vorab in einer getrennten, einfachen
Kontaktteststation erfolgen.
Bevorzugt wird die Beurteilung der Meßergebnisse für alle
überprüften Halbleiterbausteine zur Auswertung geleitet, zur
Feststellung, ob ein korrekter Kontakt zwischen Wafer und
Kontakterkarte besteht.
In einer Ausgestaltung des Verfahrens wird die lösbare elek
trische Verbindung zwischen den Anschlußpads der Halbleiter
bausteine und der Kontakterkarte durch auf den Kontaktelemen
ten der Kontakterkarte angeordnete Zwischenelemente, insbe
sondere durch Kontaktiernadeln, gebildet.
In einer anderen Ausgestaltung wird die lösbare elektrische
Verbindung zwischen den Anschlußpads der Halbleiterbausteine
und der Kontakterkarte durch auf den Anschlußpads der Halblei
terbausteine angeordnete Zwischenelemente, insbesondere durch
Kontaktiernadeln, gebildet.
Zweckmäßig wird in dem Verfahren zur Überprüfung der Kontakt
güte eine der Versorgungsspannung entsprechende Spannung an
die Versorgungsspannungsanschlüsse angelegt.
Die an einem weiteren der Versorgungsspannungsanschlüsse an
liegende Spannung wird bevorzugt im wesentlichen stromlos
über eine Lesekontaktiernadel oder ein anderes Lese-
Zwischenelement gemessen. Unter einer stromlosen Leseverbin
dung ist dabei eine Verbindung zu verstehen, bei der zur Potentialbestimmung
ein so kleiner Meßstrom eingeprägt wird, daß
Spannungsabfälle entlang der Leseleitung auf das Ergebnis nur
unwesentlichen Einfluß haben.
Weitere vorteilhafte Ausgestaltungen, Merkmale und Details
der Erfindung ergeben sich aus den abhängigen Ansprüchen, der
Beschreibung der Ausführungsbeispiele und der Zeichnungen.
Ausführungsbeispiele der Erfindung sollen nachfolgend anhand
der Zeichnungen näher erläutert wer
den. Dabei sind jeweils nur die für das Verständnis der Er
findung wesentlichen Elemente dargestellt. Es zeigt
Fig. 1 eine schematische Darstellung eines Wafers mit ei
ner Mehrzahl von zu testenden Bauelementen;
Fig. 2 eine schematische Darstellung einer Ausführungsform
der Erfindung.
Fig. 3 eine schematische Darstellung einer weiteren Aus
führungsform der Erfindung.
Fig. 1 zeigt einen Wafer 10, der eine Vielzahl von identi
schen Bauelementen 12, beispielsweise DRAM-Speicherelementen
enthält. Jedes der Bauelemente 12 weist eine Reihe von An
schlußpads 16a-c, 18 für die Versorgungsspannung Vcc, Masse
GND, sowie Daten- und Steuersignale auf, von denen in Fig. 1
nur einige beispielhaft dargestellt sind. Die Versorgungs
spannung Vcc liegt dabei in der Regel an mehreren Anschluß
pads 16a-c an, die chipintern miteinander verbunden sind.
Beim Testen aller Bauelemente des gesamten Wafers 10 wird
über eine Kontakterkarte 40 jedes der Bauelemente 12 und 22
kontaktiert. Da das Testsystem 60 (Fig. 2) nur über eine be
grenzte Anzahl von Systemkanälen verfügt, werden gleichzeitig
mehrere, beispielsweise 8, 16 oder 32 Bausteine mit denselben
Signalen des Testsystem angesteuert. Eine Gruppe solcher
gleichzeitig angesteuerter Bauelemente ist in Fig. 1 durch die
Umrandung 14 angedeutet.
Die schematische Darstellung von Fig. 2 zeigt den Wafer 10
und eine Nadelkarte 40 kurz vor der Herstellung des Kontakts.
Die auf dem Wafer 10 angeordneten Bauelemente 12 und 22 (und
in der Regel weitere, in Fig. 2 nicht dargestellte Bauelemen
te) werden gleichzeitig von dem Testsystem 60 getestet. Das
Testsystem 60 stellt unter anderem auf Leitung 62 eine Ver
sorgungsspannung für die Bauelemente und auf weiteren Leitun
gen, von denen exemplarisch nur eine Leitung 68 dargestellt
ist, Test-, Steuer- und Datensignale bereit.
Eine Leitung 68 verbindet den zugehörigen Anschluß des Test
systems 60 mit den Anschlüssen 48, 58 der Nadelkarte 40, wel
che nach Herstellung des lösbaren Kontakts mit dem Wafer mit
den Anschlußpads 18, 28 der Bauelemente 12, 22 verbunden sind.
Über diese Verbindungen kann dann der Bausteintest oder ein
Burn-In stattfinden.
Der lösbare Kontakt zwischen der Nadelkarte 40 und den Bau
elementanschlüssen wird durch mechanisch partiell flexible
Kontaktiernadeln 30 erzielt, die eine hochfrequenztaugliche,
mechanisch stabile und wiederkontaktierbare elektrische Ver
bindung mit zu Bauelementen 12, 22 herstellen.
Jedes Bauelement 12 (bzw. 22) weist mehrere, chipintern über
Leiterbahnen miteinander verbundene Versorgungsspannungsan
schlüsse 16a-c (bzw. 26a-c) auf, so daß durch das Anlegen der
Versorgungsspannung an verschiedenen Stellen des Bauelements
eine gleichmäßigere Verteilung der Versorgungsspannung über
die Chipfläche erhalten wird.
Die Versorgungsspannung 62 für die Bauelemente 12, 22 wird
nun über die Anschlüsse 42,44 und 52,54 der Nadelkarte nicht
an alle, sondern lediglich an die Versorgungsspannungsan
schlüsse 16a und 16b beziehungsweise 26a und 26b angelegt.
Die ebenfalls mit den anderen Versorgungsspannungsanschlüssen
verbundenen Anschlüsse 16c und 26c werden als Leseanschlüsse
zur Messung der an dem Bauelement anliegenden Spannung ge
nutzt. Dazu wird jeweils über eine Lesekontaktiernadel, einen
Nadelkartenanschluß 46 bzw. 56 und Leseleitungen 66 bzw. 67
die an den Anschlüssen 16c, 26c anliegende Spannung stromlos
gemessen und vom Testgerät 60 aufgenommen.
Hat das Bauelement 12 guten Kontakt mit der Nadelkarte, so
entspricht die am Anschluß 16c gemessene Spannung bis auf die
chipintern und die entlang der Verbindung zum Testgerät auf
tretenden Spannungsabfälle der an den Anschlüssen 16a, 16b an
gelegten Versorgungsspannung. Gleiches gilt für das Bauele
ment 22 und alle weiteren, in der Praxis gleichzeitig mit den
Bauelementen 12 und 22 kontaktierten Bauelemente.
Die Kontaktiernadeln 30 können auch, wie in der Ausführungs
form von Fig. 3 gezeigt, anstatt an den Anschlüssen der Kon
takterkarte 41 an den Anschlußpads der Bauelemente 12, 22
vorgesehen sein. Nach erfolgtem Kontakt zwischen Kontakter
karte 41 und Wafer 10 läuft der Kontakttest auch bei dieser
Ausführungsform wie oben beschrieben ab.
In beiden Ausführungsformen erhält das Testgerät 60 in einfa
cher Weise von jedem der gleichzeitig kontaktierten Bauele
mente eine Rückmeldung über die Güte des Kontakts. Die Infor
mation, ob die Bauelemente Kontakt haben oder nicht, kann für
einen Benutzer mit Angabe der Position des Bauelements auf
dem Wafer grafisch dargestellt werden, beispielsweise kann
das Testsystem 60 auf einer Abbildung des Wafers an der Posi
tion eines Bauelements mit gutem Kontakt einen grünen Punkt
und an der Position eines Bauelements ohne Kontakt einen ro
ten Punkt anzeigen. Aus einer solchen Darstellung ist sofort
ersichtlich, ob der gesamte Wafer mit der Nadelkarte guten
Kontakt hat oder nicht.
Bei nicht vollständigem Kontakt kann aus dem Muster von Bau
elementen mit und ohne Kontakt leicht auf die Art des Fehl
kontakts geschlossen werden. Insbesondere können folgende Ar
ten von Fehlkontakt identifiziert werden:
- - Fehlausrichtung (Mißalignment), d. h. der Wafer ist nicht korrekt ausgerichtet und die Bauelementanschlüsse sind nicht deckungs gleich mit den Nadelkartenanschlüssen. Ursache hierfür können beispielsweise unsaubere Ausrichtungsmarkierungen sein;
- - Offener Kontakt für jeweils einen festgesetzten Anschluß pro Bauelement;
- - Starke lokale Verschmutzung der Kontakterkarte (Nadelkarte) oder des Wafers;
- - Unterschiedliche Temperaturausdehnung von Wafer und Kontak terkarte;
- - Unzureichendes Vakuum oder unzureichender Anpreßdruck vor Beginn der Messungen.
Fehlende Kontakte einzelner Signale können dagegen nur über
eine funktionalen Test überprüft werden. Der Vorteil der an
gegebenen Methode besteht allerdings darin, daß ein aufwendi
ges Testgerät für funktionale Tests zur Überprüfung der Kon
taktgüte nicht erforderlich ist. Der Kontakttest kann viel
mehr nach dem Alignment (Ausrichten und Kontaktieren von Wafer
und Nadelkarte) in einer einfachen Offline-Station durch
geführt werden.
Claims (7)
1. Verfahren zum Überprüfen von lösbaren Kontakten an einer
Mehrzahl von integrierten Halbleiterbausteinen, die parallel
auf einem Wafer mittels einer Kontakterkarte kontaktiert wer
den, wobei die Halbleiterbausteine jeweils mehrere unterein
ander verbundene Versorgungsspannungsanschlüsse aufweisen,
wobei das Verfahren für jeden der Mehrzahl der Halbleiterbau
steine umfaßt:
Anlegen einer Spannung an einen ersten der Versorgungsspan nungsanschlüsse des Halbleiterbausteines über die Kontakter karte,
Messen der anliegenden Spannung an einem zweiten der Ver sorgungsspannungsanschlüsse über die Kontakterkarte,
Vergleichen der an den ersten Anschluß angelegten Spannung mit der an dem zweiten Anschluß gemessenen Spannung; und
Bewerten des Kontakts für diesen Halbleiterbaustein als korrekt, wenn die an dem zweiten Anschluß gemessene Spannung im wesentlichen der an den ersten Anschluß angelegten Span nung entspricht, andernfalls als nicht korrekt.
Anlegen einer Spannung an einen ersten der Versorgungsspan nungsanschlüsse des Halbleiterbausteines über die Kontakter karte,
Messen der anliegenden Spannung an einem zweiten der Ver sorgungsspannungsanschlüsse über die Kontakterkarte,
Vergleichen der an den ersten Anschluß angelegten Spannung mit der an dem zweiten Anschluß gemessenen Spannung; und
Bewerten des Kontakts für diesen Halbleiterbaustein als korrekt, wenn die an dem zweiten Anschluß gemessene Spannung im wesentlichen der an den ersten Anschluß angelegten Span nung entspricht, andernfalls als nicht korrekt.
2. Verfahren nach Anspruch 1, bei dem die Bewertungen für die
Mehrzahl der Halbleiterbausteine gleichzeitig angezeigt wer
den.
3. Verfahren nach Anspruch 1 oder 2, bei dem die Bewertungen
für die Mehrzahl der Halbleiterbausteine zugleich mit der Po
sition des jeweiligen Halbleiterbausteins auf dem Wafer ange
zeigt werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die
lösbare elektrische Verbindung zwischen den Anschlußpads der
Halbleiterbausteine und der Kontakterkarte durch auf den Kon
taktelementen der Kontakterkarte angeordnete Zwischenelemen
te, insbesondere durch Kontaktiernadeln, gebildet wird.
5. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die
lösbare elektrische Verbindung zwischen den Anschlußpads der
Halbleiterbausteine und der Kontakterkarte durch auf den An
schlußpads der Halbleiterbausteine angeordnete Zwischenelemen
te, insbesondere durch Kontaktiernadeln, gebildet wird.
6. Verfahren nach einem der vorigen Ansprüche, bei dem zur
Überprüfung der Kontaktgüte eine der Versorgungsspannung ent
sprechende Spannung an die Versorgungsspannungsanschlüsse an
gelegt wird.
7. Verfahren nach einem der vorigen Ansprüche, bei dem die an
einem weiteren der Versorgungsspannungsanschlüsse anliegenden
Spannung im wesentlichen stromlos über eine Lesekontaktierna
del oder ein anderes Lese-Zwischenelement gemessen wird.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10114291A DE10114291C1 (de) | 2001-03-23 | 2001-03-23 | Verfahren zum Überprüfen von lösbaren Kontakten an einer Mehrzahl von integrierten Halbleiterbausteinen auf einem Wafer |
US10/105,590 US6773934B2 (en) | 2001-03-23 | 2002-03-25 | Method for releasable contact-connection of a plurality of integrated semiconductor modules on a wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10114291A DE10114291C1 (de) | 2001-03-23 | 2001-03-23 | Verfahren zum Überprüfen von lösbaren Kontakten an einer Mehrzahl von integrierten Halbleiterbausteinen auf einem Wafer |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10114291C1 true DE10114291C1 (de) | 2002-09-05 |
Family
ID=7678723
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10114291A Expired - Fee Related DE10114291C1 (de) | 2001-03-23 | 2001-03-23 | Verfahren zum Überprüfen von lösbaren Kontakten an einer Mehrzahl von integrierten Halbleiterbausteinen auf einem Wafer |
Country Status (2)
Country | Link |
---|---|
US (1) | US6773934B2 (de) |
DE (1) | DE10114291C1 (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011196934A (ja) * | 2010-03-23 | 2011-10-06 | Hitachi Ltd | 試験方法およびそれに用いられるインターポーザ |
US10352983B1 (en) * | 2018-10-04 | 2019-07-16 | Genmark Diagnostics, Inc. | Systems and methods for assessing electrical connectivity between elements of assay devices |
US10753986B2 (en) | 2018-10-04 | 2020-08-25 | Genmark Diagnostics, Inc. | Systems and methods for assessing electrical connectivity between elements of assay devices |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4894605A (en) * | 1988-02-24 | 1990-01-16 | Digital Equipment Corporation | Method and on-chip apparatus for continuity testing |
US5072175A (en) * | 1990-09-10 | 1991-12-10 | Compaq Computer Corporation | Integrated circuit having improved continuity testability and a system incorporating the same |
EP0733910B1 (de) * | 1995-03-16 | 1996-12-11 | Siemens Aktiengesellschaft | Platine mit eingebauter Kontaktfühlerprüfung für integrierte Schaltungen |
DE19836614A1 (de) * | 1998-01-13 | 1999-07-15 | Mitsubishi Electric Corp | Halbleiterchip |
US6100710A (en) * | 1997-09-29 | 2000-08-08 | Stmicroelectronics S.A. | Semiconductor device having two ground pads connected to a ground connection lead and method for testing the same |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6525555B1 (en) * | 1993-11-16 | 2003-02-25 | Formfactor, Inc. | Wafer-level burn-in and test |
US6476630B1 (en) * | 2000-04-13 | 2002-11-05 | Formfactor, Inc. | Method for testing signal paths between an integrated circuit wafer and a wafer tester |
-
2001
- 2001-03-23 DE DE10114291A patent/DE10114291C1/de not_active Expired - Fee Related
-
2002
- 2002-03-25 US US10/105,590 patent/US6773934B2/en not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4894605A (en) * | 1988-02-24 | 1990-01-16 | Digital Equipment Corporation | Method and on-chip apparatus for continuity testing |
US5072175A (en) * | 1990-09-10 | 1991-12-10 | Compaq Computer Corporation | Integrated circuit having improved continuity testability and a system incorporating the same |
EP0733910B1 (de) * | 1995-03-16 | 1996-12-11 | Siemens Aktiengesellschaft | Platine mit eingebauter Kontaktfühlerprüfung für integrierte Schaltungen |
US6100710A (en) * | 1997-09-29 | 2000-08-08 | Stmicroelectronics S.A. | Semiconductor device having two ground pads connected to a ground connection lead and method for testing the same |
DE19836614A1 (de) * | 1998-01-13 | 1999-07-15 | Mitsubishi Electric Corp | Halbleiterchip |
Also Published As
Publication number | Publication date |
---|---|
US6773934B2 (en) | 2004-08-10 |
US20020137238A1 (en) | 2002-09-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69128189T2 (de) | Identifizierung von nichtverbundenen Anschlussstiften durch kapazitive Kopplung durch das Gehäuse der integrierten Schaltung | |
DE10191490B4 (de) | Verfahren und Vorrichtung zur Defektanalyse von integrierten Halbleiterschaltungen | |
DE3877862T2 (de) | Bestimmung der ausrichtung von bauteilen. | |
EP0507168B1 (de) | Verfahren zum Testen von auf Platinen eingelöteten integrierten Halbleiterschaltkreisen und Verwendung eines Transistortesters für dieses Verfahren | |
DE19915398A1 (de) | Skew-Einstellverfahren in einem IC Testgerät und Pseudoeinrichtung zur Verwendung bei dem Verfahren | |
DE10323668A1 (de) | Intergrierter Schaltkreischip und Wafer sowie Prüfverfahren und -vorrichtung | |
DE19801557B4 (de) | Kontakt-Prüfschaltung in einer Halbleitereinrichtung | |
DE69019436T2 (de) | Adapter für integrierte Schaltkreiselemente und Verfahren unter Verwendung des Adapters zur Prüfung von zusammengebauten Elementen. | |
DE2504076A1 (de) | Anordnung und verfahren zur kontaktpruefung von halbleiterschaltungen | |
DE4312238C2 (de) | Verfahren zum Befreien einer Halbleiterspeichervorrichtung von einem Kurzschluß | |
DE2349607A1 (de) | Verfahren zur wechselstrom-guetepruefung von integrierten schaltungen | |
DE102006007439B4 (de) | Halbleitereinzelchip, System und Verfahren zum Testen von Halbleitern unter Verwendung von Einzelchips mit integrierten Schaltungen | |
DE10056882C2 (de) | Verfahren zum Kalibrieren eines Testsystems für Halbleiterbauelemente und Testsubstrat | |
DE69021036T2 (de) | Test-Anordnungssystem für integrierte Schaltungen unter Verwendung von lateralen Transistoren. | |
DE10114291C1 (de) | Verfahren zum Überprüfen von lösbaren Kontakten an einer Mehrzahl von integrierten Halbleiterbausteinen auf einem Wafer | |
DE69312263T2 (de) | Testverfahren und -anordnung für integrierte Leistungsschaltungen | |
DE102007045756B4 (de) | Elektronische Leiterplatte und Verfahren für das automatische Prüfen | |
DE19917586C2 (de) | Anordnung zur Durchführung von Burn-In-Behandlungen von Halbleitervorrichtungen auf Waferebene | |
DE19813503C1 (de) | Schaltungsanordnung zum Verhindern von bei Kontaktfehlern auftretenden falschen Ergebnissen beim Testen einer integrierten Schaltung | |
DE10043193B4 (de) | Prüfgerät für Halbleitersubstrate | |
DE10060585A1 (de) | Vorrichtung und Verfahren zur Untersuchung einer integrierten Halbleiterschaltung | |
DE10202904A1 (de) | Vorrichtung und Verfahren zum parallelen und unabhängigen Test spannungsversorgter Halbleiterspeichereinrichtungen | |
EP0733910B1 (de) | Platine mit eingebauter Kontaktfühlerprüfung für integrierte Schaltungen | |
DE10029835C1 (de) | Integrierte Schaltung mit Testbetrieb und Testanordnung zum Testen einer integrierten Schaltung | |
DE102006025031A1 (de) | Prüfschaltungsanordnung und Prüfverfahren zum Prüfen einer Schaltungsstrecke einer Schaltung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8100 | Publication of the examined application without publication of unexamined application | ||
D1 | Grant (no unexamined application published) patent law 81 | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |