DE19901386A1 - Busarchitektur eines feldgekoppelten Leistungs-MOSFET unter Verwendung der Graben-Technologie - Google Patents
Busarchitektur eines feldgekoppelten Leistungs-MOSFET unter Verwendung der Graben-TechnologieInfo
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Abstract
Die vorliegende Erfindung liefert eine Vorrichtung eines Leistungs-Metalloxidhalbleiter-Feldeffekttransistors (MOSFET) unter Verwendung einer Graben-Technologie, um einen Fertigungsprozeß mit reduzierten bzw. weniger Masken zu erreichen. Die Leistungs-MOSFET-Vorrichtung enthält einen Gatesignalbus mit mehreren Gategräben (31, 32, 33), die unter Verwendung von weniger Masken, als früher für eine ähnliche Vorrichtung erforderlich war, gebildet werden. Das zweidimensionale Verhalten der Gräben liefert einen vorteilhaften Feldkopplungseffekt, der die Erzeugung heißer Träger ohne die Notwendigkeit der gewöhnlich verwendeten dicken Schicht aus Siliziumdioxid unter dem Gate aus Polysilizium unterdrückt. Die Verwendung eines einfach gesteuerten Sliziumgrabenätzens bei der Herstellung des Leistungs-MOSFET ergibt eine stabile kostengünstige Produktion mit hoher Ausbeute.
Description
Die vorliegende Erfindung bezieht sich auf das Gebiet
von Leistungshalbleitervorrichtungen. Insbesondere bezieht
sich die vorliegende Erfindung auf eine Halbleitervorrich
tung, die eine Technologie vom doppeldiffundierten Metall
oxidhalbleitertyp (DMOS) verwendet, die angewandt wird, um
Feldeffekttransistorvorrichtungen (FET) aufzubauen. Die vor
liegende Erfindung bezieht sich außerdem auf eine Struktur,
die eine Graben-DMOS-FET-Technologie nutzt, um solche Vor
richtungen zu verwirklichen, und sieht insbesondere noch ei
nen neu entwickelten Gatesignalbus vor, wo MOS-Gräben paral
lel angeordnet sind, um eine Kopplung eines elektrischen
Feldes zwischen den Gräben zu bewirken, die eine Reduzierung
der elektrischen Feldspitze in dem Bereich um den Gate
signalbus herum zur Folge hat.
MOS-Vorrichtungen, insbesondere MOS-Feldeffektransi
storen (MOSFETs), stellen eine grundlegende Komponente jedes
heutigen elektronischen Systems dar. MOSFETs werden von Lei
stungs-MOSFETS insofern unterschieden, als Leistungs-MOSFETS
mehr als 0,5 W verbrauchen können und physisch größer als
typische MOSFETS sind. Diese Leistungs-MOSFETS mit einer
Spannung zwischen Drain- und Sourceanschluß von weniger als
150 V werden im allgemeinen als Leistungs-MOSFETS mit nied
riger Spannung bezeichnet und typischerweise in "Leistungs
steuerungs"-Anwendungen verwendet. Solche Anwendungen
schließen Netz Schalter, Schaltregler und lineare Regler ein,
sind aber nicht auf diese beschränkt. Die vorliegende Erfin
dung richtet sich auf diesen Typ eines Leistungs-MOSFET.
Ein Typ eines Leistungs-MOSFET ist ein manchmal DMOS-Tran
sistor genannter FET vom doppeldiffundierten Typ. Die
Fertigung von DMOS-Transistoren nutzt eine Diffusion, um die
Transistorkanalgebiete zu bilden. Ein Leistungs-MOSFET ist
im wesentlichen eine große Anordnung von Einheitszel
len-DMOS-Transistoren mit mehreren zusätzlichen Elementen, um
Auftastsignale gleichmäßig zu verteilen und eine Durch
bruchsspannung der Vorrichtung zu steuern. DMOS-Vor
richtungen haben den Vorteil, daß sie einen niedrigen
Energieverbrauch und eine Hochgeschwindigkeitstauglichkeit
liefern. Dementsprechend wird die DMOS-Technologie in einer
Hochspannungsschaltanordnung heutiger Hochleistungsanwendun
gen integrierter Schaltungen bevorzugt. Anwendungen, in de
nen sich solche die DMOS-Technologie nutzende Leistungs-MOS-
FETS finden, reichen von Hochspannungstelekommunikations
schaltungen bis hinab zu Gleichstrom-Gleichstrom-Umsetzer
mit 3,3 Volt, die auf Personalcomputern verwendet werden.
Die DMOS-Technologie nutzenden Vorrichtungen sind während
annähernd 20 Jahre in all diesen Anwendungen üblich gewesen.
Während dieser Zeitspanne fanden auch viele Fortschritte in
der DMOS-Technologie bezüglich der Vorrichtungsfertigung und -cha
rakteristiken statt. Gegenwärtig stellen Leistungs-MOS-
FETS den am drittschnellsten wachsenden Markt in der Welt
dar. Leistungsgewinne werden durch Erhöhungen der Zelldichte
erzielt, die eine Verringerung der Abmessungen von Einheits
zellen bedeuten. Da Leistungs-MOSFETS ein Wettbewerbsmarkt
mit großen Stückzahlen sind, wird ein Schwergewicht auf eine
Neuerung bei der Herstellung gelegt, die zu stabilen bil
ligen Produktionsprozessen mit hoher Ausbeute führt.
Auf dem Gebiet der Produktion von Leistungs-MOSFETS
wurde eine Reihe anderer Prozesse angewandt. Zur Produktion
der vorherrschenden Vorrichtungsstruktur für DMOS-Leistungs-MOS-
FETS gab es den sogenannten "Planarproduktionsprozeß".
Der Planarprozeß leitet seinen Namen von der Tatsache ab,
daß der MOSFET-Kanal und Steuer- bzw. Auftaststrukturen mit
der Oberfläche des Siliziumwafers koplanar sind. In Fig. 1
ist eine DMOS-Struktur nach dem Stand der Technik in Form
einer durch den Planarprozeß hergestellten planaren DMOS-Struk
tur 10 dargestellt. Diese planare Struktur überwiegt in
der vorherrschenden Produktion von DMOS-Leistungs-MOSFETS.
In Fig. 1 enthält die DMOS-Struktur 10 einen Kanal 12 und
eine Auftaststruktur 13. Sowohl der Kanal 12 als auch die
Auftaststruktur 13 sind mit einer Oberfläche 11 des Silizi
umwafers koplanar. Obgleich der Planarprozeß über die Jahre
sehr verfeinert wurde, zeigt er beträchtliche Skalierungsbe
schränkungen. Solche Beschränkungen werden besonders offen
sichtlich, wenn der Planarprozeß auf Abmessungen von kleinen
Zellen skaliert wird. Da Leistungsgewinne in Leistungs-MOS-
FETS durch Erhöhen der Zelldichte und folglich Verringern
der Abmessungen von Einheitszellen erhalten werden, treten
die Beschränkungen im Planarprozeßansatz für solche planare
DMOS-Vorrichtungen weitaus früher als die photolithographi
schen Beschränkungen der Anlage auf. Dieses Problem stammt
vom Polysilizium-Gate, das verwendet wird, um die Kanal-Cha
rakteristiken des Leistungs-MOSFETS zu steuern. Grund
sätzlich kann die Gate-Abmessung für eine gegebene Übergang
stiefe nicht unbegrenzt reduziert werden, ohne zu erzwingen,
daß der sogenannte JFET-Widerstandsterm eine dominierende
Komponente des gesamten Widerstands im eingeschalteten Zu
stand der Vorrichtung - ein Schlüsselparameter - wird. Der
JFET-Widerstandsterm erhält seinen Namen von der Funktion
des Sperrschichtfeldeffekttransistors (JFET) und ergibt sich
aus der Beschaffenheit der strukturellen Übergänge zwischen
Schichten.
Gleichzeitig mit der Entwicklung des oben beschriebenen
Planarprozesses nach dem Stand der Technik wurde eine andere
Technologie mit dem Ziel entwickelt, zu verhindern, daß der
JFET-Widerstandsterm eine dominierende Komponente wird. Ins
besondere vermeidet eine aufstrebende Technologie in der
Produktion von Leistungs-MOSFETS das JFET-Problem, indem der
Kanal der Vorrichtung entlang den Seitenwänden eines Ätz
grabens gebildet wird. Diese alternative Konstruktion nach
dem Stand der Technik ist in Fig. 2 dargestellt und enthält
eine Graben-DMOS-Struktur 20. Die Graben-DMOS-Struktur 20
enthält einen Gate-Kanal 22 entlang den Seitenwänden 25 ei
nes Grabens 24 neben dem Gate 23. Dieser Graben 24 wird in
die Oberfläche 21 des Siliziumwafers geätzt, so daß der Ka
nal 22 senkrecht zur Oberfläche 21 des Siliziumwafers liegt.
Dieser Typ eines Produktionsprozesses wird entsprechend
"Graben-DMOS-Technologie" oder einfach "Graben-Technologie"
genannt. Ein Vorteil dieser Graben-Technologie besteht dar
in, daß sie das JFET-Problem praktisch beseitigt. Dies ge
stattet Erhöhungen der Zelldichte um Größenordnungen, wobei
die einzige Beschränkung dann diejenige ist, die durch die
Fertigungsanlage auferlegt wird.
In typischen Leistungs-MOSFET-Strukturen bestimmt die
Breite des Sperrschichtgebiets das elektrische Feld, das
über dem Gebiet existiert, und daher den Spannungsabfall.
Deshalb muß man jede angelegte Spannung jenseits dieser Grö
ße teilweise über die dünne Gateoxidschicht abfallen lassen.
Falls diese zu groß wird, kann eine Erzeugung heißer Elek
tronen stattfinden, die zu einem irreversiblen Ausfall der
Vorrichtung führen kann. Dies wird typischerweise gemindert,
indem eine dicke Schicht (z. B. 8500 Å) aus thermisch gewach
senem Siliziumdioxid unterhalb des Polysilizium-Gates ange
ordnet wird. Diese zusätzliche Oxidschicht ist nicht belang
los. Sie bedeutet tatsächlich ein bis drei zusätzliche Pho
tomaskierschritte und einen relativ langen thermischen Zy
klus für ihr Wachstum. In einigen Fällen wird ein thermi
scher Zyklus von bis zu neun Stunden benötigt. Ferner stellt
man gewöhnlich fest, daß diese zusätzliche Oxidschicht eine
wichtige-Quelle von Ionenverunreinigungen ist. Eine solche
Verunreinigung kann die Zuverlässigkeit einer gegebenen Vor
richtung letzten Endes nachteilig beeinflussen. Die Verwen
dung der Graben-Technologie in der Leistungs-MOSFET-Struktur
der vorliegenden Erfindung eliminiert die Notwendigkeit die
ser zusätzlichen Oxidschicht.
Die Graben-Technologie wurde bislang nicht in ihrem
vollen Umfang genutzt. Ein Bereich, in dem die Graben-Tech
nologie nicht verwendet wurde, liegt in der Busarchitektur
von Leistungs-MOSFETS. Leistungs-MOSFETS heutiger Produkti
on, die eine Graben- oder eine andere Technologie verwendet,
erfordern eine dicke Feldoxidschicht unterhalb der Busstruk
tur des Polysilizium-Gates, um die Injektion heißer Elektro
nen zu unterdrücken. Andere Verfahren, um dieses Problem an
zugehen, schließen die Bildung von Verunreinigungsübergängen
innerhalb des Gatebusses ein, was auch einen Feldkopplungs
mechanismus anregt. Dies erfordert jedoch mehr Fläche für
den Gatebus, da in den Polysiliziumbus Löcher geätzt werden
müssen, um in die Siliziumoberfläche darunter implantierte
Ionen zu ermöglichen. Ferner würden diese Übergänge elek
trisch schweben und daher keine gut definierte Potential
spannung aufweisen. Dies kann zu einer dynamischen Lei
stungsverschlechterung führen, da unter bestimmten Vorspan
nungsbedingungen Volumenträger (engl. bulk carriers) nahe
dem Übergang moduliert werden können.
Dementsprechend scheitert der Stand der Technik dabei,
eine beliebige MOSFET-Busarchitektur zu liefern, die die
Graben-Technologie effizient nutzen kann. Deshalb wird ein
Verfahren zur Produktion von MOSFET-Vorrichtungen benötigt,
das die Graben-Technologie nutzt, um ein Element dieser Vor
richtung, nämlich den Gatesignalbus, neu zu konstruieren.
Man benötigt solch eine Produktion von MOSFET-Vorrichtungen,
die die Bildung einer MOSFET-Busstruktur zur Folge hat, die
Spannungen bis zu dem durch die darunterliegende Epitaxie
schicht getragenen maximalen Wert standhalten kann. Überdies
wird ein Verfahren benötigt, das einen Herstellungsprozeß
garantiert, der verkürzt und somit billiger ist. Ihre Fähig
keit, eine effektive Busarchitektur effizient herzustellen,
macht die Verwendung der Graben-Technologie wünschenswert.
Eine Aufgabe der vorliegenden Erfindung ist, eine Bus
architektur eines Leistungs-MOSFET zu schaffen, die die Gra
ben-Technologie nutzt. Eine andere Aufgabe der vorliegenden
Erfindung besteht darin, einen Prozeß zum Herstellen solch
einer Busarchitektur zu schaffen. Noch eine weitere Aufgabe
der vorliegenden Erfindung ist, solch eine Busarchitektur
mit MOS-Gräben mit vergrößerten Breiten von Sperrschichtge
bieten zu liefern. Eine weitere Aufgabe der vorliegenden Er
findung besteht noch darin, eine Busvorrichtung zu schaffen,
die Spannungen bis zu dem maximalen Wert standhalten kann,
der durch die unter der Busvorrichtung liegenden Epitaxie
schicht getragen wird. Es ist auch eine Aufgabe der vorlie
genden Erfindung, unter Verwendung der Graben-Technologie
solch eine Busvorrichtung zu schaffen, die schneller und ko
stengünstiger als die vergleichbaren Vorrichtungen nach dem
Stand der Technik hergestellt wird.
Die vorliegende Erfindung richtet sich auf die Anwen
dung der Graben-Technologie, um einen Gatesignalbus einer
Leistungs-MOSFET-Vorrichtung neu zu konstruieren. Die Neue
rung in der Busarchitektur wird durch Verwenden von MOS-Grä
ben erreicht, die auf solche Weise angeordnet sind, daß
sie die Breiten von Sperrschichtgebieten der Gräben mitein
ander koppeln. Eine derartige Anordnung bildet folglich eine
Struktur, die Spannungen bis zum durch die darunterliegende
Epitaxieschicht getragenen maximalen Wert standhalten kann.
Die Erzeugung der Sperrschicht, eine Charakteristik aller
MOS-Strukturen, ist für den Erfolg dieses Ansatzes der vor
liegenden Erfindung entscheidend. Die Beschaffenheit jedes
Sperrschichtgebiets und somit der Einrichtung, um Breiten
von Sperrschichtgebieten miteinander zu koppeln, in der vor
liegenden Erfindung hängt sowohl von der über das MOS-System
angelegten Spannung als auch der Konzentration des Halblei
terdotierstoffes ab. Diese Faktoren werden durch die Spezi
fikationen bestimmt, die durch die dieses MOS-System verwen
dende Vorrichtung verlangt werden. Der Abstand zwischen Grä
ben ist ein Schlüsselfaktor beim Koppeln von Breiten von
Sperrschichtgebieten. Dementsprechend wird der Abstand der
Gräben durch die Anforderungen in der endgültigen Vorrich
tung beeinflußt.
Der in der vorliegenden Erfindung verwendete Graben-Pro
zeß hat eine Verringerung der Zahl von Masken zur Folge,
die erforderlich sind, um eine Leistungs-MOSFET-Vorrichtung
herzustellen. Gegenwärtige Verfahren erfordern gewöhnlich
bis zu neun (Photo-)Maskierschritte, um eine Vorrichtung
herzustellen. Die vorliegende Erfindung reduziert die erfor
derlichen Maskierschritte um einen. Sie beseitigt auch einen
relativ langen thermischen Oxidbildungsprozeß.
Ein charakteristisches Merkmal dieses Typs einer Vor
richtung mit "reduzierten bzw. weniger Masken" ist der
Stromleitungsweg. Statt wie in herkömmlichen planaren MOS-Vor
richtungen seitlich zu verlaufen, sind die Stromleitungs
wege in MOS-Vorrichtungen der vorliegenden Erfindung verti
kale Wege durch die Epitaxie- und Substratschichten. Ferner
sind in der vorliegenden Erfindung die Kanalübergänge mit
dem Polysilizium und den Gräben selbstausrichtend. Anfangs
simulationen und Experimente lieferten geeignete Ergebnisse
über Grabenabmessungen mit einer Tiefe von zwei Mikrometer
und einer Breite von einem Mikrometer. Anfangssimulationen
wurden mit einem Simulator für Abmessungen der Vorrichtung,
MEDICI 2, durchgeführt und lieferten ein Modell mit einer
Kantenabschlußstruktur. Der Feldkopplungseffekt, der die re
duzierte Maske ermöglicht, ist eine Folge des zweidimensio
nalen Verhaltens der Graben-Technologie. Die Tatsache, daß
ein Siliziumgrabenätzen bei der Produktion ziemlich einfach
gesteuert werden kann, macht die vorliegende Erfindung zu
einem wertvollen Ansatz für die Produktion von Busvorrich
tungen von Leistungs-MOSFETS.
Ein verbesserter Spannungsschutz geschieht in der vor
liegenden Erfindung durch das Koppeln der Sperrschicht
gebiete jedes Grabens, der den Gatebus bildet. Innerhalb ei
nes gegebenen Gatebusses gibt es mehrere Gräben, die unter
einer einzigen Oberflächenstruktur aus Polysilizium gebildet
sind. Jeder Graben trägt ein Sperrschichtgebiet innerhalb
jedes Raums eines N-Epitaxiesubstratmaterials zwischen be
nachbarten Gate-Gräben bei, um ein erweitertes Sperrschicht
gebiet zu erzeugen. Die sich ergebende Zunahme im kollekti
ven Sperrschichtgebiet versieht den Gatebus mit der Fähig
keit, während normaler Betriebsbedingungen eine erhöhte
Spannung zu tragen. Ein derartiger verbesserter Überspan
nungsschütz wird über die bauliche Anordnung der Gräben er
reicht und durch die Bestimmung des Abstands für jede gege
bene Anwendung einfach gesteuert.
Es versteht sich, daß andere Aufgaben und Vorteile der
vorliegenden Erfindung durch die folgende Beschreibung der
Zeichnungen gemäß der vorliegenden Erfindung verdeutlicht
werden. Obgleich eine bevorzugte Ausführungsform offenbart
wird, soll diese nicht beschränkend sein. Vielmehr werden
die hierin dargelegten allgemeinen Prinzipien als den Umfang
den vorliegenden Erfindung nur veranschaulichend betrachtet,
und es versteht sich ferner, daß zahlreiche Änderungen vor
genommen werden können, ohne vom Umfang der vorliegenden Er
findung abzuweichen.
Ausführungsbeispiele einer Metalloxidhalbleiterstruk
tur, Metalloxidhalbleitervorrichtung und eines Graben-Pro
zesses zum Herstellen eines Gatesignalbusses gemäß der vor
liegenden Erfindung werden im folgenden anhand der beigefüg
ten Zeichnungen ausführlich erklärt. Es zeigen:
Fig. 1 eine schematische Darstellung einer planaren
DMOS-Einheitszellenstruktur nach dem Stand der Technik;
Fig. 2 eine schematische Darstellung einer Gra
ben-DMOS-Vorrichtung nach dem Stand der Technik;
Fig. 3 eine schematische Darstellung eines Gräben nut
zenden Gatesignalbusses gemäß der bevorzugten Ausführungs
form der vorliegenden Erfindung, die den Mechanismus für ei
nen verbesserten Spannungsschutz zeigt;
Fig. 3a eine schematische, teilweise weggeschnittene
Nahdarstellung des Gatesignalbusses, wie er in Fig. 3 ge
zeigt ist, die darstellt, wie der Mechanismus für einen ver
besserten Spannungsschutz mit dem Grabenabstand zusammen
hängt; und
die Fig. 4a bis 4f eine Reihe von schematischen Dar stellungen, die den Graben-Prozeß darstellen, der in einer Produktion eines Gatesignalbusses gemäß der vorliegenden Er findung genutzt wird.
die Fig. 4a bis 4f eine Reihe von schematischen Dar stellungen, die den Graben-Prozeß darstellen, der in einer Produktion eines Gatesignalbusses gemäß der vorliegenden Er findung genutzt wird.
In Fig. 3 ist der Mechanismus für einen verbesserten
Überspannungsschutz gemäß der bevorzugten Ausführungsform
der vorliegenden Erfindung veranschaulicht. Fig. 3 zeigt
insbesondere einen (vereinfacht dargestellten) Gatesignalbus
30 eines Leistungs-MOSFET unter Ausnutzung der Graben-Tech
nologie. Der Gatesignalbus 30 enthält Gräben 31, 32 und 33.
Diese Gräben 31, 32 und 33 sind innerhalb eines (N+)-Sub
strats parallel zueinander angeordnet und durch einen Ab
stand X beabstandet. Das Ausbilden der Gräben 31, 32 und 33
auf solch eine Weise erzeugt eine Überdeckung 34 von Sperr
schichtgebieten zwischen benachbarten Gräben 31, 32 und 32,
33, so daß das Sperrschichtgebiet 31a mit dem Sperrschicht
gebiet 32a und das Sperrschichtgebiet 32a mit dem Sperr
schichtgebiet 33a gekoppelt werden. Auf diese Weise kann der
Gatesignalbus 30 Spannungen bis zu dem maximalen Wert stand
halten, der durch die darunterliegende Epitaxieschicht 35
getragen wird. Die Erzeugung der Sperrschichtgebiete 31a,
32a und 33a ist eine Charakteristik aller MOS-Strukturen und
ist in diesem Fall für die Durchführbarkeit der vorliegenden
Erfindung entscheidend. Die Beschaffenheit der Sperrschicht
gebiete 31a, 32a und 33a ist gut verstanden und hängt be
kanntlich von der über das MOS-System angelegten Spannung
und ferner der Konzentration des Halbleiterdotierstoffes ab.
Dementsprechend hängt der Abstand x zwischen den Gräben 31,
32 und 33 mit den erforderlichen Spezifikationen zusammen,
die irgendeine gegebene endgültige Vorrichtung verlangt.
Nach Fig. 3 hat laut Darstellung jedes der Sperr
schichtgebiete 31a, 32a und 33a eine Breite Y des Sperr
schichtgebiets. Diese Breite Y der Sperrschichtgebiete be
stimmt das elektrische Feld, das über dem Gebiet existiert,
und daher den Spannungsabfall. Deshalb muß man jede angeleg
te Spannung oberhalb dieser Größe teilweise über die dünne
Gateoxidschicht 36 abfallen lassen. Falls diese zu groß
wird, kann eine Erzeugung heißer Elektronen stattfinden, die
zu einem irreversiblen Ausfall einer Vorrichtung führen
kann. Obwohl typischerweise eine dicke Schicht aus thermisch
gewachsenem Siliziumdioxid (die nicht dargestellt ist) unter
der Gateoxidschicht 36 angeordnet ist, um einen solchen Aus
fall in planaren Strukturen und einzelnen Grabenstrukturen
zu verhindern, ist solch eine zusätzliche Schicht typischer
weise sowohl zeitraubend als auch teuer. Diese Zusatzschicht
ist in der vorliegenden Erfindung wie in Fig. 3 veranschau
licht unnötig, weil aufgrund der Grabenfeldkopplung die
Überdeckung 34 der Breite der Sperrschichtgebiete die Raum
ladungsgrenze 37 effektiv ausdehnt, wie in Fig. 3a gezeigt
ist.
Die Fig. 4a bis 4f sind eine Reihe von schematischen
Darstellungen, die Schritte bei der Herstellung eines feld
gekoppelten Leistungs-MOSFET-Busses unter Verwendung der
Graben-Technologie gemäß der bevorzugten Ausführungsform der
vorliegenden Erfindung zeigen. In Fig. 4a ist eine Sili
ziumoberfläche 40 dargestellt, die mit beabstandeten Gräben
41 geschaffen wurde. Irgendein geeignetes Herstellungsver
fahren kann verwendet werden, wie z. B. eine Photoresist-Mas
kenablagerung mit anisotropem Ätzen. Insbesondere bezüg
lich der bevorzugten Ausführungsform wird eine zentrale
Gruppe 42 eng ausgerichteter Gräben 41 geschaffen. Diese
zentrale Gruppe 42 ist die Ausgangsstruktur, die erforder
lich ist, um einen Gatebus zu bilden. Jeder Graben 41 inner
halb der zentralen Gruppe 42 ist durch einen vorbestimmten
Abstand x beabstandet, wie oben bezüglich Fig. 3 diskutiert
wurde. Der Abstand X ist durch die elektrischen Charakteri
stiken (d. h. ihren Wert der Durchschlagsspannung) bestimmt.
Wie in Fig. 4b dargestellt ist, wurde auf den freiliegenden
obersten Abschnitten der Siliziumoberfläche 40 eine Gate
oxidschicht 43 geschaffen. Die Gateoxidschicht 43 ist eine
relativ dünne (vorzugsweise 400 Å) Schicht aus Silizium
dioxid. Eine Gesamttiefe 44 von der obersten Kante der Gate
oxidschicht 43 bis zur untersten Grabenkante beträgt in die
sem Fall ungefähr 2,0 Mikrometer, hängt aber von der Durch
schlagsspannung der Vorrichtung ab und kann sich daher mit
ihr ändern. Durch beliebige wohlbekannte Verfahren, z. B.
Photomaskieren und thermische zyklische Behandlung, werden
die Gräben 41 geätzt und die Gateoxidschicht 43 gleichmäßig
über die Siliziumoberfläche 40 aufgewachsen.
In Fig. 4c sind zwei weitere Ablagerungen der Silizium
oberfläche 40 von Fig. 4b hinzugefügt. Jeder Graben 41 wird
zuerst mit Polysilizium 45 vom N-Typ aufgefüllt. Zweitens
werden Oberflächenstrukturen 46a, 46b und 46c ebenfalls aus
Polysilizium 45 vom N-Typ gebildet. Die Oberflächenstruktur
46b ist so geformt, daß sie über der zentralen Gruppe von
Gräben 42 gleichmäßig ausgerichtet ist. Diese über der zen
tralen Gruppe 42 geschaffene Oberflächenstruktur 46b ist
durch eine Lücke 47 von den beiden seitlich angeordneten
Oberflächenstrukturen 46a und 46c beabstandet. Diese Ober
flächenstrukturen 46a, 46b und 46c sind so ausgebildet, daß
ein Graben 41 in dem Bereich zwischen jedem Oberflächen
strukturpaar, d. h. zwischen 46a und 46b sowie zwischen 46b
und 46c, ausgerichtet ist.
Fig. 4d veranschaulicht eine Muldenbildung durch die
Lücken 47. Ionenimplantate sind durch Pfeile 48 dargestellt.
Bei einer Muldenbildung, die der in Fig. 2 ähnlich ist,
werden Ionenimplantate 48 mit thermischer Diffusion verwen
det, um einen Dotierstoff zu verteilen und Defekte zu besei
tigen, um Mulden 49 vom P-Typ (P-Mulden) und Mulden 50 vom
N-Typ (N-Mulden) zu bilden. Bei der Muldenbildung werden üb
licherweise verwendete Borimplantate und Arsenimplantate ge
nutzt, wobei irgendein geeignetes Verfahren nach dem Stand
der Technik angewandt wird, und diese sind für die Zwecke
der Offenbarung der vorliegenden Erfindung nicht entschei
dend. Die Mulden 49 vom P-Typ enthalten ein Material für ei
nen Kanal (P-) und einen schweren Körper (P+) (engl. heavy
body) (wie auch in Fig. 2 ausführlich dargestellt ist). Die
Mulden 50 vom N-Typ sind als Source-(N+)-Material gebildet.
Wie in Fig. 4e dargestellt ist, ist auf der Siliziumober
fläche 40 ein Zwischenschichtdielektrikum 51 so aufgebracht,
daß es jede der Oberflächenstrukturen 46a, 46b und 46c um
gibt. Das Dielektrikum 51 ist vorzugsweise Borphosphosili
katglas (BPSG), allerdings kann alternativ dazu Phosphosili
katglas (PSG) verwendet werden. Das Dielektrikum 51 ist auf
solch eine Weise gemustert, daß es Kontaktbereiche 52a und
52b zwischen Source und Metall bildet. Eine Ablagerung eines
obersten Metalls 53, um dadurch Sourceanschlüsse 54a und 54b
zu bilden, ist in Fig. 4f dargestellt. Zwischen den Source
anschlüssen 54a und 54b ist ein durch die Gates 58 geschaf
fenes Gebiet 55 des Graben-Gatesignalbusses ausgebildet. Das
oberste Metall 53 verbindet jede DMOS-Zellmatrix parallel
miteinander. Ein entscheidendes charakteristisches Merkmal
der vorliegenden Erfindung ist der durch Pfeile 59 darge
stellte Stromleitungsweg. In scharfen Gegensatz zum typi
schen seitlichen Leitungsweg, den man in herkömmlichen MOS-
FET-Konstruktionen findet, ist der Stromleitungsweg 59 der
vorliegenden erfindungsgemäßen Konstruktion durch die Epita
xie- und Substratschichten vertikal ausgerichtet. Die Kanal
übergänge sind mit dem Polysilizium und den Gräben selbst
ausrichtend.
Es sollte sich verstehen, daß die hier erwähnten bevor
zugten Ausführungsformen die vorliegende Erfindung nur ver
anschaulichen. Die vorliegende Erfindung wurde mit Verweis
auf einen Leistungs-MOSFET mit P-Kanal beschrieben. Es soll
te sich jedoch verstehen, daß die vorliegende Erfindung auch
Leistungs-MOSFETS mit N-Kanal und ihre zugehörigen Herstel
lungsverfahren einschließt. Zahlreiche Änderungen in der
Konstruktion und Verwendung der vorliegenden Erfindung kön
nen im Hinblick auf die folgenden Ansprüche erwogen werden,
ohne vom beabsichtigten Umfang und Gebiet der hierin offen
barten Erfindung abzuweichen.
Claims (13)
1. Metalloxidhalbleiter-(MOS)-Struktur mit:
- a) einem Substrat (35) mit einer Oberseite und einem Innenbereich, wobei die Oberseite mehrere Gräben (31, 32, 33; 41) enthält, die darin angeordnet sind und sich in Richtung auf den Innenbereich erstrecken;
- b) einer Oxidschicht (36, 43), die gleichmäßig sowohl innerhalb der mehreren Gräben auf deren Wänden als auch auf der Oberseite des Substrats (35) aufgebracht ist; und
- c) einer auf der Oxidschicht (36, 43) gebildeten
Oberflächenstruktur;
worin eine Vielzahl von Gates durch einen Abschnitt der Oberflächenstruktur geschaffen wird, der sich in die mehre ren Gräben erstreckt.
2. MOS-Struktur nach Anspruch 1, worin es vier oder mehr
der mehreren Gräben gibt und die mehreren Gräben durch eine
vorbestimmte Breite (X) getrennt sind.
3. MOS-Struktur nach Anspruch 2, worin die vorbestimmte
Breite ein Maß ist, das ausreicht, um eine Grabenfeldkopp
lung zu erzeugen, um eine ausgedehnte Raumladungsgrenze zu
schaffen.
4. MOS-Struktur nach Anspruch 1, worin die Gates durch
einen Abstand voneinander getrennt sind, der vorbestimmt ist
und von sowohl einer über die MOS-Struktur angelegten Span
nung als auch einer Dotierstoffkonzentration des Substrats
abhängt.
5. MOS-Struktur nach Anspruch 3, worin die MOS-Struktur
ein Gatesignalbus (30) ist.
6. MOS-Struktur nach Anspruch 4, worin die MOS-Struktur
ein Gatesignalbus (30) ist.
7. Metalloxidhalbleiter-(MOS)-Vorrichtung mit:
- a) einem Substrat mit einer Oberseite und einem In nenbereich
- b) einem innerhalb des Substrats angeordneten Gate signalbus (30), der mehrere Gräben (42) enthält, die in nerhalb der Oberseite angeordnet sind und sich in Rich tung auf den Innenbereich erstrecken, eine Oxidschicht (36; 43), die sowohl innerhalb der mehreren Gräben auf deren Wänden als auch auf der Oberseite des Substrats gleichmäßig aufgebracht ist, eine auf der Oxidschicht ge bildete Oberflächenstruktur und einen Abschnitt der Ober flächenstruktur, der sich in die mehreren Gräben er streckt, um eine Vielzahl von Gates zu bilden;
- c) mindestens zwei P-Mulden eines Materials vom P-Typ, die innerhalb des Substrats liegen und auf gegen überliegenden Seiten der Oberflächenstruktur angeordnet sind;
- d) mindestens zwei N-Mulden eines Materials vom N-Typ, die neben der Oberflächenstruktur angeordnet sind, wobei je eine N-Mulde über einer der mindestens zwei P-Mulden angeordnet ist;
- e) einer dielektrischen Schicht (51), die über der Oberflächenstruktur aufgebracht ist; und
- f) einem über der dielektrischen Schicht (51) aufge brachten obersten Metall (50).
8. MOS-Vorrichtung nach Anspruch 7, worin die Oberflä
chenstruktur auf der Oxidschicht (36, 43) über vier oder
mehr der mehreren Gräben geschaffen ist und die mehreren
Gräben durch eine vorbestimmte Breite getrennt sind.
9. MOS-Vorrichtung nach Anspruch 8, worin die vorbe
stimmte Breite ein Maß ist, das ausreicht, um eine Graben
feldkopplung zu erzeugen, um dadurch eine ausgedehnte Raum
ladungsgrenze zu liefern.
10. Graben-Prozeß zum Herstellen eines Gatesignalbusses,
mit den Schritten:
- a) Ätzen mehrerer Gräben in eine Oberseite eines Sub strats;
- b) gleichmäßiges Aufbringen einer Oxidschicht über allen freiliegenden Oberflächen der mehreren Gräben und der Oberseite des Substrats;
- c) Füllen der mehreren Gräben mit einem Material vom (N+)-Typ bis zur Oberfläche des Substrats;
- d) Bilden von Oberflächenstrukturen auf der Oxid schicht über mindestens zwei der mehreren Gräben, wobei die Oberflächenstrukturen aus einem Material vom (N+)-Typ geschaffen werden;
- e) Bilden mindestens einer P-Mulde (49) aus Ionen vom P-Typ in dem Substrat, wobei die P-Mulde neben den Ober flächenstrukturen liegt;
- f) Bilden mindestens einer N-Mulde (50) aus Ionen vom N-Typ in dem Substrat, wobei die N-Mulde (50) neben den Oberflächenstrukturen und über der mindestens einen P-Mulde (49) liegt,
- g) Aufbringen einer dielektrischen Schicht (51) über jeder der Oberflächenstrukturen, während eine Lücke da zwischen für einen Source-Kontakt (54a, 54b) freigelassen wird; und
- h) Aufbringen eines obersten Metalls über sowohl die dielektrische Schicht als auch die Lücke.
11. Graben-Prozeß nach Anspruch 10, worin der Schritt
zum Bilden der Oberflächenstrukturen auf der Oxidschicht
über vier oder mehr der mehreren Gräben ausgeführt wird und
die mehreren Gräben durch eine vorbestimmte Breite getrennt
sind.
12. Graben-Prozeß nach Anspruch 11, worin die vorbe
stimmte Breite ein Maß ist, das ausreicht, um eine Graben
feldkopplung zu erzeugen, um dadurch eine ausgedehnte Raum
ladungsgrenze zu liefern.
13. Graben-Prozeß nach Anspruch 13, worin der Schritt
zum Bilden der mindestens einen P-Mulde durch Implantieren
von mehreren Ionen vom P-Typ in das Substrat ausgeführt
wird, und der Schritt zum Bilden der mindestens einen
N-Mulde durch Implantieren von Ionen vom N-Typ in das Substrat
ausgeführt wird.
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