FR2776837A1 - Architecture de bus a transistor mosfet de puissance a couplage de champ, utilisant la technologie a tranchees - Google Patents
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Abstract
Cette structure (30) comprend un substrat (35) possédant une surface supérieure et une région intérieure, ladite surface supérieure comprenant de multiples tranchées (31, 32, 33) qui s'étendent en direction de la région intérieure, une couche d'oxyde (36) disposée uniformément à la fois à l'intérieur des tranchées multiples, sur les parois de ces dernières et sur la surface du substrat, et une structure de surface formée au-dessus de la couche d'oxyde, une pluralité de grilles étant formées dans une partie de la structure de surface, qui s'étend dans les tranchées multiples.Application notamment à la fabrication d'un dispositif à transistor MOSFET.
Description
i La présente invention concerne le domaine des dispositifs de puissance à
semiconducteurs. Plus particulièrement, la présente invention concerne un dispositif à semiconducteurs utilisant une technologie du type métal-oxyde-semiconducteur à double diffusion (DMOS), employée pour fabriquer des dispositifs à transistors à effet de champ (FET). En outre, la présente invention a trait à une structure qui utilise la technologie DMOS-FET à tranchées pour la réalisation de tels dispositifs. Plus particulièrement, la présente invention fournit un bus de transmission de signaux de grilles de conception nouvelle, dans lequel les tranchées MOS sont disposées parallèlement pour produire un couplage de champ électrique entre les tranchées, ce qui conduit à une réduction du champ électrique maximum dans la zone entourant le bus de
transmission de signaux de grilles.
Les dispositifs MOS et notamment les transistors à effet de champ MOS (MOSFET), représentent des composants fondamentaux de tout système électronique actuel. Les transistors MOSFET se distinguent de transistors MOSFET de puissance en ce que les transistors MOSFET de puissance peuvent dissiper une puissance supérieure à 0,5 W et ont une taille physique plus étendue que celle de transistors MOSFET typiques. Les transistors MOSFET de puissance possédant une tension drain-source inférieure à 150 V sont désignés d'une manière générale comme étant des transistors MOSFET de puissance à faible tension et sont utilisés de façon typique dans des applications "de gestion de puissance". De telles applications incluent, sans qu'il n'y ait là aucune limitation, des disjoncteurs, des régulateurs de commutation et des régulateurs linéaires. C'est ce type de transistor MOSFET de puissance auquel s'applique la
présente invention.
Un type de transistor MOSFET de puissance est un transistor FET du type à double diffusion, quelquefois désigné sous l'expression transistor DMOS. Pour la fabrication d'un transistor DMOS on utilise une diffusion pour former les régions de canal du transistor. Un transistor MOSFET de puissance est essentiellement un grand réseau de ces transistors DMOS à cellules unités, comportant plusieurs éléments additionnels permettant de répartir uniformément des signaux de commande de transfert et une tension de claquage du dispositif de commande. Les dispositifs DMOS présentent l'avantage de fournir une faible dissipation de puissance et de présenter une capacité de fonctionnement à grande vitesse. Par conséquent, la technologie DMOS est préférable dans un circuit à haute tension d'application de circuits intégrés de grande puissance actuels. Des applications, dans lesquelles on trouve de tels transistors MOSFET de puissance utilisant une technologie DMOS, vont de circuits de télécommunication à haute tension jusqu'à des convertisseurs continu-continu à 3,3 volts utilisés dans des ordinateurs personnels. L'emploi de dispositifs utilisant la technologie DMOS est usuel dans toutes ces applications depuis près de 20 ans. De nombreux progrès dans la technologie DMOS concernant la fabrication des dispositifs et les caractéristiques des dispositifs sont également apparus pendant cette période. Actuellement, les transistors MOSFET de puissance représentent le marché dans le monde, qui connaît la plus grande croissance en troisième position. Des gains de performance sont obtenus au moyen d'accroissements de la densité des cellules, ce qui signifie une réduction des dimensions des cellules unités. Etant donné que les transistors MOSFET de puissance représentent un marché compétitif d'un volume important, un grand intérêt est porté à l'innovation de fabrication conduisant à des processus de fabrication stables, à faible
coût et à haut rendement.
Dans le domaine de la fabrication de transistors MOSFET de puissance, on utilise une pluralité d'autres processus. Pour la fabrication de la structure de dispositif principal pour des transistors MOSFET de puissance DMOS, il existait le processus de fabrication dit "processus planar". Le processus planar tire son nom du fait que les structures de canal et de commande de transfert des transistors MOSFET sont coplanaires avec la surface de la pastille en silicium. Sur la figure 1, annexée à la présente demande, on a représenté une structure DMOS de l'art antérieur sous la forme d'une structure DMOS planar 10 fabriquée au moyen du processus planar. Cette structure planar est prédominante dans la fabrication principale de transistors MOSFET de puissance DMOS. Sur la figure 1, la structure DMOS 10 comprend un canal 12 et une structure de commande 13. A la fois le canal 12 et la structure de commande 13 sont coplanaires à une surface 11 de la pastille en silicium. Bien que le processus planar ait été bien affiné au fil des ans, il présente des limitations d'échelle considérables. De telles limitations deviennent particulièrement notables lorsque l'échelle du processus planar est réglée sur de faibles dimensions des cellules. Etant donné que les gains de performance dans les transistors MOSFET de puissance sont obtenus en augmentant la densité des cellules et par conséquent en réduisant les dimensions des cellules unités - les limitations apparaissant dans la solution utilisant le processus planar pour de tels dispositifs DMOS planar se manifestent beaucoup plus tôt que les limitations photolithographiques de l'appareillage. Ce problème est lié à la grille en polysilicium qui est utilisée pour commander les caractéristiques du canal du transistor MOSFET de puissance. Fondamentalement, la taille de la grille pour une profondeur de jonction donnée ne peut pas être réduite d'une manière infinie sans que ce qu'on appelle le terme de résistance JFET devienne un élément prédominant de la résistance globale à l'état conducteur du dispositif - un paramètre clé. Le terme de résistance JFET tire son nom du fonctionnement du transistor à effet de champ à jonction (JFET) et est lié à la nature des jonctions structurelles entre les couches. Conjointement avec le développement du processus planar de l'art antérieur décrit précédemment, on a développé une autre technologie dans le but d'empêcher que le terme de résistance JFET devienne un élément prédominant. Plus particulièrement, une technologie convergente dans la fabrication des transistors MOSFET de puissance évite le problème JFET grâce à la formation du canal du dispositif le long des parois latérales d'une tranchée formée par corrosion. Cet autre agencement de l'art antérieur est illustré sur la figure 2, annexée à la présente demande, et comprend une structure DMOS à tranchée 20. La structure DMOS à tranchée 20 comprend un canal de grille 22 le long des parois latérales 25 d'une tranchée 24 à côté de la grille 23. Cette tranchée 24 est formée par corrosion dans la surface 21 de la pastille de silicium de sorte que le canal 22 est disposé perpendiculairement à la surface 21 de la pastille de silicium. Ce type de procédé de fabrication est désigné de façon appropriée sous l'expression "technologie DMOS à tranchées" ou simplement par "technologie à tranchées". Un avantage de cette technologie à tranchées est qu'elle limite réellement le problème JFET. Cela permet d'accroître la densité de cellules de plusieurs ordres de grandeur, la seule limitation étant celle imposée par l'appareillage du
fabricant.
Dans des structures MOSFET de puissance typiques, la largeur de la région d'appauvrissement détermine le champ électrique qui existe aux bornes de cette région et par conséquent la chute de tension. C'est pourquoi toute tension appliquée dépassant cette valeur doit partiellement chuter aux bornes de la couche d'oxyde de grille mince. Si elle devient trop importante, on peut avoir une production d'électrons chauds pouvant conduire à un claquage irréversible du dispositif. De façon typique, ceci est supprimé grâce à l'insertion d'une couche épaisse (par exemple 8500 A) de bioxyde de silicium obtenu par croissance thermique au-dessous de la grille en polysilicium. Cette couche additionnelle d'oxyde n'est pas sans conséquence. Elle représente effectivement une à trois étapes additionnelles de photomasquage et un cycle thermique relativement long pour sa croissance. Dans certains cas, un cycle thermique d'une durée atteignant jusqu'à neuf heures est nécessaire. En outre cette couche additionnelle d'oxyde s'avère habituellement être une source importante d'éléments contaminants ioniques. Une telle contamination peut finalement influencer de façon
nuisible la fiabilité donnée du dispositif donné.
L'utilisation de la technologie à tranchées dans la structure MOSFET de puissance selon la présente invention supprime la nécessité d'utiliser cette couche additionnelle d'oxyde. La technologie à tranchées n'a par conséquent pas été utilisée dans toute sa plénitude. Un domaine, dans lequel la technologie à tranchées n'a pas été utilisée, est
l'architecture de bus à transistors MOSFET de puissance.
Les transistors MOSFET actuellement fabriqués, qui sont basés sur l'utilisation de la technologie à tranchées ou sur une autre technologie, requièrent une couche d'oxyde de champ épaisse au-dessous de la structure de bus à grilles en polysilicium afin de supprimer l'injection d'électrons chauds. D'autres procédés pour traiter ce problème incluent la formation de jonctions d'impuretés dans le bus à grilles, qui suggère également un mécanisme de couplage de champ. Cependant ceci requiert une surface plus étendue pour le bus à grilles étant donné que des trous doivent être formés par corrosion dans le bus en polysilicium de manière à permettre l'implantation d'ions dans la surface de silicium sous-jacente. En outre, ces jonctions sont électriquement flottantes et par conséquent ne possèdent pas une tension ayant un potentiel bien défini. Ceci peut conduire à une altération de la performance dynamique étant donné que des porteurs en vrac à proximité de la jonction peuvent être modulés dans certaines conditions de polarisation. C'est pourquoi, l'art antérieur ne permet pas de réaliser une architecture de bus MOSFET permettant une utilisation efficace de la technologie à tranchées. C'est pourquoi, ce qui est nécessaire c'est une fabrication d'un dispositif MOSFET, qui utilise la technologie à tranchées
pour la nouvelle conception d'un élément de ce dispositif -
à savoir le bus de transmission de signaux de grilles. Ce qui est nécessaire est une fabrication de dispositifs MOSFET de ce type, qui permette la formation d'une structure de bus à transistor MOSFET apte à résister à des tensions atteignant jusqu'à la valeur maximale supportée par la couche épitaxiale sous-jacente. En outre, ce qui est nécessaire c'est un procédé de ce type, qui garantisse un procédé de fabrication qui soit plus bref et par conséquent moins coûteux. C'est la capacité de fabriquer efficacement une architecture de bus efficace qui rend souhaitable
l'utilisation de la technologie à tranchées.
Un but de la présente invention est de fournir une architecture de bus d'un transistor MOSFET de puissance, qui utilise la technologie à tranchées. Un autre but de la présente invention est de fournir un procédé de fabrication d'une telle architecture de bus. Un autre but de la présente invention est de fournir une telle architecture de bus comportant des tranchées MOS avec des zones d'appauvrissement ayant des largeurs accrues. Un autre but de la présente invention est de fournir un dispositif de bus apte à résister à des tensions allant jusqu'à la valeur maximale supportée par la couche
épitaxiale qui est située au-dessous du dispositif de bus.
Un autre but de la présente invention est de fournir un dispositif de bus, qui soit fabriqué plus rapidement et à un meilleur coût que les dispositifs comparables de l'art
antérieur utilisant la technologie à tranchées.
La présente invention est basée sur l'utilisation de la technologie à tranchées pour réaliser un nouvel agencement d'un bus de transmission de signaux de grilles
d'un dispositif à transistors MOSFET de puissance.
L'innovation dans l'architecture de bus est obtenue grâce à la réalisation de tranchées MOS disposées de manière à
coupler entre elles les largeurs des zones d'appauvrisse-
ment des tranchées. Un tel positionnement fournit ainsi une structure apte à résister à des tensions atteignant jusqu'à
la valeur maximale supportée par la couche épitaxiale sous-
jacente. La production de la couche d'appauvrissement, qui est caractéristique de toutes les structures MOS, est critique pour le succès de cette solution selon la présente invention. La nature de chaque zone d'appauvrissement et par conséquent les moyens de couplage réciproque des largeurs des zones d'appauvrissement dans la présente invention dépendent de la tension appliquée aux bornes du système MOS et de la concentration en dopant semiconducteur. Ces facteurs sont déterminés par les spécifications requises pour le dispositif utilisant ce système MOS. L'espacement entre les tranchées est un facteur clé dans le couplage des largeurs de zones d'appauvrissement. C'est pourquoi, l'espacement des tranchées est influencé par les exigences requises dans le
dispositif final.
Le processus de fabrication de tranchées utilisé dans la présente invention conduit à une réduction du nombre de masques requis pour la fabrication de transistors MOSFET de puissance. Les techniques actuelles utilisent habituellement jusqu'à neuf étapes de (photo)masquage pour fabriquer un dispositif. La présente invention réduit d'une unité les étapes requises de masquage. Elle supprime également un processus relativement long de formation
d'oxyde thermique.
Une caractéristique distinctive de ce type de dispositif "à masque réduit" est la voie de conduction de courant. Au lieu d'être latéraux comme dans des transistors MOS planar classiques, les trajets de conduction de courant dans des dispositifs MOS selon la présente invention sont des trajets verticaux - traversant la couche épitaxiale et la couche de substrat. En outre, dans la présente invention, les jonctions de canaux sont auto-alignées sur le polysilicium et sur les tranchées. Des simulations initiales et une expérimentation ont fourni des résultats appropriés sur la base de dimensions de tranchées correspondant à une profondeur de deux micromètres et une largeur d'un micromètre. Des simulations initiales ont été effectuées avec le simulateur de dispositif bidimensionnel connu sous l'appellation MEDICI et en utilisant un prototype sous la forme d'une structure à terminaison des bords. L'effet de couplage de champ, qui permet l'apparition du masque réduit est un résultat du
comportement bidimensionnel de la technologie à tranchées.
Etant donné que la formation de tranchées par corrosion dans le silicium peut être commandée très facilement lors de la fabrication, la présente invention devient un outil de grande valeur pour la fabrication de dispositifs de bus
à transistors MOSFET de puissance.
Une protection accrue vis-à-vis de la tension est obtenue dans la présente invention grâce au couplage des zones d'appauvrissement de chaque tranchée, qui constitue le bus de grilles. Dans un bus de grilles donné, il existe de multiples tranchées qui sont formées au-dessous d'une seule structure de surface en polysilicium. Chaque tranchée constitue une zone d'appauvrissement à l'intérieur de chaque espace d'un matériau formant substrat épitaxial de type N situé entre des tranchées de grilles adjacentes, de manière à créer une zone d'appauvrissement étendue. L'accroissement résultant de la zone d'appauvrissement collective confère au bus à grilles la capacité de supporter une tension accrue pendant des conditions de fonctionnement normales. Une telle protection améliorée vis-à-vis de surtensions est obtenue au moyen de l'agencement structurel des tensions et est aisément commandée par détermination de l'espacement pour une
application donnée.
Plus précisément, selon un premier aspect, la
présente invention a trait à une structure métal-oxyde-
semiconducteur (MOS), caractérisée en ce qu'elle comporte: a) un substrat possédant une surface supérieure et une région intérieure, ladite surface supérieure comprenant de multiples tranchées qui s'étendent en direction de ladite région intérieure; b) une couche d'oxyde disposée uniformément à la fois à l'intérieur desdites tranchées multiples, sur les parois de ces dernières et sur ladite surface supérieure dudit substrat; et c) une structure de surface formée au-dessus de ladite couche d'oxyde; une pluralité de grilles étant formées dans une partie de ladite structure de surface, qui s'étend dans lesdites
tranchées multiples.
Selon une autre caractéristique de l'invention, lesdites tranchées multiples sont prévues au nombre de quatre ou plus et sont séparées par une distance prédéterminée. Selon une autre caractéristique de l'invention, ladite distance prédéterminée est une mesure suffisante pour créer un couplage de champ de tranchées de manière à
former une limite étendue de charges d'espace.
Selon une autre caractéristique de l'invention, lesdites grilles sont séparées les unes des autres par une distance qui est prédéterminée et dépend à la fois d'une tension appliquée aux bornes de ladite structure MOS et
d'une concentration de dopant dudit substrat.
Selon une autre caractéristique de l'invention, la structure MOS est un bus de transmission de signaux de
grilles.
Selon une autre caractéristique de l'invention, ladite structure MOS est un bus de transmission de signaux
de grilles.
Selon un second aspect, l'invention a trait à un dispositif métal-oxydesemiconducteur MOS, caractérisé en ce qu'il comporte: a) un substrat possédant une surface supérieure et une région intérieure; b) un bus de transmission de signaux de grilles situé à l'intérieur dudit substrat, ledit bus de transmission de signaux de grilles comprenant de multiples tranchées situées dans ladite surface supérieure et s'étendant vers ladite région intérieure, une couche d'oxyde disposée uniformément à la fois dans lesdites tranchées multiples, sur des parois de ces dernières et sur ladite surface supérieure dudit substrat, une structure de surface formée au-dessus de ladite couche d'oxyde, et une partie de ladite structure de surface s'étendant dans lesdites tranchées multiples pour former une pluralité de grilles; c) au moins deux puits formés d'un matériau de type P, situés à l'intérieur dudit substrat et disposés sur des côtés opposés de ladite structure de surface; d) au moins deux puits formés d'un matériau de type N situés à côté de ladite structure de surface, chaque puits de type N étant disposé au-dessus de l'un desdits puits de type P, prévus au moins au nombre de deux; e) une couche diélectrique déposée sur ladite structure de surface; et f) un métal supérieur disposé au-dessus de ladite couche diélectrique. Selon une autre caractéristique de l'invention, ladite structure de surface située sur ladite couche d'oxyde est formée au-dessus de quatre ou d'un plus grand nombre desdites tranchées multiples, et lesdites tranchées
multiples sont séparées par une distance prédéterminée.
Selon une autre caractéristique de l'invention, ladite distance prédéterminée est une mesure suffisante pour créer un couplage de champ entre tranchées pour produire de ce fait une limite étendue de charges d'espace, Selon un autre aspect, l'invention a trait à un procédé de formation de tranchées pour fabriquer un bus de transmission de signaux de grille, caractérisé en ce qu'il comprend les étapes consistant à: a) former par corrosion de multiples tranchées dans une surface supérieure d'un substrat; b) déposer une couche d'oxyde uniformément sur l'ensemble des surfaces exposées desdites tranchées multiples et de ladite surface supérieure dudit substrat; c) remplir lesdites tranchées multiples avec un matériau de type N+ jusqu'à ladite surface dudit substrat; d) former les structures de surface sur ladite couche d'oxyde au-dessus d'au moins deux desdites tranchées multiples, lesdites structures de surface étant formées d'un matériau de type N+; e) former au moins un puits de type P pour les ions de type P dans ledit substrat, ledit puits de type P étant situé à côté desdites structures de surface; f) former au moins un puits de type N pour des ions de type N dans ledit substrat, ledit puits de type N étant
situé à côté desdites structures de surface et au-
dessus du ou desdits puits de type P; g) déposer une couche diélectrique au-dessus de chacune desdites structures de surface tout en laissant subsister un interstice intercalaire pour un contact de source; et h) déposer un métal supérieur au-dessus à la fois de
ladite couche diélectrique et dudit interstice.
Selon une autre caractéristique de l'invention, ladite étape de formation desdites structures de surface sur ladite couche d'oxyde est exécutée au niveau de quatre ou d'un plus grand nombre desdites tranchées multiples, et lesdites tranchées multiples sont séparées par une distance prédéterminée. Selon une autre caractéristique de l'invention, ladite distance prédéterminée est une mesure suffisante pour créer un couplage de champ entre tranchées de manière à obtenir de ce fait une limite étendue de charges d'espace. Selon une autre caractéristique de l'invention, ladite étape de formation du ou desdits puits de type P est exécutée par l'implantation d'ions de type P dans ledit substrat, et ladite étape de formation du ou desdits puits de type N est exécutée par implantation d'ions de type N
dans ledit substrat.
D'autres caractéristiques et avantages de la
présente invention ressortiront de la description donnée
ci-après, qui décrit une forme de réalisation préférée, sans aucun caractère limitatif de manière à illustrer simplement l'invention, et est prise en référence aux dessins annexés sur lesquels: - la figure 1, dont il a déjà été fait mention, représente un schéma d'une structure de cellules unités DMOS planar de l'art antérieur; - la figure 2, dont il a déjà été fait mention, représente un schéma d'un dispositif DMOS à tranchée de l'art antérieur; - la figure 3 représente un schéma d'un bus de transmission de signaux de grilles utilisant des tranchées conformément à une forme de réalisation préférée de la présente invention, qui représente le mécanisme pour obtenir une protection améliorée vis-à-vis de la tension; - la figure 3a, qui est un schéma détaillé, en vue partiellement arrachée, du bus de transmission de signaux de grilles tel que représenté sur la figure 3, qui montre le mécanisme pour l'obtention d'une protection améliorée vis- à-vis de la tension concernant l'espacement entre les tranchées; et - les figures 4a à 4f représentent une série de schémas illustrant le procédé de fabrication à tranchées utilisé dans une fabrication de bus de transmission de
signaux de grilles selon la présente invention.
Sur la figure 3, on a représenté le mécanisme permettant d'obtenir une protection améliorée vis-à-vis de la tension, conformément à la forme de réalisation préférée de la présente invention. En particulier la figure 3 représente un bus 30 (représenté de façon simplifiée) de transmission de signaux de grilles de transistor MOSFET selon la technologie à tranchées. Le bus 30 de transmission
de signaux de grilles comprend des tranchées 31, 32 et 33.
Ces tranchées 31, 32 et 33 sont placées dans un substrat de type N+ parallèlement les unes aux autres en étant séparées par une distance X. La formation de tranchées 31, 32 et 33 de cette manière crée un chevauchement 34 de zones d'appauvrissement entre des tranchées adjacentes 31, 32 et 33 qui sert à coupler la zone d'appauvrissement 31a à la zone d'appauvrissement 32a et la zone d'appauvrissement 32a à la zone d'appauvrissement 33a. De cette manière, le bus de transmission de signaux de grilles peut résister à des tensions atteignant jusqu'à la valeur maximale supportée par la couche épitaxiale sous- jacente 35. La production des zones d'appauvrissement 31a, 32a et 33a est une caractéristique de toutes les structures MOS et dans ce cas est critique pour la faisabilité de la présente invention. La nature des zones d'appauvrissement 31a, 32a et 33a est bien comprise et on sait qu'elle dépend de la tension appliquée au système MOS ainsi que de la concentration du dopant du semiconducteur. C'est pourquoi, la distance de séparation X entre les tranchées 31, 32 et 33 est associée aux spécifications requises, qu'exige
n'importe quel dispositif final donné.
En se référant encore à la figure 3, chacune des zones d'appauvrissement 31a, 32a et 33a est représentée comme possédant une largeur de zones d'appauvrissement Y. Cette largeur Y de la zone d'appauvrissement détermine le champ électrique qui existe dans cette zone et par conséquent la chute de tension. Par conséquent, toute tension appliquée inférieure à cette valeur doit chuter partiellement aux bornes de la couche d'oxyde de grille MOS 36. Si cette tension est trop élevée, il peut se produire une production d'électrons chauds qui peut conduire à un claquage irréversible du dispositif. Bien qu'une couche épaisse de dioxyde de silicium formé par croissance
thermique (non représenté) soit placé de façon typique au-
dessous de la couche d'oxyde de grille 36 pour empêcher un tel claquage dans des structures planar et des structures à une seule tranchée, de façon typique la formation d'une
telle couche additionnelle prend du temps et est coûteuse.
Cette couche supplémentaire est inutile dans la présente invention comme cela est représenté sur la figure 3 étant donné que le chevauchement 34 de la largeur de la zone d'appauvrissement augmente de façon effective la limite de charge d'espace 37, comme représenté sur la figure 3a, en
raison du couplage de champ entre tranchées.
Les figures 4a à 4f représentent une série de schémas illustrant des étapes lors de la fabrication d'un bus à transistors MOSFET de puissance à couplage de champ, qui utilise la technologie des tranchées conformément à la forme de réalisation préférée de la présente invention. Sur la figure 4a, on a représenté une surface de silicium 40 dans laquelle sont formées des tranchées 41 très espacées les unes des autres. On peut utiliser n'importe quel procédé approprié de formation tel qu'un dépôt de masques de résine photosensible avec une corrosion anisotrope. En particulier en rapport avec la forme de réalisation préférée, on forme un groupe central 42 de tranchées alignées dans des positions rapprochées. Ce groupe central 42 est la structure initiale requise pour former un bus de grille. Les tranchées 41 dans le groupe central 42 sont séparées par une distance prédéterminée X comme décrit précédemment en référence à la figure 3. La distance X est
déterminée par les caractéristiques électriques (c'est-à-
dire sa valeur de tension de claquage). Sur la figure 4b, on a représenté une couche d'oxyde de grille 43 comme étant formée sur les parties supérieures exposées de la surface en silicium 40. La couche d'oxyde de grille 43 est une couche de bioxyde de silicium relativement mince (de préférence d'une épaisseur de 400 A). La profondeur totale 44, qui s'étend depuis le bord supérieur de la couche d'oxyde de grille 43 jusqu'au bord inférieur de la tranchée, est égale approximativement à 2,0 micromètresdans ce cas, mais dépend de la tension de claquage du dispositif et par conséquent varie avec cette dernière. Les tranchées 41 sont formées par corrosion et la couche d'oxyde de grille 43 est formée par croissance uniforme sur la surface du silicium 40 au moyen de procédés bien connus par exemple un photomasquage et un traitement par cycle thermique. Sur la figure 4c, deux dépôts supplémentaires
sont ajoutés sur la surface de silicium 40 de la figure 4b.
Tout d'abord, on remplit chaque tranchée 41 avec du polysilicium 45 de type n. En second lieu on forme des structures de surface 46a, 46b et 46c, c'est-à-dire qu'on les réalise avec du polysilicium 45 de type N. La structure de surface 46b est formée de manière à être uniformément alignée au-dessus du groupe central de tranchées 42. Cette structure de surface 46b formée au-dessus du groupe central 42 est séparée par un interstice 47 des deux structures de surface 46a et 46c disposées latéralement. Ces structures de surface 46a, 46b et 46c comportent une tranchée 41 alignée dans la zone située entre chaque couple de structures de surface, c'est-à-dire une structure 46a entre des structures 46b et une structure 46b entre des
structures 46c.
La figure 4d illustre la formation d'un puits à travers les interstices 47. Des implants ioniques sont représentés par des flèches 48. Dans une formation de puits similaire à celle représentée sur la figure 2, les implants ioniques 48 sont utilisés avec une diffusion thermique de manière à distribuer le dopant et éliminer des défauts de manière à former des puits 49 de type P et des puits 50 de type N. Des implants de bore et des implants d'arsenic habituellement utilisés sont employés pour la formation des puits, moyennant l'utilisation de n'importe quel procédé de l'art antérieur, et ne sont pas critiques pour la
description de la présente invention. Les puits 49 de type
P incluent un matériau de canal (P-) et un matériau de corps lourd (P+) (comme cela est également représenté de façon détaillée sur la figure 2). Les puits 50 de type N sont formés en tant que matériau de source (N+). Sur la figure 4e, on a représenté un diélectrique 51 entre couches disposé sur la surface de silicium 40 de manière à entourer chacune des structures de surface 46a, 46b et 46c. Le
diélectrique 51 est de préférence un verre au bore-
phosphosilicate (BPSG), mais sinon on peut utiliser un verre au phosphosilicate (PSG). Le diélectrique 51 est structuré de manière à former des régions de contact source-métal 52a et 52b. Le dépôt d'un métal supérieur 53 de manière à former des sources 54a et 54b est illustré sur la figure 4f. Entre les sources 54a et 54b est formée une région 55 de bus de transmission de signaux de grilles à tranchées, formée par les grilles 58. Un métal supérieur 53 connecte tous les réseaux de cellules DMOS en parallèle entre eux. Une caractéristique critique distinctive de la présente invention est le trajet de conduction de courant représenté par des flèches 59. D'une manière qui contraste fortement avec le trajet de conduction latéral typique que l'on trouve dans des types de transistors MOSFET classiques, le trajet de courant 59 ayant l'agencement selon la présente invention est aligné verticalement à travers la couche épitaxiale et la couche de substrat. Les jonctions de canaux sont auto-alignées sur le polysilicium
et sur les tranchées.
On comprendra que les formes de réalisation préférées mentionnées ici sont données simplement à titre d'illustration de la présente invention. La présente invention a été décrite précédemment en référence à un transistor MOSFET de puissance à canal P. Cependant, on comprendra que la présente invention inclut également des transistors MOSFET de puissance à canal N et les procédés de fabrication qui leur sont associés. De nombreuses modifications du point de vue conception et utilisation de l'objet de la présente invention peuvent être envisagés
dans le cadre de cette dernière.
Claims (13)
1. Structure métal-oxyde-semiconducteur (MOS), caractérisée en ce qu'elle comporte: a) un substrat (35) possédant une surface supérieure et une région intérieure, ladite surface supérieure comprenant de multiples tranchées (31, 32, 33; 41) qui s'étendent en direction de ladite région intérieure; b) une couche d'oxyde (36; 43) disposée uniformément à la fois à l'intérieur desdites tranchées multiples (31, 32, 33) sur les parois de ces dernières et sur ladite surface supérieure dudit substrat (35); et
c) une structure de surface (46a, 46b, 46c) formée au-
dessus de ladite couche d'oxyde (36; 43); une pluralité de grilles (58) étant formées dans une partie de ladite structure de surface, qui s'étend dans lesdites
tranchées multiples.
2. Structure MOS selon la revendication 1, caractérisée en ce que lesdites tranchées multiples (31, 32, 33; 41) sont prévues au nombre de quatre ou plus et
sont séparées par une distance prédéterminée.
3. Structure MOS selon la revendication 2, caractérisée en ce que ladite distance prédéterminée est une mesure suffisante pour créer un couplage de champ entre tranchées de manière à former une limite étendue de charges
d'espace (37).
4. Structure MOS selon la revendication 1, caractérisée en ce que lesdites grilles (58) sont séparées les unes des autres par une distance qui est prédéterminée et dépend à la fois d'une tension appliquée aux bornes de ladite structure MOS et d'une concentration de dopant dudit substrat.
5. Structure MOS selon la revendication 3, caractérisée en ce que la structure MOS est un bus (30) de
transmission de signaux de grilles.
6. Structure MOS selon la revendication 4, caractérisée en ce que ladite structure MOS est un bus (30)
de transmission de signaux de grilles.
7. Dispositif métal-oxyde-semiconducteur (MOS), caractérisé en ce qu'il comporte: a) un substrat (35) possédant une surface supérieure et une région intérieure; b) un bus (30) de transmission de signaux de grilles situé à l'intérieur dudit substrat, ledit bus de transmission de signaux de grilles comprenant de multiples tranchées (41) situées dans ladite surface supérieure et s'étendant vers ladite région intérieure, une couche d'oxyde (43) disposée uniformément à la fois dans lesdites tranchées multiples, sur des parois de ces dernières et sur ladite surface supérieure dudit substrat, une structure de surface (46a, 46b, 46c) formée au-dessus de ladite couche d'oxyde, et une partie de ladite structure de surface s'étendant dans lesdites tranchées multiples pour former une pluralité de grilles (58); c) au moins deux puits (49) formés d'un matériau de type P, situés à l'intérieur dudit substrat et disposés sur des côtés opposés de ladite structure de surface; d) au moins deux puits (50) formés d'un matériau de type N situés à côté de ladite structure de surface, chaque puits de type N étant disposé au-dessus de l'un desdits puits de type P, prévus au moins au nombre de deux; e) une couche diélectrique (51) déposée sur ladite structure de surface; et f) un métal supérieur (53) disposé au-dessus de ladite
couche diélectrique.
8. Dispositif MOS selon la revendication 7, caractérisé en ce que ladite structure de surface (46a,
46b, 46c) située sur ladite couche d'oxyde est formée au-
dessus de quatre ou d'un plus grand nombre desdites tranchées multiples, et que lesdites tranchées multiples
(41) sont séparées par une distance prédéterminée.
9. Dispositif MOS selon la revendication 8, caractérisé en ce que ladite distance prédéterminée est une mesure suffisante pour créer un couplage de champ entre tranchées pour produire de ce fait une limite étendue de
charges d'espace.
10. Procédé de formation de tranchées pour la fabrication d'un bus (30) de transmission de signaux de grilles, caractérisé en ce qu'il comprend les étapes consistant à: a) former par corrosion de multiples tranchées dans une surface supérieure d'un substrat; b) déposer une couche d'oxyde uniformément sur l'ensemble des surfaces exposées desdites tranchées multiples et de ladite surface supérieure dudit substrat; c) remplir lesdites tranchées multiples avec un matériau de type N+ jusqu'à ladite surface dudit substrat; d) former les structures de surface sur ladite couche d'oxyde au-dessus d'au moins deux desdites tranchées multiples, lesdites structures de surface étant formées d'un matériau de type N+; e) former au moins un puits de type P pour les ions de type P dans ledit substrat, ledit puits de type P étant situé à côté desdites structures de surface; f) former au moins un puits de type N pour des ions de type N dans ledit substrat, ledit puits de type N étant
situé à côté desdites structures de surface et au-
dessus du ou desdits puits de type P; g) déposer une couche diélectrique au-dessus de chacune desdites structures de surface tout en laissant subsister un interstice intercalaire pour un contact de source; et h) déposer un métal supérieur au-dessus à la fois de
ladite couche diélectrique et dudit interstice.
11. Procédé de fabrication de tranchées selon la revendication 10, caractérisé en ce que ladite étape de formation desdites structures de surface sur ladite couche d'oxyde est exécutée au niveau de quatre ou d'un plus grand nombre desdites tranchées multiples, et que lesdites tranchées multiples sont séparées par une distance prédéterminée.
12. Procédé de fabrication de tranchées selon la revendication 11, caractérisé en ce que ladite distance prédéterminée est une mesure suffisante pour créer un couplage de champ entre tranchées de manière à obtenir de
ce fait une limite étendue de charges d'espace.
13. Procédé de fabrication de tranchées selon la revendication D, caractérisé en ce que ladite étape de formation du ou desdits puits de type P est exécutée par l'implantation d'ions de type P dans ledit substrat, et que ladite étape de formation du ou desdits puits de type N est exécutée par implantation d'ions de type N dans ledit substrat.
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